半導体装置およびその製造方法
【課題】高精度でメタルゲート電極の仕事関数を制御することができる、メタルゲート電極を用いたMOS型の半導体装置を提供すること。
【解決手段】半導体基板10と、半導体基板10の主面に絶縁膜16を介して形成されたメタルゲート電極25と、主面にメタルゲート電極を挟んでそれぞれ形成されたソース電極33およびドレイン電極34とを有するMOS型の半導体装置において、メタルゲート電極25は、金属窒化物膜17とその金属窒化物の金属と同じ金属からなる金属膜18との2層構造を形成した後に金属窒化物膜17の窒素を金属膜に固相拡散させることにより形成される。
【解決手段】半導体基板10と、半導体基板10の主面に絶縁膜16を介して形成されたメタルゲート電極25と、主面にメタルゲート電極を挟んでそれぞれ形成されたソース電極33およびドレイン電極34とを有するMOS型の半導体装置において、メタルゲート電極25は、金属窒化物膜17とその金属窒化物の金属と同じ金属からなる金属膜18との2層構造を形成した後に金属窒化物膜17の窒素を金属膜に固相拡散させることにより形成される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、メタルゲート電極を有するMOS型の半導体装置およびその製造方法に関する。
【背景技術】
【0002】
従来から、MOS型半導体装置においては、ゲート電極としてポリシリコン(Poly−Si)が用いられてきたが、素子のスケールダウンにともない、Poly−Siゲート電極における空乏層が無視できなくなり、メタルゲート電極への転換が求められている。
【0003】
メタルゲート電極をCMOSトランジスタに適用する場合、Poly−Siのようにイオンインプランテーションによりn,pの2種類の電極を形成することができないため、n型MOS領域とp型MOS領域では、それぞれトランジスタの閾値を設定するために異なる仕事関数のメタル材料が必要とされており、したがって、n,p各領域でそれぞれ必要とされるメタルゲートを造り分ける必要がある。このように各領域に対してメタルゲートを造り分ける際にはエッチングプロセスによるゲート絶縁膜へのダメージを最小限にする必要がある。また、ゲート絶縁膜形成を各領域で個別に行う場合も、工程数やマスクの増加となるため、望ましくない。高精度な加工が求められるゲート加工ではn型MOS領域、p型MOS領域ともに同一のメタル材料が求められ、そのためには、メタルゲート電極の仕事関数を制御する技術が要求される。
【0004】
そのような観点から特許文献1には、メタルゲート電極としてMoを用い、Moゲート電極中に一旦ドープした窒素を、熱処理することにより外方へ気相拡散させることにより仕事関数を制御する技術が開示されている。この技術を用い、n型MOS領域とp型MOS領域のゲート電極を同じMo膜で構成し、窒素をMo膜全体に一旦ドープした後、一方の領域のみ窒素を外方拡散させて窒素ドープ量を調整し、両方の領域の仕事関数を調整することによりCMOSトランジスタを製造することができる。
【特許文献1】特開2005−79512号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
しかしながら、上記特許文献1において、窒素のドープ量の制御は、窒素の気相拡散に依存しているため、必ずしも精度良く仕事関数の制御を行うことができない。
【0006】
本発明はかかる事情に鑑みてなされたものであって、高精度でメタルゲート電極の仕事関数を制御することができる、メタルゲート電極を用いたMOS型の半導体装置およびその製造方法を提供することを目的とする。また、同一の材料のメタルゲート電極をn型MOS領域およびp型MOS領域に用いて高精度で仕事関数を制御することができるCMOS型の半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
上記課題を解決するため、本発明の第1の観点では、半導体基板と、前記半導体基板の主面に絶縁膜を介して形成されたメタルゲート電極と、前記主面に前記メタルゲート電極を挟んでそれぞれ形成されたソース電極およびドレイン電極とを有するMOS型の半導体装置であって、前記メタルゲート電極は、金属窒化物膜と前記金属窒化物の金属と同じ金属からなる金属膜との2層構造を形成した後に前記金属窒化物膜の窒素を金属膜に固相拡散させることにより形成されることを特徴とする半導体装置を提供する。
【0008】
本発明の第2の観点では、半導体基板の主面に形成された第1導電型MOS領域および第2導電型MOS領域を含むCMOS型の半導体装置であって、前記第1導電型MOS領域は、金属窒化物からなるメタルゲート電極を有し、前記第2導電型MOS領域は、前記金属窒化物からなる金属窒化物膜と前記金属窒化物の金属と同じ金属からなる金属膜との2層構造を形成した後に前記金属窒化物膜の窒素を金属膜に固相拡散させることにより形成されたメタルゲート電極を有することを特徴とする半導体装置を提供する。
【0009】
本発明の第3の観点では、MOS型の半導体装置を製造する方法であって、半導体基板の全面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上の全面に金属窒化物膜を形成する工程と、前記金属窒化物膜の上の全面に前記金属窒化物の金属と同じ金属からなる金属膜を形成する工程と、前記金属窒化物膜と前記金属膜とをパターニングしてメタルゲート電極部位を形成する工程と、前記半導体基板の主面の前記メタルゲート電極部位を挟んだ両側にソース電極およびドレイン電極を形成する工程と、熱処理により前記メタルゲート電極部位における前記金属窒化物膜の窒素を前記金属膜に固相拡散させて所定窒素濃度の金属窒化物からなるメタルゲート電極を形成する工程とを有し、前記金属窒化物膜と前記金属膜の厚さにより、前記メタルゲート電極の窒素濃度が制御され、仕事関数が制御されることを特徴とする半導体装置の製造方法を提供する。
【0010】
本発明の第4の観点では、半導体基板中に、素子分離領域を介して第1導電型の領域と第2導電型の領域とを形成する工程と、半導体基板の全面にゲート絶縁膜を形成する工程と、ゲート絶縁膜の上の全面に金属窒化物膜を形成する工程と、
前記金属窒化物膜の上の全面に前記金属窒化物の金属と同じ金属からなる金属膜を形成する工程と、前記第1導電型の領域の前記金属膜をエッチングにより除去する工程と、前記第1導電型領域において前記金属窒化物膜をパターニングしてメタルゲート電極を形成し、前記第2導電型の領域において前記金属窒化物膜および前記金属膜をパターニングしてメタルゲート電極部位を形成する工程と、前記第1導電型の領域および前記第2導電型の領域において、前記半導体基板の主面の前記メタルゲート電極および前記メタルゲート電極部位を挟んだ両側にソース電極およびドレイン電極を形成する工程と、熱処理により、前記第2導電型領域において、前記メタルゲート電極部位の前記金属窒化物膜の窒素を前記金属膜に固相拡散させて前記金属窒化物膜よりも窒素濃度が低い金属窒化物からなるメタルゲート電極を形成する工程とを有し、第1導電型の領域を第1導電型MOS領域、第2導電型の領域を第2導電型MOS領域としたCMOS型の半導体装置を製造することを特徴とする半導体装置の製造方法を提供する。
【0011】
本発明の第5の観点では、半導体基板中に、素子分離領域を介して第1導電型の領域と第2導電型の領域とを形成する工程と、半導体基板の全面にゲート絶縁膜を形成する工程と、ゲート絶縁膜の上の全面に金属窒化物膜を形成する工程と、前記金属窒化物膜の上の全面にバリア膜を形成する工程と、エッチングにより前記第2導電型の領域の前記バリア膜を除去する工程と、前記金属窒化物膜および前記バリア膜を被覆するように前記金属窒化物の金属と同じ金属からなる金属膜を形成する工程と、前記第1導電型領域において前記金属窒化物膜、前記バリア膜および前記金属膜をパターニングしてメタルゲート電極を形成し、前記第2導電型の領域において前記金属窒化物膜および前記金属膜をパターニングしてメタルゲート電極部位を形成する工程と、前記第1導電型の領域および前記第2導電型の領域において、前記半導体基板の主面の前記メタルゲート電極および前記メタルゲート電極部位を挟んだ両側にソース電極およびドレイン電極を形成する工程と、熱処理により、前記第2導電型領域において、前記メタルゲート電極部位の前記金属窒化物膜の窒素を前記金属膜に固相拡散させて前記金属窒化物膜よりも窒素濃度が低い金属窒化物からなるメタルゲート電極を形成する工程とを有し、第1導電型の領域を第1導電型MOS領域、第2導電型の領域を第2導電型MOS領域としたCMOS型の半導体装置を製造することを特徴とする半導体装置の製造方法を提供する。
【0012】
本発明において金属窒化物膜および金属膜を構成する金属としてはTaが好ましい。
【発明の効果】
【0013】
本発明によれば、メタルゲート電極は、金属窒化物膜と前記金属窒化物の金属と同じ金属からなる金属膜との2層構造を形成した後に前記金属窒化物膜の窒素を金属膜に固相拡散させることにより形成されるので、金属窒化物膜と金属膜の厚さを調整することにより、メタルゲート電極の窒素濃度を極めて高精度で制御することができる。このため、仕事関数を高精度で制御することが可能となる。
【0014】
また、本発明によれば、第1導電型MOS領域が金属窒化物からなるメタルゲート電極を有し、第2導電型MOS領域が前記金属窒化物からなる金属窒化物膜と前記金属窒化物の金属と同じ金属からなる金属膜との2層構造を形成した後に前記金属窒化物膜の窒素を金属膜に固相拡散させることにより形成されたメタルゲート電極を有するので、第2導電型MOS領域の金属窒化物膜と金属膜との厚さを制御することにより、メタルゲート電極の窒素濃度を極めて高精度に制御して仕事関数を高精度で制御することができ、同一の材料のメタルゲート電極をnMOS領域およびpMOS領域に用いたCMOS型の半導体装置を実現することができる。このように同一の材料のメタルゲート電極が可能になることから、デュアルメタルゲートプロセスの工程を簡略化することができる。
【発明を実施するための最良の形態】
【0015】
以下、添付図面を参照して本発明の好ましい実施形態について説明する。ここでは、本発明をメタルゲート電極としてTaNを用いたCMOS型電界効果トランジスタ(FET)に適用した場合について説明する。
【0016】
<第1実施形態>
まず、本発明の第1実施形態について説明する。
【0017】
図1〜7は、本発明の第1実施形態に係る方法を説明するための工程断面図である。まず、図1に示すように、シリコンからなる半導体基板10中に素子分離領域11およびn型ウェル12(n型領域)およびp型ウェル13(p型領域)を形成する。
【0018】
次に、図2に示すように、半導体基板10の主面上の全面に酸化シリコンまたは酸窒化シリコンからなる下地膜14を形成し、さらにその上に高誘電率膜であるHigh−k膜15を形成する。これら下地膜14とHigh−k膜15によりゲート絶縁膜16が構成される。High−k膜15としては、HfO2、HfSixOy等が好適である。High−k膜15は、従来ゲート絶縁膜として用いられていたSiO2等よりも比誘電率が高いため、SiO2容量換算膜厚(EOT)を小さくすることが可能である。ゲート絶縁膜16の上の全面には、TaN膜17が形成され、さらにその上にTa膜18が形成される。
【0019】
次に、図3に示すように、p型領域をエッチングマスクとしてのフォトレジスト膜19で覆い、希フッ酸等を用いたウェットエッチングまたはRIEエッチングによりn型領域に対応する部分のTa膜18を除去する。
【0020】
次に、図4に示すように、フォトリソグラフィ法を用いて、メタルゲート電極を形成するためのレジストパターン20を形成し、RIEなどの異方性エッチングにより、n型領域ではTaN膜17からなるメタルゲート電極22を形成し、p型領域では、TaN膜17とTa膜18の2層構造からなるメタルゲート電極部位24を形成する。このときに、メタルゲート電極22およびメタルゲート電極部位24を保護する目的で、フォトレジストパターン20を形成する前に、シリコン窒化膜やシリコン酸化膜等からなる図示しないキャップ膜を形成することが好ましい。
【0021】
次に、図5に示すように、メタルゲート電極22およびメタルゲート電極部位24の外部基板表面に露出したゲート絶縁膜16を除去し、n型領域のエクステンション26およびp型領域のエクステンション28を通常技術で形成する。具体的には、n型領域のエクステンション形成時は、p型領域をレジストマスクしてイオン注入し、p型領域のエクステンション形成時は、n型領域をレジストマスクしてイオン注入することにより、エクステンションを形成する。
【0022】
次に、図6に示すように、メタルゲート電極22およびメタルゲート電極部位24に絶縁膜からなるゲート側壁30を形成し、メタルゲート電極22およびメタルゲート電極部位24および側壁30をマスクにしてイオン注入を行うことにより、n型領域のソース電極31およびドレイン電極32ならびにp型領域のソース電極33およびドレイン電極34を形成する。ゲート側壁30の材料としては、シリコン窒化膜等が好適である。
【0023】
次に、図7に示すように、ソース・ドレイン形成の際のイオン注入後のゲート活性化(イオン注入した不純物を電気的に活性化する)のためのアニールを行うと同時に、p型領域のゲート電極部位24において、TaN膜17からTa膜18へNを固相拡散させる。これにより、TaN膜17よりも低いN濃度を有する単一層からなるメタルゲート電極25が形成される。このようにN濃度が変化することにより仕事関数を制御することができ、閾値の制御が可能となる。このときのアニールの温度は、ゲート活性化の条件に左右されるが、Nの拡散の観点からは600〜1000℃程度が好ましい。また、アニールの時間は10〜600秒程度が好ましい。また、ゲート活性化のためのアニールでNの拡散が十分でない場合には、別途N拡散のための熱処理を行ってもよい。
【0024】
その後、通常の技術を用いて層間絶縁膜および配線を形成し、n型領域にn型MOS領域35が形成され、p型領域にp型MOS領域36が形成されて、CMOS型FETが完成する。この場合に、n型MOS領域35の仕事関数は4eV近傍であり、p型MOS領域36の仕事関数は5eV近傍であるが、TaNはN濃度によって仕事関数が大きく変化し、かつ上記方法によりp型MOS領域36のメタルゲート電極のN濃度を変化させることにより仕事関数を制御することができるため、n型MOS領域35およびp型MOS領域36の両方をカバーすることができる。具体的には、n型MOS領域35ではTaN膜17の成膜時の条件設定により原子比でN/Ta>1.2を満たすようにすることにより、所望の仕事関数とすることができる。一方、p型MOS領域36においては、アニールによりNが固相拡散して形成される単一層からなるメタルゲート電極25において、原子比でN/Ta=0.8〜1.0を満たすようにすることにより、所望の仕事関数とすることができる。この場合に、アニールによりTaN膜17からTa膜18へNが固相拡散して全体が所定のN濃度となるのであるから、この際のN濃度はTaN膜17とTa膜18の膜厚比により正確に制御することができる。このため、仕事関数を所望の値に正確に制御することが可能となり、高精度の閾値制御を実現することができる。メタルゲート電極の厚さは、一般的に、10〜50nmが好適な範囲であるから、この範囲内において上記膜厚比を制御すればよい。
【0025】
一例として、nMOS領域35のメタルゲート電極22をN/Ta=1.4で厚さが30nmのTaN膜で形成し、p型MOS領域36のメタルゲート電極25を、上記TaN膜の上に厚さ20nmのTaを形成して、950℃で10秒のアニールを行って形成した。メタルゲート電極25のN/Taの値は0.8であった。このようにして形成されたCMOS素子において、n型MOS領域35の仕事関数は、4.2eVであり、p型MOS領域の仕事関数は4.8eVであって、十分に動作可能であることが確認された。
【0026】
<第2実施形態>
次に、本発明の第2実施形態について説明する。
【0027】
図8〜15は、本発明の第2実施形態に係る方法を説明するための工程断面図である。まず、図8に示すように、第1実施形態と同様、シリコンからなる半導体基板40中に素子分離領域41およびn型ウェル42(n型領域)およびp型ウェル43(p型領域)を形成する。
【0028】
次に、図9に示すように、第1実施形態と同様、半導体基板40の主面上の全面に酸化シリコンまたは酸窒化シリコンからなる下地膜44を形成し、さらにその上に高誘電率膜であるHigh−k膜45を形成する。これら下地膜44とHigh−k膜45によりゲート絶縁膜46が構成される。ゲート絶縁膜46の上の全面には、TaN膜47が形成され、さらにその上にバリア層としてTiN膜48が形成される。
【0029】
次に、図10に示すように、n型領域をエッチングマスクとしてのフォトレジスト膜49で覆い、H2O2等を用いたウェットエッチングまたはRIEエッチングによりp型領域に対応する部分のTiN膜48を除去する。
【0030】
次に、図11に示すように、全面にTa膜50を被覆する。これによりn型領域ではTiN膜48上にTa膜50が形成された状態、p型領域ではTaN膜47上に直接Ta膜50が形成された状態となる。
【0031】
次に、図12に示すように、フォトリソグラフィ法を用いて、メタルゲート電極を形成するためのレジストパターン51を形成し、RIEなどの異方性エッチングにより、n型領域ではTaN膜47、TiN膜48、およびTa膜50からなるメタルゲート電極52を形成し、p型領域では、TaN膜47とTa膜50の2層構造からなるメタルゲート電極部位54を形成する。このときに、第1実施形態と同様、フォトレジストパターン51を形成する前に、シリコン窒化膜やシリコン酸化膜等からなる図示しないキャップ膜を形成することが好ましい。
【0032】
次に、図13に示すように、メタルゲート電極52およびメタルゲート電極部位54の外部基板表面に露出したゲート絶縁膜46を除去し、n型領域のエクステンション56およびp型領域のエクステンション58を通常技術で形成する。
【0033】
次に、図14に示すようにメタルゲート電極52およびメタルゲート電極部位54に絶縁膜からなるゲート側壁60を形成し、メタルゲート電極52およびメタルゲート電極部位54および側壁60をマスクにしてイオン注入を行うことにより、n型領域のソース電極61およびドレイン電極62ならびにp型領域のソース電極63およびドレイン電極64を形成する。
【0034】
次に、図15に示すように、ソース・ドレイン形成の際のイオン注入後のゲート活性化のためのアニールを行い、p型領域のゲート電極部位54において、TaN膜47からTa膜50へNを固相拡散させる。これにより、TaN膜47よりも低いN濃度を有する単一層からなるメタルゲート電極55を形成する。このようにN濃度が変化することにより仕事関数を制御することができ、閾値の制御が可能となる。このときのアニールの好ましい条件等は、第1実施形態と同様である。なお、n型領域ではバリア層としてTiN膜48が形成されているので、TaN膜47からのNの拡散はほとんど生じない。TiN膜48の厚さは、バリア機能を維持できる程度であればよく、10〜20nm程度で十分である。
【0035】
その後、通常の技術を用いて層間絶縁膜および配線を形成し、n型領域にn型MOS領域65が形成され、p型領域にp型MOS領域66が形成されて、CMOS型FETが完成する。この実施形態の場合にも、第1実施形態と全く同様にp型MOS領域66のメタルゲート電極のN濃度を変化させることにより仕事関数を制御することができるため、n型MOS領域およびp型MOS領域の両方をカバーすることができる。なお、n型MOS領域においてゲート電極として機能するのはTaN膜47のみであり、TiN膜48およびTa膜50はゲート電極としては機能しない。したがって、メタルゲート電極52からTa膜50を除去してもよい。
【0036】
本実施形態においても、第1実施形態と全く同様に、p型MOS領域66において、アニールによりTaN膜47からTa膜50へNが固相拡散して全体が所定のN濃度となるのであるから、この際のN濃度はTaN膜47とTa膜50の膜厚比により正確に制御することができる。このため、仕事関数を所望の値に正確に制御することが可能となり、高精度の閾値制御を実現することができる。
【0037】
第1実施形態では、n型MOS領域3
5のメタルゲート電極がTaN膜のみであり、p型MOS領域3
6のメタルゲート電極がTaN膜とTa膜を積層して形成されるため、両者の厚さの違いが大きく、製造過程で段差が問題になることもあり得るが、本実施形態では、このような大きな段差が生じず、加工上のメリットが大きい。
【0038】
なお、本発明は上記実施形態に限定されず種々変形可能である。
【0039】
例えば、上記実施形態では、本発明をCMOS型の半導体装置に適用したが、必ずしもこれに限らず、MOS型の半導体装置の仕事関数の制御に広く用いることができる。例えば、金属窒化物でMOS型の半導体装置を製造するに際して、ゲート電極の仕事関数を調整する必要がある場合が生じるが、そのような場合に、本発明を適用することが可能である。また、金属窒化物を構成する金属としてTaを例にとって説明したが、W等の他の窒化物を適用することもできる。
【図面の簡単な説明】
【0040】
【図1】本発明の第1実施形態に係る方法を説明するための工程断面図。
【図2】本発明の第1実施形態に係る方法を説明するための工程断面図。
【図3】本発明の第1実施形態に係る方法を説明するための工程断面図。
【図4】本発明の第1実施形態に係る方法を説明するための工程断面図。
【図5】本発明の第1実施形態に係る方法を説明するための工程断面図。
【図6】本発明の第1実施形態に係る方法を説明するための工程断面図。
【図7】本発明の第1実施形態に係る方法を説明するための工程断面図。
【図8】本発明の第2実施形態に係る方法を説明するための工程断面図。
【図9】本発明の第2実施形態に係る方法を説明するための工程断面図。
【図10】本発明の第2実施形態に係る方法を説明するための工程断面図。
【図11】本発明の第2実施形態に係る方法を説明するための工程断面図。
【図12】本発明の第2実施形態に係る方法を説明するための工程断面図。
【図13】本発明の第2実施形態に係る方法を説明するための工程断面図。
【図14】本発明の第2実施形態に係る方法を説明するための工程断面図。
【図15】本発明の第2実施形態に係る方法を説明するための工程断面図。
【符号の説明】
【0041】
10,40;半導体基板
11,41;素子分離領域
12,42;n型ウェル
13,43;p型ウェル
16,46;ゲート絶縁膜
17,47;TaN膜
18,50;Ta膜
22,52;n型領域におけるメタルゲート電極
24,54;p型領域におけるメタルゲート電極部位
25,55;p型領域におけるメタルゲート電極
26,56;n型領域のエクステンション
28,58;p型領域のエクステンション
31,61;n型領域のソース電極
32,62;n型領域のドレイン電極
33,63;p型領域のソース電極
34,64;p型領域のドレイン電極
48;TiN膜
35,65;n型MOS領域
36,66;p型MOS領域
【技術分野】
【0001】
本発明は、メタルゲート電極を有するMOS型の半導体装置およびその製造方法に関する。
【背景技術】
【0002】
従来から、MOS型半導体装置においては、ゲート電極としてポリシリコン(Poly−Si)が用いられてきたが、素子のスケールダウンにともない、Poly−Siゲート電極における空乏層が無視できなくなり、メタルゲート電極への転換が求められている。
【0003】
メタルゲート電極をCMOSトランジスタに適用する場合、Poly−Siのようにイオンインプランテーションによりn,pの2種類の電極を形成することができないため、n型MOS領域とp型MOS領域では、それぞれトランジスタの閾値を設定するために異なる仕事関数のメタル材料が必要とされており、したがって、n,p各領域でそれぞれ必要とされるメタルゲートを造り分ける必要がある。このように各領域に対してメタルゲートを造り分ける際にはエッチングプロセスによるゲート絶縁膜へのダメージを最小限にする必要がある。また、ゲート絶縁膜形成を各領域で個別に行う場合も、工程数やマスクの増加となるため、望ましくない。高精度な加工が求められるゲート加工ではn型MOS領域、p型MOS領域ともに同一のメタル材料が求められ、そのためには、メタルゲート電極の仕事関数を制御する技術が要求される。
【0004】
そのような観点から特許文献1には、メタルゲート電極としてMoを用い、Moゲート電極中に一旦ドープした窒素を、熱処理することにより外方へ気相拡散させることにより仕事関数を制御する技術が開示されている。この技術を用い、n型MOS領域とp型MOS領域のゲート電極を同じMo膜で構成し、窒素をMo膜全体に一旦ドープした後、一方の領域のみ窒素を外方拡散させて窒素ドープ量を調整し、両方の領域の仕事関数を調整することによりCMOSトランジスタを製造することができる。
【特許文献1】特開2005−79512号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
しかしながら、上記特許文献1において、窒素のドープ量の制御は、窒素の気相拡散に依存しているため、必ずしも精度良く仕事関数の制御を行うことができない。
【0006】
本発明はかかる事情に鑑みてなされたものであって、高精度でメタルゲート電極の仕事関数を制御することができる、メタルゲート電極を用いたMOS型の半導体装置およびその製造方法を提供することを目的とする。また、同一の材料のメタルゲート電極をn型MOS領域およびp型MOS領域に用いて高精度で仕事関数を制御することができるCMOS型の半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
上記課題を解決するため、本発明の第1の観点では、半導体基板と、前記半導体基板の主面に絶縁膜を介して形成されたメタルゲート電極と、前記主面に前記メタルゲート電極を挟んでそれぞれ形成されたソース電極およびドレイン電極とを有するMOS型の半導体装置であって、前記メタルゲート電極は、金属窒化物膜と前記金属窒化物の金属と同じ金属からなる金属膜との2層構造を形成した後に前記金属窒化物膜の窒素を金属膜に固相拡散させることにより形成されることを特徴とする半導体装置を提供する。
【0008】
本発明の第2の観点では、半導体基板の主面に形成された第1導電型MOS領域および第2導電型MOS領域を含むCMOS型の半導体装置であって、前記第1導電型MOS領域は、金属窒化物からなるメタルゲート電極を有し、前記第2導電型MOS領域は、前記金属窒化物からなる金属窒化物膜と前記金属窒化物の金属と同じ金属からなる金属膜との2層構造を形成した後に前記金属窒化物膜の窒素を金属膜に固相拡散させることにより形成されたメタルゲート電極を有することを特徴とする半導体装置を提供する。
【0009】
本発明の第3の観点では、MOS型の半導体装置を製造する方法であって、半導体基板の全面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上の全面に金属窒化物膜を形成する工程と、前記金属窒化物膜の上の全面に前記金属窒化物の金属と同じ金属からなる金属膜を形成する工程と、前記金属窒化物膜と前記金属膜とをパターニングしてメタルゲート電極部位を形成する工程と、前記半導体基板の主面の前記メタルゲート電極部位を挟んだ両側にソース電極およびドレイン電極を形成する工程と、熱処理により前記メタルゲート電極部位における前記金属窒化物膜の窒素を前記金属膜に固相拡散させて所定窒素濃度の金属窒化物からなるメタルゲート電極を形成する工程とを有し、前記金属窒化物膜と前記金属膜の厚さにより、前記メタルゲート電極の窒素濃度が制御され、仕事関数が制御されることを特徴とする半導体装置の製造方法を提供する。
【0010】
本発明の第4の観点では、半導体基板中に、素子分離領域を介して第1導電型の領域と第2導電型の領域とを形成する工程と、半導体基板の全面にゲート絶縁膜を形成する工程と、ゲート絶縁膜の上の全面に金属窒化物膜を形成する工程と、
前記金属窒化物膜の上の全面に前記金属窒化物の金属と同じ金属からなる金属膜を形成する工程と、前記第1導電型の領域の前記金属膜をエッチングにより除去する工程と、前記第1導電型領域において前記金属窒化物膜をパターニングしてメタルゲート電極を形成し、前記第2導電型の領域において前記金属窒化物膜および前記金属膜をパターニングしてメタルゲート電極部位を形成する工程と、前記第1導電型の領域および前記第2導電型の領域において、前記半導体基板の主面の前記メタルゲート電極および前記メタルゲート電極部位を挟んだ両側にソース電極およびドレイン電極を形成する工程と、熱処理により、前記第2導電型領域において、前記メタルゲート電極部位の前記金属窒化物膜の窒素を前記金属膜に固相拡散させて前記金属窒化物膜よりも窒素濃度が低い金属窒化物からなるメタルゲート電極を形成する工程とを有し、第1導電型の領域を第1導電型MOS領域、第2導電型の領域を第2導電型MOS領域としたCMOS型の半導体装置を製造することを特徴とする半導体装置の製造方法を提供する。
【0011】
本発明の第5の観点では、半導体基板中に、素子分離領域を介して第1導電型の領域と第2導電型の領域とを形成する工程と、半導体基板の全面にゲート絶縁膜を形成する工程と、ゲート絶縁膜の上の全面に金属窒化物膜を形成する工程と、前記金属窒化物膜の上の全面にバリア膜を形成する工程と、エッチングにより前記第2導電型の領域の前記バリア膜を除去する工程と、前記金属窒化物膜および前記バリア膜を被覆するように前記金属窒化物の金属と同じ金属からなる金属膜を形成する工程と、前記第1導電型領域において前記金属窒化物膜、前記バリア膜および前記金属膜をパターニングしてメタルゲート電極を形成し、前記第2導電型の領域において前記金属窒化物膜および前記金属膜をパターニングしてメタルゲート電極部位を形成する工程と、前記第1導電型の領域および前記第2導電型の領域において、前記半導体基板の主面の前記メタルゲート電極および前記メタルゲート電極部位を挟んだ両側にソース電極およびドレイン電極を形成する工程と、熱処理により、前記第2導電型領域において、前記メタルゲート電極部位の前記金属窒化物膜の窒素を前記金属膜に固相拡散させて前記金属窒化物膜よりも窒素濃度が低い金属窒化物からなるメタルゲート電極を形成する工程とを有し、第1導電型の領域を第1導電型MOS領域、第2導電型の領域を第2導電型MOS領域としたCMOS型の半導体装置を製造することを特徴とする半導体装置の製造方法を提供する。
【0012】
本発明において金属窒化物膜および金属膜を構成する金属としてはTaが好ましい。
【発明の効果】
【0013】
本発明によれば、メタルゲート電極は、金属窒化物膜と前記金属窒化物の金属と同じ金属からなる金属膜との2層構造を形成した後に前記金属窒化物膜の窒素を金属膜に固相拡散させることにより形成されるので、金属窒化物膜と金属膜の厚さを調整することにより、メタルゲート電極の窒素濃度を極めて高精度で制御することができる。このため、仕事関数を高精度で制御することが可能となる。
【0014】
また、本発明によれば、第1導電型MOS領域が金属窒化物からなるメタルゲート電極を有し、第2導電型MOS領域が前記金属窒化物からなる金属窒化物膜と前記金属窒化物の金属と同じ金属からなる金属膜との2層構造を形成した後に前記金属窒化物膜の窒素を金属膜に固相拡散させることにより形成されたメタルゲート電極を有するので、第2導電型MOS領域の金属窒化物膜と金属膜との厚さを制御することにより、メタルゲート電極の窒素濃度を極めて高精度に制御して仕事関数を高精度で制御することができ、同一の材料のメタルゲート電極をnMOS領域およびpMOS領域に用いたCMOS型の半導体装置を実現することができる。このように同一の材料のメタルゲート電極が可能になることから、デュアルメタルゲートプロセスの工程を簡略化することができる。
【発明を実施するための最良の形態】
【0015】
以下、添付図面を参照して本発明の好ましい実施形態について説明する。ここでは、本発明をメタルゲート電極としてTaNを用いたCMOS型電界効果トランジスタ(FET)に適用した場合について説明する。
【0016】
<第1実施形態>
まず、本発明の第1実施形態について説明する。
【0017】
図1〜7は、本発明の第1実施形態に係る方法を説明するための工程断面図である。まず、図1に示すように、シリコンからなる半導体基板10中に素子分離領域11およびn型ウェル12(n型領域)およびp型ウェル13(p型領域)を形成する。
【0018】
次に、図2に示すように、半導体基板10の主面上の全面に酸化シリコンまたは酸窒化シリコンからなる下地膜14を形成し、さらにその上に高誘電率膜であるHigh−k膜15を形成する。これら下地膜14とHigh−k膜15によりゲート絶縁膜16が構成される。High−k膜15としては、HfO2、HfSixOy等が好適である。High−k膜15は、従来ゲート絶縁膜として用いられていたSiO2等よりも比誘電率が高いため、SiO2容量換算膜厚(EOT)を小さくすることが可能である。ゲート絶縁膜16の上の全面には、TaN膜17が形成され、さらにその上にTa膜18が形成される。
【0019】
次に、図3に示すように、p型領域をエッチングマスクとしてのフォトレジスト膜19で覆い、希フッ酸等を用いたウェットエッチングまたはRIEエッチングによりn型領域に対応する部分のTa膜18を除去する。
【0020】
次に、図4に示すように、フォトリソグラフィ法を用いて、メタルゲート電極を形成するためのレジストパターン20を形成し、RIEなどの異方性エッチングにより、n型領域ではTaN膜17からなるメタルゲート電極22を形成し、p型領域では、TaN膜17とTa膜18の2層構造からなるメタルゲート電極部位24を形成する。このときに、メタルゲート電極22およびメタルゲート電極部位24を保護する目的で、フォトレジストパターン20を形成する前に、シリコン窒化膜やシリコン酸化膜等からなる図示しないキャップ膜を形成することが好ましい。
【0021】
次に、図5に示すように、メタルゲート電極22およびメタルゲート電極部位24の外部基板表面に露出したゲート絶縁膜16を除去し、n型領域のエクステンション26およびp型領域のエクステンション28を通常技術で形成する。具体的には、n型領域のエクステンション形成時は、p型領域をレジストマスクしてイオン注入し、p型領域のエクステンション形成時は、n型領域をレジストマスクしてイオン注入することにより、エクステンションを形成する。
【0022】
次に、図6に示すように、メタルゲート電極22およびメタルゲート電極部位24に絶縁膜からなるゲート側壁30を形成し、メタルゲート電極22およびメタルゲート電極部位24および側壁30をマスクにしてイオン注入を行うことにより、n型領域のソース電極31およびドレイン電極32ならびにp型領域のソース電極33およびドレイン電極34を形成する。ゲート側壁30の材料としては、シリコン窒化膜等が好適である。
【0023】
次に、図7に示すように、ソース・ドレイン形成の際のイオン注入後のゲート活性化(イオン注入した不純物を電気的に活性化する)のためのアニールを行うと同時に、p型領域のゲート電極部位24において、TaN膜17からTa膜18へNを固相拡散させる。これにより、TaN膜17よりも低いN濃度を有する単一層からなるメタルゲート電極25が形成される。このようにN濃度が変化することにより仕事関数を制御することができ、閾値の制御が可能となる。このときのアニールの温度は、ゲート活性化の条件に左右されるが、Nの拡散の観点からは600〜1000℃程度が好ましい。また、アニールの時間は10〜600秒程度が好ましい。また、ゲート活性化のためのアニールでNの拡散が十分でない場合には、別途N拡散のための熱処理を行ってもよい。
【0024】
その後、通常の技術を用いて層間絶縁膜および配線を形成し、n型領域にn型MOS領域35が形成され、p型領域にp型MOS領域36が形成されて、CMOS型FETが完成する。この場合に、n型MOS領域35の仕事関数は4eV近傍であり、p型MOS領域36の仕事関数は5eV近傍であるが、TaNはN濃度によって仕事関数が大きく変化し、かつ上記方法によりp型MOS領域36のメタルゲート電極のN濃度を変化させることにより仕事関数を制御することができるため、n型MOS領域35およびp型MOS領域36の両方をカバーすることができる。具体的には、n型MOS領域35ではTaN膜17の成膜時の条件設定により原子比でN/Ta>1.2を満たすようにすることにより、所望の仕事関数とすることができる。一方、p型MOS領域36においては、アニールによりNが固相拡散して形成される単一層からなるメタルゲート電極25において、原子比でN/Ta=0.8〜1.0を満たすようにすることにより、所望の仕事関数とすることができる。この場合に、アニールによりTaN膜17からTa膜18へNが固相拡散して全体が所定のN濃度となるのであるから、この際のN濃度はTaN膜17とTa膜18の膜厚比により正確に制御することができる。このため、仕事関数を所望の値に正確に制御することが可能となり、高精度の閾値制御を実現することができる。メタルゲート電極の厚さは、一般的に、10〜50nmが好適な範囲であるから、この範囲内において上記膜厚比を制御すればよい。
【0025】
一例として、nMOS領域35のメタルゲート電極22をN/Ta=1.4で厚さが30nmのTaN膜で形成し、p型MOS領域36のメタルゲート電極25を、上記TaN膜の上に厚さ20nmのTaを形成して、950℃で10秒のアニールを行って形成した。メタルゲート電極25のN/Taの値は0.8であった。このようにして形成されたCMOS素子において、n型MOS領域35の仕事関数は、4.2eVであり、p型MOS領域の仕事関数は4.8eVであって、十分に動作可能であることが確認された。
【0026】
<第2実施形態>
次に、本発明の第2実施形態について説明する。
【0027】
図8〜15は、本発明の第2実施形態に係る方法を説明するための工程断面図である。まず、図8に示すように、第1実施形態と同様、シリコンからなる半導体基板40中に素子分離領域41およびn型ウェル42(n型領域)およびp型ウェル43(p型領域)を形成する。
【0028】
次に、図9に示すように、第1実施形態と同様、半導体基板40の主面上の全面に酸化シリコンまたは酸窒化シリコンからなる下地膜44を形成し、さらにその上に高誘電率膜であるHigh−k膜45を形成する。これら下地膜44とHigh−k膜45によりゲート絶縁膜46が構成される。ゲート絶縁膜46の上の全面には、TaN膜47が形成され、さらにその上にバリア層としてTiN膜48が形成される。
【0029】
次に、図10に示すように、n型領域をエッチングマスクとしてのフォトレジスト膜49で覆い、H2O2等を用いたウェットエッチングまたはRIEエッチングによりp型領域に対応する部分のTiN膜48を除去する。
【0030】
次に、図11に示すように、全面にTa膜50を被覆する。これによりn型領域ではTiN膜48上にTa膜50が形成された状態、p型領域ではTaN膜47上に直接Ta膜50が形成された状態となる。
【0031】
次に、図12に示すように、フォトリソグラフィ法を用いて、メタルゲート電極を形成するためのレジストパターン51を形成し、RIEなどの異方性エッチングにより、n型領域ではTaN膜47、TiN膜48、およびTa膜50からなるメタルゲート電極52を形成し、p型領域では、TaN膜47とTa膜50の2層構造からなるメタルゲート電極部位54を形成する。このときに、第1実施形態と同様、フォトレジストパターン51を形成する前に、シリコン窒化膜やシリコン酸化膜等からなる図示しないキャップ膜を形成することが好ましい。
【0032】
次に、図13に示すように、メタルゲート電極52およびメタルゲート電極部位54の外部基板表面に露出したゲート絶縁膜46を除去し、n型領域のエクステンション56およびp型領域のエクステンション58を通常技術で形成する。
【0033】
次に、図14に示すようにメタルゲート電極52およびメタルゲート電極部位54に絶縁膜からなるゲート側壁60を形成し、メタルゲート電極52およびメタルゲート電極部位54および側壁60をマスクにしてイオン注入を行うことにより、n型領域のソース電極61およびドレイン電極62ならびにp型領域のソース電極63およびドレイン電極64を形成する。
【0034】
次に、図15に示すように、ソース・ドレイン形成の際のイオン注入後のゲート活性化のためのアニールを行い、p型領域のゲート電極部位54において、TaN膜47からTa膜50へNを固相拡散させる。これにより、TaN膜47よりも低いN濃度を有する単一層からなるメタルゲート電極55を形成する。このようにN濃度が変化することにより仕事関数を制御することができ、閾値の制御が可能となる。このときのアニールの好ましい条件等は、第1実施形態と同様である。なお、n型領域ではバリア層としてTiN膜48が形成されているので、TaN膜47からのNの拡散はほとんど生じない。TiN膜48の厚さは、バリア機能を維持できる程度であればよく、10〜20nm程度で十分である。
【0035】
その後、通常の技術を用いて層間絶縁膜および配線を形成し、n型領域にn型MOS領域65が形成され、p型領域にp型MOS領域66が形成されて、CMOS型FETが完成する。この実施形態の場合にも、第1実施形態と全く同様にp型MOS領域66のメタルゲート電極のN濃度を変化させることにより仕事関数を制御することができるため、n型MOS領域およびp型MOS領域の両方をカバーすることができる。なお、n型MOS領域においてゲート電極として機能するのはTaN膜47のみであり、TiN膜48およびTa膜50はゲート電極としては機能しない。したがって、メタルゲート電極52からTa膜50を除去してもよい。
【0036】
本実施形態においても、第1実施形態と全く同様に、p型MOS領域66において、アニールによりTaN膜47からTa膜50へNが固相拡散して全体が所定のN濃度となるのであるから、この際のN濃度はTaN膜47とTa膜50の膜厚比により正確に制御することができる。このため、仕事関数を所望の値に正確に制御することが可能となり、高精度の閾値制御を実現することができる。
【0037】
第1実施形態では、n型MOS領域3
5のメタルゲート電極がTaN膜のみであり、p型MOS領域3
6のメタルゲート電極がTaN膜とTa膜を積層して形成されるため、両者の厚さの違いが大きく、製造過程で段差が問題になることもあり得るが、本実施形態では、このような大きな段差が生じず、加工上のメリットが大きい。
【0038】
なお、本発明は上記実施形態に限定されず種々変形可能である。
【0039】
例えば、上記実施形態では、本発明をCMOS型の半導体装置に適用したが、必ずしもこれに限らず、MOS型の半導体装置の仕事関数の制御に広く用いることができる。例えば、金属窒化物でMOS型の半導体装置を製造するに際して、ゲート電極の仕事関数を調整する必要がある場合が生じるが、そのような場合に、本発明を適用することが可能である。また、金属窒化物を構成する金属としてTaを例にとって説明したが、W等の他の窒化物を適用することもできる。
【図面の簡単な説明】
【0040】
【図1】本発明の第1実施形態に係る方法を説明するための工程断面図。
【図2】本発明の第1実施形態に係る方法を説明するための工程断面図。
【図3】本発明の第1実施形態に係る方法を説明するための工程断面図。
【図4】本発明の第1実施形態に係る方法を説明するための工程断面図。
【図5】本発明の第1実施形態に係る方法を説明するための工程断面図。
【図6】本発明の第1実施形態に係る方法を説明するための工程断面図。
【図7】本発明の第1実施形態に係る方法を説明するための工程断面図。
【図8】本発明の第2実施形態に係る方法を説明するための工程断面図。
【図9】本発明の第2実施形態に係る方法を説明するための工程断面図。
【図10】本発明の第2実施形態に係る方法を説明するための工程断面図。
【図11】本発明の第2実施形態に係る方法を説明するための工程断面図。
【図12】本発明の第2実施形態に係る方法を説明するための工程断面図。
【図13】本発明の第2実施形態に係る方法を説明するための工程断面図。
【図14】本発明の第2実施形態に係る方法を説明するための工程断面図。
【図15】本発明の第2実施形態に係る方法を説明するための工程断面図。
【符号の説明】
【0041】
10,40;半導体基板
11,41;素子分離領域
12,42;n型ウェル
13,43;p型ウェル
16,46;ゲート絶縁膜
17,47;TaN膜
18,50;Ta膜
22,52;n型領域におけるメタルゲート電極
24,54;p型領域におけるメタルゲート電極部位
25,55;p型領域におけるメタルゲート電極
26,56;n型領域のエクステンション
28,58;p型領域のエクステンション
31,61;n型領域のソース電極
32,62;n型領域のドレイン電極
33,63;p型領域のソース電極
34,64;p型領域のドレイン電極
48;TiN膜
35,65;n型MOS領域
36,66;p型MOS領域
【特許請求の範囲】
【請求項1】
半導体基板と、前記半導体基板の主面に絶縁膜を介して形成されたメタルゲート電極と、前記主面に前記メタルゲート電極を挟んでそれぞれ形成されたソース電極およびドレイン電極とを有するMOS型の半導体装置であって、
前記メタルゲート電極は、金属窒化物膜と前記金属窒化物の金属と同じ金属からなる金属膜との2層構造を形成した後に前記金属窒化物膜の窒素を金属膜に固相拡散させることにより形成されることを特徴とする半導体装置。
【請求項2】
半導体基板の主面に形成された第1導電型MOS領域および第2導電型MOS領域を含むCMOS型の半導体装置であって、
前記第1導電型MOS領域は、金属窒化物からなるメタルゲート電極を有し、
前記第2導電型MOS領域は、前記金属窒化物からなる金属窒化物膜と前記金属窒化物の金属と同じ金属からなる金属膜との2層構造を形成した後に前記金属窒化物膜の窒素を金属膜に固相拡散させることにより形成されたメタルゲート電極を有することを特徴とする半導体装置。
【請求項3】
前記金属はTaであることを特徴とする請求項1または請求項2に記載の半導体装置。
【請求項4】
MOS型の半導体装置を製造する方法であって、
半導体基板の全面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上の全面に金属窒化物膜を形成する工程と、
前記金属窒化物膜の上の全面に前記金属窒化物の金属と同じ金属からなる金属膜を形成する工程と、
前記金属窒化物膜と前記金属膜とをパターニングしてメタルゲート電極部位を形成する工程と、
前記半導体基板の主面の前記メタルゲート電極部位を挟んだ両側にソース電極およびドレイン電極を形成する工程と、
熱処理により前記メタルゲート電極部位における前記金属窒化物膜の窒素を前記金属膜に固相拡散させて所定窒素濃度の金属窒化物からなるメタルゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項5】
半導体基板中に、素子分離領域を介して第1導電型の領域と第2導電型の領域とを形成する工程と、
半導体基板の全面にゲート絶縁膜を形成する工程と、
ゲート絶縁膜の上の全面に金属窒化物膜を形成する工程と、
前記金属窒化物膜の上の全面に前記金属窒化物の金属と同じ金属からなる金属膜を形成する工程と、
前記第1導電型の領域の前記金属膜をエッチングにより除去する工程と、
前記第1導電型領域において前記金属窒化物膜をパターニングしてメタルゲート電極を形成し、前記第2導電型の領域において前記金属窒化物膜および前記金属膜をパターニングしてメタルゲート電極部位を形成する工程と、
前記第1導電型の領域および前記第2導電型の領域において、前記半導体基板の主面の前記メタルゲート電極および前記メタルゲート電極部位を挟んだ両側にソース電極およびドレイン電極を形成する工程と、
熱処理により、前記第2導電型領域において、前記メタルゲート電極部位の前記金属窒化物膜の窒素を前記金属膜に固相拡散させて前記金属窒化物膜よりも窒素濃度が低い金属窒化物からなるメタルゲート電極を形成する工程と
を有し、第1導電型の領域を第1導電型MOS領域、第2導電型の領域を第2導電型MOS領域としたCMOS型の半導体装置を製造することを特徴とする半導体装置の製造方法。
【請求項6】
半導体基板中に、素子分離領域を介して第1導電型の領域と第2導電型の領域とを形成する工程と、
半導体基板の全面にゲート絶縁膜を形成する工程と、
ゲート絶縁膜の上の全面に金属窒化物膜を形成する工程と、
前記金属窒化物膜の上の全面にバリア膜を形成する工程と、
エッチングにより前記第2導電型の領域の前記バリア膜を除去する工程と、
前記金属窒化物膜および前記バリア膜を被覆するように前記金属窒化物の金属と同じ金属からなる金属膜を形成する工程と、
前記第1導電型領域において前記金属窒化物膜、前記バリア膜および前記金属膜をパターニングしてメタルゲート電極を形成し、前記第2導電型の領域において前記金属窒化物膜および前記金属膜をパターニングしてメタルゲート電極部位を形成する工程と、
前記第1導電型の領域および前記第2導電型の領域において、前記半導体基板の主面の前記メタルゲート電極および前記メタルゲート電極部位を挟んだ両側にソース電極およびドレイン電極を形成する工程と、
熱処理により、前記第2導電型領域において、前記メタルゲート電極部位の前記金属窒化物膜の窒素を前記金属膜に固相拡散させて前記金属窒化物膜よりも窒素濃度が低い金属窒化物からなるメタルゲート電極を形成する工程と
を有し、第1導電型の領域を第1導電型MOS領域、第2導電型の領域を第2導電型MOS領域としたCMOS型の半導体装置を製造することを特徴とする半導体装置の製造方法。
【請求項7】
前記金属はTaであることを特徴とする請求項4から請求項6のいずれか1項に記載の半導体装置の製造方法。
【請求項1】
半導体基板と、前記半導体基板の主面に絶縁膜を介して形成されたメタルゲート電極と、前記主面に前記メタルゲート電極を挟んでそれぞれ形成されたソース電極およびドレイン電極とを有するMOS型の半導体装置であって、
前記メタルゲート電極は、金属窒化物膜と前記金属窒化物の金属と同じ金属からなる金属膜との2層構造を形成した後に前記金属窒化物膜の窒素を金属膜に固相拡散させることにより形成されることを特徴とする半導体装置。
【請求項2】
半導体基板の主面に形成された第1導電型MOS領域および第2導電型MOS領域を含むCMOS型の半導体装置であって、
前記第1導電型MOS領域は、金属窒化物からなるメタルゲート電極を有し、
前記第2導電型MOS領域は、前記金属窒化物からなる金属窒化物膜と前記金属窒化物の金属と同じ金属からなる金属膜との2層構造を形成した後に前記金属窒化物膜の窒素を金属膜に固相拡散させることにより形成されたメタルゲート電極を有することを特徴とする半導体装置。
【請求項3】
前記金属はTaであることを特徴とする請求項1または請求項2に記載の半導体装置。
【請求項4】
MOS型の半導体装置を製造する方法であって、
半導体基板の全面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上の全面に金属窒化物膜を形成する工程と、
前記金属窒化物膜の上の全面に前記金属窒化物の金属と同じ金属からなる金属膜を形成する工程と、
前記金属窒化物膜と前記金属膜とをパターニングしてメタルゲート電極部位を形成する工程と、
前記半導体基板の主面の前記メタルゲート電極部位を挟んだ両側にソース電極およびドレイン電極を形成する工程と、
熱処理により前記メタルゲート電極部位における前記金属窒化物膜の窒素を前記金属膜に固相拡散させて所定窒素濃度の金属窒化物からなるメタルゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項5】
半導体基板中に、素子分離領域を介して第1導電型の領域と第2導電型の領域とを形成する工程と、
半導体基板の全面にゲート絶縁膜を形成する工程と、
ゲート絶縁膜の上の全面に金属窒化物膜を形成する工程と、
前記金属窒化物膜の上の全面に前記金属窒化物の金属と同じ金属からなる金属膜を形成する工程と、
前記第1導電型の領域の前記金属膜をエッチングにより除去する工程と、
前記第1導電型領域において前記金属窒化物膜をパターニングしてメタルゲート電極を形成し、前記第2導電型の領域において前記金属窒化物膜および前記金属膜をパターニングしてメタルゲート電極部位を形成する工程と、
前記第1導電型の領域および前記第2導電型の領域において、前記半導体基板の主面の前記メタルゲート電極および前記メタルゲート電極部位を挟んだ両側にソース電極およびドレイン電極を形成する工程と、
熱処理により、前記第2導電型領域において、前記メタルゲート電極部位の前記金属窒化物膜の窒素を前記金属膜に固相拡散させて前記金属窒化物膜よりも窒素濃度が低い金属窒化物からなるメタルゲート電極を形成する工程と
を有し、第1導電型の領域を第1導電型MOS領域、第2導電型の領域を第2導電型MOS領域としたCMOS型の半導体装置を製造することを特徴とする半導体装置の製造方法。
【請求項6】
半導体基板中に、素子分離領域を介して第1導電型の領域と第2導電型の領域とを形成する工程と、
半導体基板の全面にゲート絶縁膜を形成する工程と、
ゲート絶縁膜の上の全面に金属窒化物膜を形成する工程と、
前記金属窒化物膜の上の全面にバリア膜を形成する工程と、
エッチングにより前記第2導電型の領域の前記バリア膜を除去する工程と、
前記金属窒化物膜および前記バリア膜を被覆するように前記金属窒化物の金属と同じ金属からなる金属膜を形成する工程と、
前記第1導電型領域において前記金属窒化物膜、前記バリア膜および前記金属膜をパターニングしてメタルゲート電極を形成し、前記第2導電型の領域において前記金属窒化物膜および前記金属膜をパターニングしてメタルゲート電極部位を形成する工程と、
前記第1導電型の領域および前記第2導電型の領域において、前記半導体基板の主面の前記メタルゲート電極および前記メタルゲート電極部位を挟んだ両側にソース電極およびドレイン電極を形成する工程と、
熱処理により、前記第2導電型領域において、前記メタルゲート電極部位の前記金属窒化物膜の窒素を前記金属膜に固相拡散させて前記金属窒化物膜よりも窒素濃度が低い金属窒化物からなるメタルゲート電極を形成する工程と
を有し、第1導電型の領域を第1導電型MOS領域、第2導電型の領域を第2導電型MOS領域としたCMOS型の半導体装置を製造することを特徴とする半導体装置の製造方法。
【請求項7】
前記金属はTaであることを特徴とする請求項4から請求項6のいずれか1項に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2007−142153(P2007−142153A)
【公開日】平成19年6月7日(2007.6.7)
【国際特許分類】
【出願番号】特願2005−333958(P2005−333958)
【出願日】平成17年11月18日(2005.11.18)
【国等の委託研究の成果に係る記載事項】(出願人による申告)平成17年度、新エネルギー・産業技術綜合開発機構「次世代半導体材料・プロセス基盤技術開発」委託研究、産業再生法第30条の適用を受ける特許出願
【出願人】(000219967)東京エレクトロン株式会社 (5,184)
【出願人】(301021533)独立行政法人産業技術総合研究所 (6,529)
【出願人】(000000295)沖電気工業株式会社 (6,645)
【Fターム(参考)】
【公開日】平成19年6月7日(2007.6.7)
【国際特許分類】
【出願日】平成17年11月18日(2005.11.18)
【国等の委託研究の成果に係る記載事項】(出願人による申告)平成17年度、新エネルギー・産業技術綜合開発機構「次世代半導体材料・プロセス基盤技術開発」委託研究、産業再生法第30条の適用を受ける特許出願
【出願人】(000219967)東京エレクトロン株式会社 (5,184)
【出願人】(301021533)独立行政法人産業技術総合研究所 (6,529)
【出願人】(000000295)沖電気工業株式会社 (6,645)
【Fターム(参考)】
[ Back to top ]