【課題】耐圧特性の異なる複数のトランジスタをプロセスルールの変更を伴うことなく同一の半導体基板上に好適に形成することのできる半導体装置の製造方法を提供する。
【解決手段】第１のトランジスタとそれよりも耐圧の低い第２のトランジスタとを同一の半導体基板１１に有し、第１及び第２のトランジスタがソース領域及びドレイン領域よりも低不純物濃度のＬＤＤ領域３３，３４、２３，２４を有してなる半導体装置の製造方法において、低耐圧トランジスタのＬＤＤ領域２３，２４を形成する工程では、該低耐圧トランジスタのゲート電極２７をマスクとして不純物の注入を行い、高耐圧トランジスタのＬＤＤ領域３３，３４を形成する工程では、該高耐圧トランジスタのゲート電極３７上に残るようパターン形成したレジスト４１をマスクとして不純物の注入を行うようにした。 （もっと読む）

【課題】 熱処理によりＳｉ基板にかかるストレスによるＳｉ基板の損傷を抑えつつ、ゲート電極の不純物の十分な拡散、拡散領域の不純物の十分な活性化ができるようにする。
【解決手段】 半導体装置の製造方法において、まず、基板に、ゲート絶縁膜及びゲート電極を形成する。また、ここで、ゲート電極中には、不純物を注入する。次に、基板に、ゲート電極中の不純物拡散のための第１の熱処理を行う。この熱処理後に、第１熱処理工程において基板に発生するストレスを開放するための第２の熱処理を行う。その後、ゲート電極をマスクとして、基板の拡散領域を形成する部分に、不純物を注入し、拡散領域に注入された不純物の活性化のための第３の熱処理を行う。 （もっと読む）

【課題】 半導体装置の性能や信頼性を向上させる。
【解決手段】 ＣＭＩＳＦＥＴを有する半導体装置において、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａは、Ｐ、ＡｓまたはＳｂをドープしたシリコン膜をＮｉ膜と反応させることで形成されたニッケルシリサイド膜からなり、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂは、ノンドープのシリコンゲルマニウム膜をＮｉ膜と反応させることで形成されたニッケルシリコンゲルマニウム膜からなる。ゲート電極３１ａの仕事関数はＰ、ＡｓまたはＳｂをドープすることによって制御され、ゲート電極３１ｂの仕事関数はＧｅ濃度を調節することによって制御される。 （もっと読む）

【課題】 熱処理を最小限に抑えることにより、高誘電率ゲート絶縁膜の結晶化を防止する。
【解決手段】 シリコン基板１上にＨｆＡｌＯｘ膜５とポリシリコンゲルマニウム膜６を積層する。ポリシリコンゲルマニウム膜６にボロンイオン７を注入した後、パターニングしてゲート電極６ａを形成する。ゲート電極６ａをマスクとしてエクステンション領域形成用のボロンイオン９を注入した後、ゲート電極６ａ側壁にサイドウォール１２を形成する。サイドウォール１２及びゲート電極６ａをマスクとしてソース／ドレイン領域形成用のボロンイオン１３を注入する。熱処理を行うことにより、ゲート電極６ａにおいてボロンイオン７を拡散させると共に、基板１においてボロンイオン９，１３を活性化させてエクステンション領域１０ａ及びソース／ドレイン領域１４ａを形成する。 （もっと読む）

【課題】 改善されたしきい電圧およびフラットバンド電圧の安定性を有するＣＭＯＳ構造を形成する方法およびそれにより生産されたデバイスを提供することにある。
【解決手段】 発明の方法は、ｎＦＥＴ領域とｐＦＥＴ領域とを有する半導体基板を設けるステップと、高ｋ誘電体の上に絶縁中間層を含む誘電体スタックを半導体基板の上に形成するステップと、ｐＦＥＴ領域から絶縁中間層を除去せずに、ｎＦＥＴ領域から絶縁中間層を除去するステップと、ｐＦＥＴ領域内に少なくとも１つのゲート・スタックを設け、ｎＦＥＴ領域内に少なくとも１つのゲート・スタックを設けるステップとを含む。絶縁中間層はＡｌＮまたはＡｌＯxＮyにすることができる。高ｋ誘電体は、ＨｆＯ2、ハフニウム・シリケート、またはハフニウム酸窒化シリコンにすることができる。絶縁中間層は、ＨＣｌ／Ｈ2Ｏ2過酸化水素溶液を含むウェット・エッチングによりｎＦＥＴ領域から除去することができる。 （もっと読む）

デュアルメタルのＣＭＯＳの配列とその形成方法は、基板（１０）と、その基板（１０）上に形成された複数のＮＭＯＳデバイス（４４）およびＰＭＯＳデバイス（４６）を提供する。複数のＮＭＯＳデバイス（４４）およびＰＭＯＳデバイス（４６）の各々は、ゲート電極を有する。各ＮＭＯＳゲート電極は、基板（１０）上に第１シリサイド領域（５０）を含み、その第１シリサイド領域（５０）上に第１金属領域（４８）を含む。ＮＭＯＳゲート電極の第１シリサイド領域（５０）は、シリコンの伝導帯に近い仕事関数を有する第１シリサイド（５０）からなる。ＰＭＯＳゲート電極の各々は、基板上に第２シリサイド領域（５４）を含み、その第２シリサイド領域（５４）上に第２金属領域（５２）を含む。ＰＭＯＳゲート電極の第２シリサイド領域（５４）は、シリコンの価電子帯に近い仕事関数を有する第２シリサイド（５４）からなる。
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ノーマリーオンのトランジスタはソース（１０）、ドレイン（１１）及びチャネル（７）を備える。ソース、ドレイン及びチャネル材料は、ＮＭＯＳ型トランジスタではドレイン材料の電子親和力Ｘｄがチャネル材料の電子親和力Ｘｃより低く、ソース材料の電子親和力Ｘｓがチャネル材料の電子親和力Ｘｃより高くなるように（Ｘｄ＜Ｘｃ＜Ｘｓ）選択される。さらに、ＰＭＯＳ型トランジスタではドレイン材料の価電子帯の上限Ｅｄがチャネル材料の価電子帯の上限Ｅｃより高く、ソース材料の価電子帯の上限Ｅｓがチャネル材料の価電子帯の上限Ｅｃより低くなるように（Ｅｓ＜Ｅｃ＜Ｅｄ）材料が選択される。
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ダイアモンド状のカーボンチャネルを有する電界効果トランジスタの製造方法、及び該製造方法により製造されるトランジスタ。
前記電界効果トランジスタは、ゲート絶縁膜（３）によりチャネル（７）から分離されたゲート電極（５）により制御されるチャネル（７）により接続されるソース（１０）及びドレイン（１１）を含む。前記チャネル（７）はダイアモンド状のカーボン層により形成される。前記トランジスタの製造方法は、続いて、ダイアモンド状のカーボン層を基板上（２）に堆積させ、ゲート絶縁層（３）を堆積させ、そして、少なくとも１つの導電層（４）を堆積させることを含む。前記導電層（４）は前記ゲート電極（５）からエッチングされる。次に、側面の絶縁膜（６）を形成するために、前記ゲート電極（５）の側面に絶縁材料が堆積される。次に、前記ゲート絶縁層（３）がエッチングされ、そして、前記ダイアモンド状のカーボン層がチャネル（７）の輪郭を描くようにエッチングされる。次に、前記ソース（１０）を形成するための半導体材料、及び前記ドレイン（１１）を形成するための半導体材料がチャネル（７）の両側に堆積される。
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【課題】 炭化金属を含むゲート電極を含む少なくとも１つのＦＥＴを含む相補型金属酸化膜半導体（ＣＭＯＳ）などの半導体デバイスおよび形成方法を提供することにある。
【解決手段】 このＣＭＯＳは、ある金属とある金属の炭化物によって二重仕事関数が与えられる、二重仕事関数の金属ゲート電極を含む。 （もっと読む）

マルチチャネル半導体デバイスは、完全に、または部分的に量子井戸が空乏化（排除）（depleted）されており、ＣＭＯＳＦＥＴのようなＵＬＳＩデバイスにおいて特に役立つ。マルチチャネル領域（１５）は、最上部のチャネル領域上に、例えばゲート絶縁膜（１４ｃ）により分離されるゲート電極が形成された状態で、基板（１２）上に形成される。マルチチャネル領域（１５）およびゲート電極（１６）の垂直方向の積み重なりが、デバイスによって占有されるシリコン領域を増加させることなく、半導体デバイス中の駆動電流を増加させることができる。
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半導体デバイス（１００）は、基板（１１０）、およびこの基板（１１０）上に形成される絶縁層（１２０）とを含む。第１デバイス（７１０）は第１フィン（１３０）を含む絶縁層（１２０）上に形成される。この第１フィン（１３０）は、絶縁層（１２０）上に形成され、第１アスペクト比を有する。第２デバイス（７２０）は、第２フィン（１３０）を含む絶縁層（１２０）上に形成される。この第２フィン（１３０）は、絶縁層（１２０）上に形成され、第１アスペクト比と異なる第２アスペクト比を有する。
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【課題】 本発明では剥離技術を用いることにより様々な基板上に薄膜素子を形成し、従来の技術では不可能であると考えられていた部分に薄膜素子を形成することにより、省スペース化を図ると共に耐衝撃性やフレキシビリティに優れた半導体装置を提供する。
【解決手段】 本発明では、剥離技術を用いて一旦基板から剥離させた膜厚５０μｍ以下の素子形成層を基板上に固着することにより、様々な基板上に薄膜素子を形成することを特徴とする。例えば、可撓性基板上に固着された薄膜素子をパネルの裏面に貼り付けたり、直接パネルの裏面に固着したり、さらには、パネルに貼り付けられたＦＰＣ上に薄膜素子を固着することにより、省スペース化を図ることができる。 （もっと読む）