【課題】化合物半導体デバイスのスイッチング速度等の性能を向上できる半導体基板を提供する。
【解決手段】シリコン基板１０２と、シリコン基板の上に形成された絶縁膜１０４であってアスペクト比が√３／３以上のシリコン基板に達する開口部を有する絶縁膜１０４と、開口部に形成された化合物半導体結晶１０８であって絶縁膜１０４の表面より凸に形成されたシード化合物半導体結晶１０８と、シード化合物半導体結晶１０８の特定面をシード面として、絶縁膜の上にラテラル成長されたラテラル成長化合物半導体層１１２と、を備えた半導体基板。 （もっと読む）

【課題】ＭＩＰＳ構造のデュアル・メタルゲートを有する半導体装置において高集積化を進展させつつ、ＰＮ境界部配線の断線や高抵抗化等の問題を防止できる半導体装置及びその製造方法を提供する。
【解決手段】ＮＭＩＳトランジスタのゲート電極１２２ａは、第１の金属含有導電膜１０４ａと、第１の金属含有導電膜１０４ａ上に形成された第３の金属含有導電膜１１３とから構成されており、ＰＭＩＳトランジスタのゲート電極１２２ｂは、第２の金属含有導電膜１０４ｂと、第２の金属含有導電膜１０４ｂ上に形成された第３の金属含有導電膜１１３とから構成されている。第３の金属含有導電膜１１３は、第１の金属含有導電膜１０４ａ及び第２の金属含有導電膜１０４ｂのそれぞれと接するように、第１の金属含有導電膜１０４ａ上から素子分離領域１０２上を経て第２の金属含有導電膜１０４ｂの上まで連続的に形成されている。 （もっと読む）

【解決手段】 二重ＣＥＳＬ（コンタクトエッチストップ層）プロセスは、（１）その上に第一装置領域、第二装置領域、及び第一と第二装置領域の間のＳＴＩ（シャロートレンチ分離）領域を有する基板を提供する段階と、（２）基板にかける第一応力を有し、第二装置領域を覆わない第一応力付与膜を形成する段階と、（３）基板の上にかける第二応力を有し、第一装置領域を覆わない第二応力付与膜を形成する段階とを含む。第一応力付与膜と第二応力付与膜とのオーバーラップ境界は、ＳＴＩ領域の直上の方向に製作され、オーバーラップ境界は、第二装置領域のチャネル領域に横方向に第一応力を引き起こすことを目的として、第二装置領域の近傍に設けられる。 （もっと読む）

【課題】低閾値動作に可及的に適した実効仕事関数を有するＭＩＳトランジスタを備えた半導体装置を提供することを可能にする。
【解決手段】Ｈｆ（或いはＺｒ）酸化物に高価数金属を添加することでギャップ内準位を作りだし、窒素あるいはフッ素などによりギャップ内準位の位置を変化させることで、最適な実効仕事関数を有する電極を備え、低閾値動作が可能なＣＭＩＳデバイスを実現した。 （もっと読む）

【課題】改良された縦型のＭＯＳトランジスタを備える半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板１０の主面に対してほぼ垂直に延在するチャネル領域２２と、チャネル領域２２の下部に設けられた第１の拡散層領域２２ａと、チャネル領域の上部に設けられた第２の拡散層領域２２ｂと、半導体基板１０の主面に対してほぼ垂直に延在し、ゲート絶縁膜３０を介してチャネル領域２２の側面に設けられた第１のゲート電極３４と、半導体基板１０の主面とほぼ平行に延在し、第１のゲート電極３４の上部に接続された第２のゲート電極３５ａと、第１の拡散層領域２２ａに接続され、第２のゲート電極と交差する埋め込み配線２１を備えている。第２のゲート電極３５ａの平面的な位置は、第１のゲート電極３４の平面的な位置に対してオフセットされている。 （もっと読む）

【課題】電荷移動度を向上させる歪みをチャネル領域に発生させる結晶層をチャネル領域下に有し、かつリーク電流経路が形成されることを抑制できる半導体装置を提供する。
【解決手段】一態様に係る半導体装置は、半導体基板１と、前記半導体基板上に形成された第１の半導体結晶層１４と、前記第１の半導体結晶層上にゲート絶縁膜１１を介して形成されたゲート電極１３と、前記第１の半導体結晶層内の前記ゲート絶縁膜下の領域に形成されたチャネル領域１５と、前記第１の半導体結晶層内の前記チャネル領域を挟んだ領域に形成されたソース・ドレイン領域１６と、前記半導体基板と前記チャネル領域との間に形成され、前記第１の半導体結晶層を構成する結晶よりも格子定数の大きい結晶からなり、前記半導体基板と前記第１の半導体層の間に、前記第２の半導体結晶層１７を挟んで形成された埋込絶縁体層１８と、を有する。 （もっと読む）

可撓性基板上に、自己整合シリコン薄膜トランジスタを製造するシステム及び方法。前記システム及び方法は、高いパフォーマンスのトランジスタを製造するために、精密さ、レゾリューション、レジストレーションが達成されるよう、レーザアニール、エッチング技術、レーザドーピングを全て低温度で行いつつ、化学気相堆積、プラズマエンハンスト気相堆積、プリント、コーティング、及び他の堆積処理といった堆積処理を組み込むとともに組み合わせている。そのようなＴＦＴはディスプレイ、パッケージング、ラベリング等に使用できる。
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【課題】 サブリソグラフィック幅を有する応力誘起ライナによる異方性応力の生成。
【解決手段】 直線端部を有する突出構造体を基板（８）上に形成する。突出構造体は電界効果トランジスタのゲートラインとすることができる。応力誘起ライナを基板（８）上に堆積させる。少なくとも２つの不混和性のポリマブロック成分を含む非感光性自己組織化ブロックコポリマ層を応力誘起ライナ（５０）の上に堆積させ、アニールして不混和性成分を相分離させる。ポリマレジストを現像して少なくとも２つのポリマブロック成分のうちの少なくとも１つを除去し、突出構造体の直線端部（４１）により入れ子になったラインのパターンを形成する。直線型のナノスケール・ストライプが、自己配列及び自己組織化のポリマレジスト内に形成される。応力誘起層は、サブリソグラフィック幅を有する直線型応力誘起ストライプにパターン化される。直線型応力誘起ストライプ（５０）は主にそれらの縦方向に沿った一軸性応力をもたらし、下層の半導体デバイスに異方性応力を加える。 （もっと読む）

【課題】ゲート電極をフルシリサイド化したＭＩＳＦＥＴを有する半導体装置及びその製造方法に関し、ＭＩＳＦＥＴの特性劣化を引き起こすことなくゲート電極をフルシリサイド化しうる半導体装置の製造方法、並びに、そのような製造方法を用いて形成された優れた特性のＭＩＳＦＥＴを有する半導体装置を提供する。
【解決手段】半導体基板１０上に形成されたゲート絶縁膜１８と、ゲート絶縁膜１８上に形成された金属シリサイド膜５６ｂと、金属シリサイド膜５６ｂ上に形成された金属シリサイド膜５６ａとを有し、金属シリサイド膜５６ｂにおける金属元素に対するシリコンの組成が、金属シリサイド膜５６ａにおける金属元素に対するシリコンの組成よりも大きいゲート電極２６ｎと、ゲート電極２６ｎの両側の半導体基板１０内に形成された不純物拡散領域対５４とを含むトランジスタを有する。 （もっと読む）

【課題】複数のＭＯＳＦＥＴにおけるトランジスタ特性変動を抑制すること。
【解決手段】半導体基板１に形成される第１のｐ型活性領域４と、半導体基板１に形成される第２のｐ型活性領域６と、半導体基板１に形成される第１のｎ型活性領域８と、半導体基板１に形成される第２のｎ型活性領域１０と、第１のｐ型活性領域４の上方に形成されて第１の幅を有する第１導電パターン１１ｇと、第２のｐ型活性領域６の上方に形成されて第１の幅より大きい第２の幅を有する第２導電パターン１２ｇと、第１のｎ型活性領域８の上方に形成されて第３の幅を有する第３導電パターン１３ｇと、第２のｎ型活性領域１０の上方に形成されて第３の幅以下の第４の幅を有する第４導電パターン１４ｇとを有する。 （もっと読む）

【課題】有機ＴＦＴにおいて、電子注入効率とホール注入効率を改善した電極と有機半導体の組み合わせをそれぞれ判別する手法を提供し、また、ｎ型チャネルＴＦＴとｐ型チャネルＦＥＴの２種類のＴＦＴを実現し、さらに、相補型有機薄膜トランジスタ（有機ＣＴＦＴ）および、有機ＣＴＦＴによる所望の任意回路構成を形成する有機ＣＴＦＴアレイを提供する。
【解決手段】半導体−電極界面、および、半導体−ゲート絶縁体界面におけるフェルミエネルギーの差の大きさを与える数式を用いて、ＴＦＴ材料を変えずに電極および絶縁膜の表面修飾だけを選択的に変化してｎ型とｐ型のＴＦＴを実現する。任意回路を構成するために、ｐ型チャネルＴＦＴ用のソース電極とゲート電極、および、ｎ型チャネルＴＦＴ用のドレイン電極とゲート電極をすべてつないでおいて、表面修飾のプロセスを行い、その後、光照射などにより不要配線を切断する。 （もっと読む）

【課題】ゲート長に依存する仕事関数の変動を抑えることができる半導体装置の製造方法を提供する。
【解決手段】ゲート絶縁膜１４上の多結晶シリコン膜を露出した後、半導体基板１１を４００℃まで加熱し、その温度が安定した後に、その温度を保持したまま、例えばスパッタリング法によりニッケル膜２１を全面に形成する。ニッケル膜２１の厚さは、シリコン酸化膜２０上で６０ｎｍとする。この結果、シリコン酸化膜２０上にはニッケル膜２１が形成されるが、多結晶シリコン膜の表面に到達してきたニッケルは、そこに堆積するのではなく、多結晶シリコン膜と反応し、多結晶シリコン膜の全体がニッケルシリサイド膜２２に変化する。従って、ｐＭＯＳ領域１には、ｐ型不純物を含有するニッケルシリサイド膜２２からなるゲート電極が形成され、ｎＭＯＳ領域２には、ｎ型不純物を含有するニッケルシリサイド膜２２からなるゲート電極が形成される。 （もっと読む）

【課題】 不純物チャネル層から下方向への不純物拡散を防止することにより、接合容量や接合リークを抑えたトランジスタを提供する。
【解決手段】 半導体基板１と、前記半導体基板上に形成された第一の不純物拡散抑制層３と、前記第一の不純物拡散抑制層３上に形成された不純物チャネル層５と、前記不純物チャネル層５上に形成された第二の不純物拡散抑制層４とを備えることにより不純物チャネル層５から下方向への不純物拡散を防止した急峻な不純物濃度勾配を有するチャネル構造を形成することができ、具体的にはシリコン基板１の不純物濃度を１×１０^１７ｃｍ^−３以下にすることによってより効果的に接合容量や接合リークを抑えたトランジスタを形成することができる。 （もっと読む）

【課題】複数列のゲート電極を備える半導体装置におけるトランジスタ特性のばらつきを低減する。
【解決手段】半導体基板７０の上部にゲート長方向に並んで複数列に設けられたゲート電極１０と、複数列のゲート電極１０と同層に設けられてこれらを互いに電気的に接続するゲート接続部３０と、を備え、ゲート接続部３０が、複数列のゲート電極１０のうち最も端に位置するゲート電極１０ｂよりもゲート長方向の外側に突出する突出部３２を有することを特徴とする半導体装置１００。 （もっと読む）

【課題】ゲート電極、ソース電極またはドレイン電極にタングステン膜を用いた半導体装置において、ｎＭＯＳとｐＭＯＳ間での抵抗差を低減可能な半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０上に、ゲート電極１４ａ，１４ｂとソース／ドレイン拡散層１６ａ，１６ｂとを有するｎＭＯＳ及びｐＭＯＳを形成し、ゲート電極１４ａ，１４ｂ及びソース／ドレイン拡散層１６ａ，１６ｂ上に、タングステン膜１７を選択的に形成し、タングステン膜１７を覆うように、絶縁膜（エッチングストップシリコン酸化膜１８、シリコン窒化膜１９）を形成し、ｐＭＯＳ領域１２ｂの絶縁膜を除去し、ｐＭＯＳ領域１２ｂのタングステン膜１７上に、タングステン膜２０を選択的に形成する。 （もっと読む）

【課題】工程数を削減しながらも、所望の不純物プロファイルおよびデバイス特性が得られる半導体装置の製造方法を提供する。
【解決手段】半導体基板１に溝６を形成する工程と、溝６の内部にゲート絶縁膜７を形成した後、溝６にゲート電極１２を形成する工程と、半導体基板１およびゲート電極１２を覆うように絶縁膜１５を形成するとともに、ゲート電極１２の幅方向両側に位置する絶縁膜１５にセルコンタクト孔１６を形成する工程と、セルコンタクト孔１６を介して第１の不純物を半導体基板１に注入し、ゲート電極１２の両側に前記第１の不純物を拡散させることによりソース・ドレイン拡散層１３を形成する工程と、セルコンタクト孔１６を介して第２の不純物を半導体基板１に注入し、溝６の底部６ａおよび底部近傍の側面６ｂに前記第２の不純物を拡散させてチャネルドープ層９を形成する工程とを順に具備してなる。 （もっと読む）

【課題】シリサイド膜を有するＭＩＳトランジスタを備えた半導体装置において、接合リークを悪化させることなくゲート電極（Ｐｃｈ領域、Ｎｃｈ領域及びＰＮ接合部）上のシリサイド層の断線を抑制する。
【解決手段】半導体装置は、半導体基板１０１と、半導体基板１０１上に形成されたゲート絶縁膜１０３と、ゲート絶縁膜１０３上に形成され、上部に金属シリサイド層１０８ａ及び１０８ｂを有するゲート電極１０４と、半導体基板１０１のうちのゲート電極１０４の両側に形成され、ソース領域及びドレイン領域となる活性領域１０６ａ及び１０６ｂとを備え、ゲート電極１０４は、Ｐ型不純物が導入されたＰ型部分１０４ａを有し、Ｐ型不純物よりも重い所定の不純物元素が、Ｐ型部分１０４ａを含むゲート電極１０４に選択的に導入されている。 （もっと読む）

【課題】フェルミレベルのピンニングの効果が、ポリシリコン（Ｐｏｌｙ−Ｓｉ）／金属酸化物の界面で高い閾値電圧を招かないＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）を含む半導体デバイスの製造方法を提供する。
【解決手段】半導体デバイスは、第１ＭＯＳＦＥＴトランジスタを含む。トランジスタは、基板、基板上の第１ｈｉｇｈ−ｋ誘電体層１、第１ｈｉｇｈ−ｋ誘電体層１上の第１誘電体キャップ層２、および第１誘電体キャップ層２上の、第１ドーピングレベルで第１導電型の半導体材料３からなる第１ゲート電極とを含む。第１誘電体キャップ層２は、スカンジウムを含む。 （もっと読む）

【課題】素子分離領域に影響を及ぼすことなく、所望のＭＩＳトランジスタのチャネル領域に対して選択的に応力を生じさせ且つ記憶させることができる半導体装置を製造できるようにする。
【解決手段】半導体基板１１の上に、応力歪み生成膜２４を形成し、さらに、第３のレジストパターン２５を形成する。第３のレジストパターン２５をマスクにして、応力歪み生成膜２４に対してプラズマ処理を行うことにより、応力歪み生成膜２４における第１の活性領域１１ａの上側部分を改質して引っ張り応力を生じる引っ張り応力含有部２４Ａを形成する。次に、第３のレジストパターン２５を除去した後、半導体基板１１に対して熱処理を行うことにより、引っ張り応力含有部２４Ａによって、第１の活性領域１１ａにおけるｎ型ゲート電極１５ａの下に位置するチャネル領域に対してゲート長方向に沿った引っ張り応力を生じさせる。 （もっと読む）

【課題】素子分離領域で分離される部分の半導体基板を低抵抗化することのできる半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、ウェルコンタクト接続領域を有するウェル、および前記ウェル上にトランジスタを形成するための素子領域を有する半導体基板の、前記ウェル上の前記素子領域と前記ウェルコンタクト接続領域との間の領域に溝を形成する工程と、前記溝の少なくとも底面にシリサイド層を形成する工程と、前記シリサイド層を形成した後、前記溝内に絶縁膜を埋め込み、素子分離領域を形成する工程と、を含む。 （もっと読む）