【課題】エッチング量を少なくしても素子分離膜の周辺にＨｉｇｈ−ｋゲート絶縁膜材料やゲート電極材料が残ることを抑制できるようにする。
【解決手段】素子分離膜１０２はＳＴＩ構造を有しており、基板１０１に埋め込まれており、かつトランジスタが形成される素子形成領域を分離している。素子分離膜１０２の側面の上端は、トランジスタのチャネル形成層よりも上に位置しており、かつチャネル形成層の表面から素子分離膜１０２の側面の最上部までの高さｈが３５ｎｍ以下である。また素子分離膜１０２のうちチャネル形成層よりも上に位置している部分の側面は、基板の表面に対する角度θが８０度以下である。 （もっと読む）

【課題】半導体と金属の反応速度を制御してメモリセル領域と周辺回路領域とのシリサイド反応の差による不具合を解消する不揮発性半導体記憶装置とその製造方法を提供する。
【解決手段】シリコン基板１の上面にゲート絶縁膜４、第１の導電膜５を形成し、これらをエッチングして素子分離絶縁膜２を埋め込み形成する。電極間絶縁膜６、ゲルマニウム膜７ａを形成する。周辺回路領域のゲート電極ＰＧの電極間絶縁膜６に開口６ａを形成し、この上に多結晶シリコン膜９ａを形成する。ゲート電極ＭＧ、ＰＧおよび容量性素子Ｃａｐの分離加工後に層間絶縁膜１０を埋め込む。多結晶シリコン膜９ａの上部を露出させ、金属膜を形成してシリサイド化をする。この時、メモリセル領域ではシリサイドが速く進行するが、ゲルマニウム膜７ａに達するとジャーマナイド反応は遅くなり、その間に周辺回路領域のシリサイド反応を促進させることができる。 （もっと読む）

【課題】ゲート電極の不純物分布のバラツキを抑え、ＳＴＩエッジ部分への電界集中をより効果的に制御でき、実効チャネル幅が狭くなることを抑制できる半導体装置およびその製造方法を提供する。
【解決手段】Ｐ型のシリコン基板１０の一主面１１に、トレンチ２２と絶縁物２４とを有する素子分離領域２５と、素子分離領域２５に囲まれた素子領域１２であって、シリコン基板１０の側面上部１７が、トレンチ２５に露出した素子領域１２を形成し、ゲート絶縁膜４０をシリコン基板１０の上面１４から側面上部１７に延在して形成し、Ｎ^＋型ポリシリコン３２とＮ^＋型ポリシリコン３２の両側のＰ^＋型ポリシリコン３４と、Ｐ^＋型ポリシリコン３４の下側の側面上部１７に沿って設けられたＮ^＋型ポリシリコン３６とを有するゲート電極３０を形成する。 （もっと読む）

【課題】回路構造のスペースを小さくして画素の微細化を達成できる、薄膜回路構造及びその製造方法を提供する。
【解決手段】基材１上の面内方向Ｘに、ゲート電極２、ゲート絶縁膜３、酸化物半導体膜４、ソース電極５ｓ及びドレイン電極５ｄで少なくとも構成された隣り合う２以上の薄膜トランジスタ１０Ａ，１０Ｂを有する薄膜回路装置１２であって、前記２以上の薄膜トランジスタ１０Ａ，１０Ｂは、共通するゲート絶縁膜３を有するとともに、ゲート絶縁膜３の下に第１の酸化物半導体膜４Ａが設けられた第１の薄膜トランジスタ１０Ａと、ゲート絶縁膜３の上に第２の酸化物半導体膜Ａが設けられた第２の薄膜トランジスタ１０Ｂとを有するようにして、上記課題を解決した。 （もっと読む）

【課題】電界効果トランジスタの電気抵抗の小さい金属ゲート構造を提供する。
【解決手段】本発明は、集積回路製造に関するものであって、特に、低抵抗の金属ゲート電極を有する電界効果トランジスタに関するものである。電界効果トランジスタのゲート電極の例は、凹部３２６ａを有し、かつ、第一抵抗を有する第一金属材料からなる下側部分３２６と、突起３２８ａを有し、かつ、第二抵抗を有する第二金属材料からなる上側部分３２８とからなり、突起が凹部に延伸し、第二抵抗は第一抵抗より小さい材料で形成される。 （もっと読む）

【課題】薄膜トランジスタ及びＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のキャパシタを備える平板表示装置及びその製造方法を提供する。
【解決手段】第１領域の基板上に半導体で形成された活性層と、第２領域の基板上に半導体で形成された下部電極と、活性層及び下部電極を含む上部に形成された第１絶縁層と、活性層上の第１絶縁層上に第１導電層及び第２導電層で形成されたゲート電極と、下部電極上の第１絶縁層上に第１導電層で形成された上部電極と、ゲート電極及び上部電極を含む上部に形成され、活性層及び上部電極が露出するようにパターニングされた第２絶縁層と、露出した活性層に接続されるソース電極及びドレイン電極とを備える。 （もっと読む）

【課題】高誘電率ゲート絶縁膜およびメタルゲート電極を有するＭＩＳＦＥＴを備えた半導体装置の信頼性向上を図る。
【解決手段】ｎチャネル型ＭＩＳＦＥＴ用の高誘電率ゲート絶縁膜としてＨｆとＬａとＯとを主成分として含有するＨｆ含有絶縁膜４ａを形成し、ｐチャネル型ＭＩＳＦＥＴ用の高誘電率ゲート絶縁膜としてＨｆとＡｌとＯとを主成分として含有するＨｆ含有絶縁膜４ｂを形成する。それから、金属膜７とシリコン膜８を形成し、これらをドライエッチングでパターニングしてゲート電極ＧＥ１，ＧＥ２を形成する。その後、ゲート電極ＧＥ１，ＧＥ２で覆われない部分のＨｆ含有絶縁膜４ａ，４ｂをウェットエッチングで除去するが、この際、フッ酸を含有しない酸性溶液でのウェット処理とアルカリ性溶液でのウェット処理とを行ってから、フッ酸を含有する酸性溶液でのウェット処理を行う。 （もっと読む）

【課題】ＭＩＰＳ構造を採るメタル膜とコンタクトプラグとの界面抵抗を低減できるようにする。
【解決手段】まず、半導体基板１の上に、ゲート絶縁膜３を形成し、形成したゲート絶縁膜３の上に、ＴｉＮ膜４及びポリシリコン膜５を順次形成する。続いて、ポリシリコン膜５にＴｉＮ膜４を露出するコンタクトホール５ａを形成する。続いて、ポリシリコン膜５における第１のコンタクトホール５ａの少なくとも底面及び壁面上に金属膜７を形成する。 （もっと読む）

【課題】ゲート電極に対する不純物の突き抜けを抑止する。
【課題を解決するための手段】半導体装置の製造方法は、基板上方に成膜した多結晶シリコンをエッチングして基板の第１領域上方に第１ゲート電極を形成し、基板の第２領域上方に第２ゲート電極を形成し、第１領域及び第１ゲート電極を覆う第１パターンを形成し、第２ゲート電極及び第１パターンをマスクにして第２領域に第１不純物を第１ドーズ量で注入して第２領域に第１エクステンション領域を形成し、第１ゲート電極、第１領域及び第２ゲート電極の上面を露出させた第２パターンを形成し、第１エクステンション領域を覆い、第１ゲート電極、第２ゲート電極及び第２パターンをマスクにして第１領域に第２不純物を第１ドーズ量よりも多いドーズ量で注入して第１領域に第２エクステンション領域を形成するとともに、第１ゲート電極及び第２ゲート電極の少なくとも上部をアモルファス化する。 （もっと読む）

【課題】 半導体装置に関し、ソース・ドレイン領域を実効的に埋込Ｓｉ混晶層で構成する際の電気的特性を向上する
【解決手段】 一導電型シリコン基体と、一導電型シリコン基体上に設けたゲート絶縁膜と、ゲート絶縁膜の上に設けたゲート電極とゲート電極の両側の一導電型シリコン基体に設けた逆導電型エクステンション領域と、逆導電型エクステンション領域に接するとともに、一導電型シリコン基体に形成された凹部に埋め込まれた逆導電型Ｓｉ混晶層とを備えた半導体装置であって、逆導電型Ｓｉ混晶層が、第１不純物濃度Ｓｉ混晶層／第２不純物濃度Ｓｉ混晶層／第３不純物濃度Ｓｉ混晶層を有し、第２不純物濃度を第１不純物濃度及び第３不純物濃度よりも高くする。 （もっと読む）

【課題】高性能な半導体装置を提供する。
【解決手段】絶縁表面上に設けられるゲート電極層と、ゲート電極層上に設けられるゲート絶縁層と、ゲート絶縁層上に設けられる第１の酸化物半導体層と、第１の酸化物半導体層上に接して設けられる第２の酸化物半導体層と、第１の酸化物半導体層の第１の領域及び第２の酸化物半導体層の第１の領域と重なり、且つ第２の酸化物半導体層に接して設けられる酸化物絶縁層と、酸化物絶縁層上、第１の酸化物半導体層の第２の領域上、及び第２の酸化物半導体層の第２の領域と重なり、且つ第２の酸化物半導体層に接して設けられるソース電極層及びドレイン電極層と、を有し、第１の酸化物半導体層の第１の領域及び第２の酸化物半導体層の第１の領域は、ゲート電極層と重なる領域、並びに第１の酸化物半導体層及び第２の酸化物半導体層の周縁及び側面、に設けられる領域である。 （もっと読む）

【課題】配線間の寄生容量を十分に低減できる構成を備えた半導体装置を提供することを課題の一とする。
【解決手段】金属薄膜の一部または全部を酸化させた第１の層と酸化物半導体層の積層を用いるボトムゲート構造の薄膜トランジスタにおいて、ゲート電極層と重なる酸化物半導体層の一部上に接するチャネル保護層となる酸化物絶縁層を形成し、その絶縁層の形成時に酸化物半導体層の積層の周縁部（側面を含む）を覆う酸化物絶縁層を形成する。 （もっと読む）

【課題】
微細化したＭＯＳトランジスタを含む半導体装置において、リーク／ショートの可能性を抑制する。
【解決手段】
半導体装置の製造方法は、活性領域上に、ゲート絶縁膜とシリコン膜とを形成し、シリコン膜上方にゲート電極用レジストパターンを形成し、レジストパターンをマスクとして、シリコン膜を厚さの途中までエッチングしてレジストパターン下方に凸部を残し、レジストパターンを除去した後シリコン膜を覆うダミー膜を形成し、ダミー膜を異方性エッチングして、凸部の側壁にダミー膜を残存させつつ、平坦面上のダミー膜を除去し、ダミー膜をマスクとして、シリコン膜の残りの厚さをエッチングしてゲート電極を形成し、ゲート電極両側の半導体基板に、ソース／ドレイン領域を形成し、シリコン領域にシリサイドを形成する。 （もっと読む）

【課題】トランジスタ・チャネルのより効果的な電気伝導を提供する。
【解決手段】電子デバイスは、結晶構造を規定し、ある長さおよび厚さｔ_Ｃを有する導電チャネルと、チャネルの表面と接している厚さｔ_Ｇの誘電体膜とを包含する。さらに、この膜は、結晶構造に対するチャネル長さの配列方向に依存し圧縮力もしくは引張力によって、電荷担体（電子または正孔）のチャネル長さ沿いの電気的移動度が増大するように、圧縮力または引張力のいずれかをチャネルの被接触面に作用させる材料を含む。異なるトランジスタにおいて正孔および電子両方の移動度が増大したチップと、かかるトランジスタまたはチップを作製する方法とに対する実施形態が提示される。 （もっと読む）

【課題】回路特性の向上が可能な、有機トランジスタよりなる論理回路を有する半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、ドライバトランジスタ(PTD)とロードトランジスタ(PTL)を有する論理回路を含む半導体装置であって、ドライバトランジスタの能動層は、第１のｐ型有機半導体層(5D)からなり、ロードトランジスタの能動層は、第２のｐ型有機半導体層(5L)からなり、ロードトランジスタの閾値電圧(VthL)はドライバトランジスタの閾値電圧(VthD)よりも高い。ｐ型有機半導体(5D,5L)の膜厚を変えることにより、閾値を変化させる。ｐ型有機半導体(5D,5L)の材料を変えることにより、閾値を変化させる。第１のｐ型有機半導体層(5D)にドナーを含ませる。第２のｐ型有機半導体層(5L)にアクセプターを含ませる。かかる構成により、論理回路の特性を向上させることができる。 （もっと読む）

【課題】回路面積が小さい、またはトランジスタの劣化を防止するよう形成された、有機トランジスタと無機トランジスタとを備えた半導体装置を提供する。
【解決手段】本発明の一形態の半導体装置としてのＣＭＯＳ回路は、（ａ）基板１００と、（ｂ）有機半導体層１０６ａを含むｐ型有機トランジスタＰＴと、（ｃ）ｐ型有機トランジスタＰＴの上層に設けられた無機半導体層１２６ａを含むｎ型無機トランジスタＮＴと、を備える。さらに、ｎ型無機トランジスタＮＴのチャネル領域１２６は、ｐ型有機トランジスタＰＴのチャネル領域１０６と、平面視において少なくとも部分的に重なっている。 （もっと読む）

【課題】低電圧動作のトランジスタ群と高耐圧（高電圧動作）のトランジスタ群とを同一半導体基板に形成して、高耐圧のトランジスタ群のゲート電極の低抵抗化を可能にする。
【解決手段】半導体基板１１に、第１トランジスタ群と、第１トランジスタ群の動作電圧よりも低い動作電圧の第２トランジスタ群とを備え、第１トランジスタ群は、半導体基板１１上に第１ゲート絶縁膜１３を介して形成された第１ゲート電極１５と、この第１ゲート電極１５上に形成されたシリサイド層４０とを有し、第２トランジスタ群は、半導体基板１１上の絶縁膜（ライナー膜３６、第１層間絶縁膜３８）に形成したゲート形成溝４２に第２ゲート絶縁膜４３を介して形成された第２ゲート電極４７、４８を有し、第１トランジスタ群の第１ゲート電極１５上のシリサイド層４０を被覆する保護膜４１が形成されていることを特徴とする。 （もっと読む）

【課題】半導体装置が有する集積回路の多機能化を図ること、又は、炭化シリコン基板を用いて集積回路を形成する場合であっても集積回路の大面積化を図ることを目的とする。
【解決手段】基板上に第１の絶縁層を介して設けられた島状の炭化シリコン層と、炭化シリコン層上に設けられた第１のゲート絶縁層と、第１のゲート絶縁層上に設けられ且つ炭化シリコン層と重畳する第１の導電層とを有する第１のトランジスタと、基板上に第２の絶縁層を介して設けられた島状の単結晶シリコン層と、単結晶シリコン層上に設けられた第２のゲート絶縁層と、第２のゲート絶縁層上に設けられ且つ単結晶シリコン層と重畳する第２の導電層とを有する第２のトランジスタを設ける。 （もっと読む）

【課題】 金属酸化膜半導体電界効果トランジスタ内にデバイス性能を改善するゲート構造体を提供する。
【解決手段】 基板のｐ型デバイス領域の上にＧｅ含有層を形成することを含む、半導体デバイスを形成する方法が提供される。その後、基板の第２の部分内に第１の誘電体層が形成され、基板の第２の部分内の第１の誘電層及び基板の第１の部分の上を覆うように、第２の誘電体層が形成される。次に、基板のｐ型デバイス領域及びｎ型デバイス領域の上にゲート構造体を形成することができ、ｎ型デバイス領域へのゲート構造体は希土類金属を含む。 （もっと読む）

【課題】高性能の相補型金属半導体（ＣＭＯＳ）回路の為の高いオン電流をもたらす半導体ナノワイヤ・デバイスを提供する。
【解決手段】両方の端部に半導体パッド３３Ａ、３７Ａを有する半導体ナノワイヤ３２が、基板上にサスペンドされる。半導体ナノワイヤが応力発生ライナ部によって長手方向の応力を受けている間、半導体ナノワイヤの中間部の上にゲート誘電体３６及びゲート電極３８が形成される。ゲート誘電体及びゲート電極の形成によって半導体ナノワイヤの歪み状態が固定されるため、半導体ナノワイヤの中間部は、応力発生ライナの除去後に長手方向の固有の内部応力を受ける。半導体パッド内にソース及びドレイン領域３３Ｂ，３７Ｂが形成され、半導体ナノワイヤ・トランジスタが得られる。ソース及びドレイン・パッドの上に、中間工程（ＭＯＬ）誘電体層を直接形成することができる。 （もっと読む）