【課題】デュアル仕事関数半導体デバイスの製造方法を提供する。
【解決手段】半導体基板１００上に、これと接触するゲート誘電体層１０４を形成する工程と、ゲート誘電体層の上に、これと接触する金属層１０５を形成する工程と、金属層の上に、これと接触するゲート充填材料の層１０６を形成する工程と、ゲート誘電体層、金属層、およびゲート充填層をパターニングして、第１ゲートスタックと第２ゲートスタックとを形成する工程と、半導体基板中に、ソースおよびドレイン領域１０９を形成する工程と、第１および第２ゲートスタックの少なくとも片側の第１および第２領域中に誘電体層を形成する工程と、その後に第２ゲートスタックのみからゲート充填材料を除去し、下層の金属層を露出させる工程と、露出した金属層を金属酸化物層１０５１に変える工程と、第２ゲートスタックを他のゲート充填材料１１５を用いて再形成する工程とを含む。 （もっと読む）

【課題】金属酸化物半導体（ＭＯＳ）デバイス中の、ＧｅやＩＩＩ−Ｖ化合物（例えばＧａＡｓまたはＩｎＧａＡｓ）のような高移動度半導体化合物チャネル中の、フェルミレベルピンニング（ＦＬＰ）を低減（回避）する方法の提供。
【解決手段】半導体化合物１１上のゲート誘電体１９上にゲート電極２０を形成し、水素アニール２１を実施する。水素はゲート電極のＰｔやＰｄのような貴金属による触媒作用により原子状水素を形成しアニールを行い半導体化合物１１とゲート誘電体１９との界面を界面をパッシベートし、更には欠陥を回復する。 （もっと読む）

【課題】マスク工程の増大なく、薄膜トランジスタのゲート絶縁膜、および配線交差部における層間絶縁膜において、それぞれ適切な厚さを有して形成できる表示装置の提供。
【解決手段】絶縁基板上に、第１第２の薄膜トランジスタを形成する工程と、前記第１薄膜トランジスタのゲート電極、前記第２薄膜トランジスタのゲート電極、前記ゲート信号線をも被って絶縁膜を形成する工程と、前記絶縁膜上に脱水素化した第１非晶質シリコン半導体層を形成する工程と、前記第１薄膜トランジスタの形成領域における前記第１非晶質シリコン半導体層を多結晶シリコン半導体層に変質させる工程と、前記第２薄膜トランジスタの形成領域における前記非晶質シリコン半導体層、前記絶縁膜の表面からの一部を順次エッチングする工程と、前記多結晶シリコン半導体層および前記第１非晶質シリコン半導体層をも被って前記絶縁膜上に第２非晶質シリコン半導体層を形成する工程とを含む。 （もっと読む）

【課題】本発明は、画素部のＭＯＳトランジスタ上で異なる２層のシリサイドブロック膜の一部が重なるように形成して、白傷、暗電流を低減することを可能にする。
【解決手段】半導体基板１１に、光電変換部２１を備えた画素部１２とその周辺に形成された周辺回路部１３を有し、画素部１２のゲート電極３２の側壁にサイドウォール形成膜で形成された第１サイドウォール３３と、周辺回路部１３のゲート電極５２の側壁にサイドウォール形成膜で形成された第２サイドウォール５３と、光電変換部２１上および画素部１２のＭＯＳトランジスタ３０の一部上にサイドウォール形成膜で形成された第１シリサイドブロック膜７１と、画素部１２のＭＯＳトランジスタ３０上に、第１シリサイドブロック膜７１の一部上に重なる第２シリサイドブロック膜７２を有し、第１、第２シリサイドブロック膜７１、７２で画素部１２のＭＯＳトランジスタ３０上が被覆されている。 （もっと読む）

【課題】ＳＴＩ幅の増加や信頼性の低下を招くことなく、所定の導電型トランジスタ領域において最適なHigh-kゲート絶縁膜を実現する。
【解決手段】Ｎ型トランジスタ領域ＲｎとＰ型トランジスタ領域Ｒｐとを含む半導体基板１０１上の全面にHigh-k絶縁膜１０３、Ｎ型トランジスタ用キャップ膜１０４及び金属含有膜１０５を順次堆積する。Ｐ型トランジスタ領域Ｒｐに位置するＮ型トランジスタ用キャップ膜１０４にイオン１０７を導入することにより、Ｐ型トランジスタ用キャップ膜１０８を形成する。金属含有膜１０５上にポリシリコン膜１１１を堆積した後、パターニングにより、Ｎ型トランジスタ用ゲート電極１１３及びＰ型トランジスタ用ゲート電極１１４を形成する。 （もっと読む）

【課題】 デュアル仕事関数の金属ゲートを統合する際にイオン注入を用いて有効仕事関数を変化させる方法を提供する。
【解決手段】 デュアル有効仕事関数をもつ金属ゲートを集積化するために有効仕事関数を変化させるためのイオン注入が提示される。１つの方法は、第１の型の電界効果トランジスタ（ＦＥＴ）領域及び第２の型のＦＥＴ領域の上に、高誘電率（高ｋ）層を形成することと、第１の型のＦＥＴ領域及び第２の型のＦＥＴ領域の上に、第１の型のＦＥＴに適合する第１の有効仕事関数をもつ金属層を形成することと、第２の型のＦＥＴ領域の上の金属層内に種を注入することによって、第２の型のＦＥＴ領域の上の第１の有効仕事関数を第２の異なる有効仕事関数に変化させることとを含むことができる。 （もっと読む）

【課題】有機薄膜トランジスタと、高誘電体キャパシタとを備える有機複合電子素子の製造を容易化する。
【解決手段】トランジスタＴｒ及びキャパシタＣａを備える有機複合電子素子の製造方法である。基板１１上にゲート電極Ｇａ及びキャパシタ用対向電極の一方ＣＥ１を形成し、その上に高誘電体膜１７ｂ、低誘電体膜１７ａ及び有機半導体膜１６を形成し、低誘電体膜１７ａ及び有機半導体膜１６のキャパシタ用対向電極ＣＥ１に対応する部分を除去し、その上に、高誘電体膜１７ｂ、低誘電体膜１７ａ及び有機半導体膜１６を挟んでゲート電極Ｇａと所定の位置関係でソース電極Ｓｏ及びドレイン電極Ｄｒを、高誘電体膜１７ｂを挟んで対応するようにキャパシタ用対向電極の他方ＣＥ２を形成する。 （もっと読む）

【課題】同じ導電型を有するトランジスタであっても、用途に応じて特性を好ましいものにする。
【解決手段】半導体装置１００は、半導体基板１０２上に形成された同じ導電型を有する第１のトランジスタ２１０および第２のトランジスタ２１２を含む。第１のトランジスタ２１０は、ゲート絶縁膜としてＨｆ含有ゲート絶縁膜１０６を含み、第２のトランジスタ２１２は、ゲート絶縁膜としてシリコン酸化膜１２４を含むとともにＨｆ含有膜を含まない。 （もっと読む）

【課題】高誘電体材料を含むゲート絶縁膜とメタルゲート電極とを有する半導体装置の製造中にポリシリコンからなる残渣が素子分離領域上に生じる虞があり、不良の原因であった。
【解決手段】半導体基板１０の第１の活性領域１０ａ上には、第１のゲート絶縁膜１３ａと、第１の下層導電膜１４ａ及び第１のシリコン膜１８ａを有する第１のゲート電極１９ａとを備えた第１導電型の第１のトランジスタが形成されており、半導体基板１０の第２の活性領域１０ｂ上には、第２のゲート絶縁膜１３ｂと、第２の下層導電膜１４ｂ及び第２のシリコン膜１８ｂを有する第２のゲート電極１９ｂとを備えた第２導電型の第２のトランジスタが形成されている。第１のゲート絶縁膜１３ａは高誘電体材料と第１の金属とを含有し、第１の下層導電膜１４ａは導電材料と第１の金属とを含有し、第２の下層導電膜１４ｂは第１の下層導電膜１４ａと同一の導電材料を含有している。 （もっと読む）

【課題】金属ゲートを有するトランジスタを混載する半導体装置に、印加電圧による特性変動の小さい容量素子を形成することを可能とする。
【解決手段】半導体基板１１に形成された半導体領域１２と絶縁領域１３と、半導体領域１２に形成されたトランジスタ素子２０と、絶縁領域１３上に形成された容量素子３０を有し、トランジスタ素子２０は、半導体領域１２上にゲート絶縁膜２１を介して形成された第１ゲート電極２３と第２ゲート電極２４の２層構造のゲート電極２２と、ゲート電極２２の両側の半導体領域１２に形成されたソース・ドレイン領域２７，２８を有し、容量素子３０は、絶縁領域１３上に積層して形成された第１容量電極３１、容量絶縁膜３２、第２容量電極３３を有し、第１容量電極３１と第１ゲート電極２３が、また第２容量電極３３と第２ゲート電極２４が、それぞれ同一材料で形成されている。 （もっと読む）

【課題】
歪み技術を用いたＭＯＳトランジスタにおいて、リーク電流を抑える。
【解決手段】
半導体装置は、第１の格子定数を有する第１の半導体で形成された半導体基板に形成され、活性領域を画定する素子分離領域と、活性領域の中間位置を横断して、半導体基板上方にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極側壁上に形成されたサイドウォールスペーサとを含むゲート電極構造と、ゲート電極構造両側の活性領域と素子分離領域との界面が半導体基板の表面に表出した境界の一部を覆って半導体基板の表面上方に配置された他のゲート電極構造であって、他のゲート電極と該他のゲート電極の側壁上に形成された他のサイドウォールスペーサとを含む他のゲート電極構造と、ゲート電極構造と他のゲート電極構造の間の活性領域をエッチして形成されたリセスと、リセスを埋めてエピタキシャル成長され、第１の格子定数と異なる第２の格子定数を有する第２の半導体で形成された半導体層と、を有する。 （もっと読む）

【課題】ゲート電極を形成する際に、ゲート絶縁膜に金属原子が注入されることを抑制し、ゲートリーク電流の増加や閾値電圧の不安定化等を防止する。
【解決手段】ＭＯＳトランジスタを備える半導体装置の製造方法である。半導体基板１１上にゲート絶縁膜１２を形成する。ゲート絶縁膜１２上に金属原子を複数個含むクラスタのイオン１３を堆積させ、ゲート電極１４の少なくとも最下層を形成する。 （もっと読む）

【課題】簡単化した集積機構を備えた二重仕事関数半導体デバイスおよびその製造方法を提供する。
【解決手段】二重仕事関数半導体デバイスは、第１実効仕事関数を有する第１ゲートスタック１１１を含む第１トランジスタと、第１実効仕事関数とは異なる第２実効仕事関数を有する第２ゲートスタック１１２を含む第２トランジスタとを備える。第１ゲートスタック１１１は、第１ゲート誘電体キャップ層１０４、ゲート誘電体ホスト層１０５、第１金属ゲート電極層１０６、バリア金属ゲート電極層１０７、第２ゲート誘電体キャップ層１０８、第２金属ゲート電極層１０９を含む。第２ゲートスタック１１２は、ゲート誘電体ホスト層１０５、第１金属ゲート電極層１０６、第２ゲート誘電体キャップ層１０８、第２金属ゲート電極層１０９を含む。第２金属ゲート電極層１０９は、第１金属ゲート電極層１０６と同じ金属組成からなる。 （もっと読む）

【課題】ゲート長が膜厚で規定された縦型の半導体装置であって、良好な信頼性のゲート絶縁膜を備え、微細化が容易な半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１０の基板１１上の、チャネル領域３２に対応する領域を
除いた領域を種結晶領域として用い、チャネル領域３２を迂回する形で、
基板１１上に選択エピタキシャル成長又は固相エピタキシャル成長によってゲートとなる単結晶膜を結晶成長させる。この単結晶膜をＣＭＰで窒化膜１９の膜厚に規定し、この単結晶膜と絶縁膜からなる積層膜に、チャネルとなる任意の大きさの開口を形成する。この開口形成時にできた、単結晶膜の端面を酸化させることによりゲート酸化膜を形成する。 （もっと読む）

【課題】抵抗素子の膜厚が薄くても、抵抗素子と上層配線と接続する為のコンタクトホールを形成する際に、コンタクトホールが抵抗素子を突き抜けてしまうことを防止する半導体装置及びその製造方法を提供する。
【解決手段】基板上にゲート絶縁膜４を形成し、ゲート絶縁膜４上に第１の金属膜５、および第２の金属膜６を含む積層膜を形成し、ゲート電極形成領域及び抵抗素子部形成領域に前記積層膜が残るように、パターニングを行う。その後、ゲート電極形成領域及び前記抵抗素子部形成領域に、コンタクトホール形成領域を設定し、コンタクトホール形成予定領域を保護した状態で、抵抗素子形成予定領域の前記第２の金属膜６を除去し、その後に前記積層膜を覆うように層間膜９を形成し、コンタクトホール形成予定領域に形成された前記層間膜９を除去し、前記第２の金属膜６に達するコンタクトホールを形成する工程とを具備する。 （もっと読む）

【課題】本発明は、ＰＭＩＳトランジスタ側とＮＭＩＳトランジスタ側とでシリサイド層の組成のバラツキを防止でき、またトランジスタのゲート形状の不安定化を防止できる、ＣＭＩＳトランジスタの製造方法を提供する。
【解決手段】ゲート絶縁膜１０３とＮ−ｍｅｔａｌ１０４と多結晶シリコン１０６とが当該順に積層した第一のゲート構造Ｇ１を形成する。ゲート絶縁膜１０３と多結晶シリコン１０６とが当該順に積層した第二のゲート構造Ｇ２を形成する。第一、二のゲート構造Ｇ１，Ｇ２をマスクした状態で、各ゲート構造Ｇ１，Ｇ２の両脇における半導体基板１０１上を、シリサイド化させる。そして、第一、二のゲート構造Ｇ１，Ｇ２を構成する多結晶シリコン１０６を、シリサイド化させる。 （もっと読む）

【課題】Ｈｆ−Ｏ系絶縁膜上に、ＴａＣ_ｘ膜を用いたメタルゲート電極を備えたＭＩＳトランジスタの実効仕事関数を制御する。
【解決手段】ＳＯＩ基板１のシリコン層１ｃ側よりゲート絶縁膜２を形成する。次いで、ゲート絶縁膜２上に室温スパッタ法によってＴａＣ_ｘ膜を堆積し、このＴａＣ_ｘ膜から構成されるメタルゲート電極３を形成する。次いで、メタルゲート電極３上にアモルファス状態のシリコン膜を形成した後、メタルゲート電極３に熱処理を施す。次いで、前記シリコン膜を除去した後、メタルゲート電極３に酸素を添加する。 （もっと読む）

【課題】 完全空乏形のＳＯＩなどの第１、第２の主面間でキャリアが空乏する半導体薄膜に形成された絶縁ゲートトランジスタのゲート閾値電圧を電子制御する。
【解決手段】 半導体薄膜に接して逆導電形の第３の半導体領域を設け、該半導体領域から逆導電形のキャリアを前記半導体薄膜へ供給する、ないしは前記半導体薄膜から逆導電形のキャリアを前記第３の半導体領域へ引き抜くことにより前記半導体薄膜中のキャリア量を制御する。 （もっと読む）

【課題】素子作製の容易さや乱数生成の高制御性、高速動作を実現する。
【解決手段】乱数発生素子は、細線チャネルを備えた第１の電界効果トランジスタ（ＦＥＴ）１と、細線チャネルを備えた第２のＦＥＴ２と、この第２のＦＥＴ２の細線チャネルと接続され、かつ第１のＦＥＴ１の細線チャネルと容量を介して接続された導体からなる電荷蓄積部４とを備える。第２のＦＥＴ２のゲート電圧制御によって電荷蓄積部４に素電荷を注入し、電荷蓄積部４にランダムに出入りする素電荷を第１のＦＥＴ１の電気的特性の変化で検出する。 （もっと読む）

【課題】高性能な半導体素子を形成することを可能とする半導体基板および半導体装置の作製方法を提供する。
【解決手段】脆化層を有する単結晶半導体基板と、ベース基板とを絶縁層を介して貼り合わせ、熱処理によって、脆化層を境として単結晶半導体基板を分離して、ベース基板上に単結晶半導体層を固定する。次いで、モニタ基板の複数の領域に対して互いに異なるエネルギー密度条件でレーザ光を照射し、レーザ光を照射後の単結晶半導体層のそれぞれの領域の炭素濃度及び水素濃度の深さ方向の濃度分布を測定し、炭素濃度が極大を有し、且つ水素濃度がショルダーピークを有するレーザ光の照射強度を最適なレーザ光の照射強度とする。モニタ基板を用いて検出した最適のエネルギー密度で、単結晶半導体層にレーザ光を照射し、半導体基板を作製する。 （もっと読む）