【課題】 相互に異なるしきい値電圧要件を有する複数のトランジスタを結合するための技法を提供する。
【解決手段】 一態様では、半導体デバイスは、第１および第２のｎＦＥＴ領域と第１および第２のｐＦＥＴ領域とを有する基板と、第１のｎＦＥＴ領域の上の基板上のロジックｎＦＥＴと、第１のｐＦＥＴ領域の上の基板上のロジックｐＦＥＴと、第２のｎＦＥＴ領域の上の基板上のＳＲＡＭ ｎＦＥＴと、第２のｐＦＥＴ領域の上の基板上のＳＲＡＭ ｐＦＥＴとを含み、そのそれぞれが、高Ｋ層の上の金属層を有するゲート・スタックを含む。ロジックｎＦＥＴゲート・スタックは、高Ｋ層から金属層を分離するキャッピング層をさらに含み、キャッピング層は、ロジックｐＦＥＴ、ＳＲＡＭ ｎＦＥＴ、およびＳＲＡＭ ｐＦＥＴのうちの１つまたは複数のしきい値電圧に対してロジックｎＦＥＴのしきい値電圧をシフトするようにさらに構成される。 （もっと読む）

【課題】素子分離領域で分離される部分の半導体基板を低抵抗化することのできる半導体装置の製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、ウェルコンタクト接続領域を有するウェル、および前記ウェル上にトランジスタを形成するための素子領域を有する半導体基板の、前記ウェル上の前記素子領域と前記ウェルコンタクト接続領域との間の領域に溝を形成する工程と、前記溝の少なくとも底面にシリサイド層を形成する工程と、前記シリサイド層を形成した後、前記溝内に絶縁膜を埋め込み、素子分離領域を形成する工程と、を含む。 （もっと読む）

【課題】ｐ−ＭＩＳトランジスタとｎ−ＭＩＳトランジスタとのゲート電極形状のばらつきが少ない半導体装置の製造方法を提供する。
【解決手段】第１および第２領域１３、１４にゲート絶縁膜１７を介して第１金属を含む第１金属膜１８を形成する工程と、第１領域１３における第１金属膜１８を保護膜で被覆し、第２領域１４における第１金属膜１８を除去してゲート絶縁膜１７を露出させる工程と、第１金属膜１８上およびゲート絶縁膜１７上に第１金属と異なる第２金属を含む第２金属膜１９を形成する工程と、ゲート電極パターンを有するマスク材を用いて第２金属膜１９を異方性エッチングし、第２領域１４に第２ゲート電極を形成する工程と、第１金属膜１８および第２金属膜１９の露出部に酸化処理を施す工程と、第１領域１３における第１金属膜１８を異方性エッチングし、第１領域１３に第１ゲート電極を形成する工程とを具備する。 （もっと読む）

【課題】半導体装置の製造において、細線化したゲート電極上のシリサイドにおける凝集の防止および当該シリサイドの薄膜化を両立する。
【解決手段】ＮＭＯＳトランジスタのゲート電極１２並びにソース・ドレイン領域１５の上部、およびＰＭＯＳトランジスタのゲート電極２２並びにソース・ドレイン領域２５には、それぞれＮｉシリサイド膜１２ｓ，１５ｓ，２２ｓ，２５ｓが自己整合的に形成されている。Ｎｉシリサイド膜１２ｓ，１５ｓ，２２ｓ，２５ｓは、ＮｉおよびＳｉを主成分とし、化学量論組成がＮｉＳｉあるいはＮｉＳｉ₂である。但しそれらはＰｔ，Ｖ，Ｐｄ，Ｚｒ，Ｈｆ，Ｎｂのうち１以上の元素を合計で１０ａｔ％未満の固溶量で含んでいる。 （もっと読む）

【課題】金属シリサイド層の異常成長を防止する。
【解決手段】半導体基板１にゲート絶縁膜５、ゲート電極６ａ，６ｂ、ソース・ドレイン用のｎ^＋型半導体領域７ｂおよびｐ^＋型半導体領域８ｂを形成する。それから、サリサイド技術によりゲート電極６ａ，６ｂおよびソース・ドレイン領域上に金属シリサイド層１３を形成する。そして、金属シリサイド層１３の表面を還元性ガスのプラズマで処理してから、半導体基板１を大気中にさらすことなく、金属シリサイド層１３上を含む半導体基板１上に窒化シリコンからなる絶縁膜２１をプラズマＣＶＤ法で堆積させる。 （もっと読む）

【課題】チャネル領域に格子歪を導入したＭＩＳＦＥＴを有する半導体装置の製造方法に関し、効率よくチャネル領域に格子歪みを導入してＭＩＳＦＥＴ特性を向上しうる半導体装置の製造方法を提供する。
【解決手段】半導体基板１０上に、ポリシリコンよりなるゲート電極２６ｎを形成し、ゲート電極２６ｎの側壁部分にサイドウォールスペーサ２８，３８，４０を形成し、ゲート電極２６ｎの上端部がサイドウォールスペーサ２８，３８，４０の上端部よりも低くなるように、ゲート電極２６ｎをエッチングし、ゲート電極２６ｎの一部をアモルファス化しゲート電極２６ｎを覆うようにキャップ絶縁膜を形成し、アモルファス化したゲート電極２６ｎを再結晶化するための熱処理を行う。 （もっと読む）

【課題】ダングリングボンドの発生を抑制することを課題とする。
【解決手段】半導体膜を形成し、前記半導体膜に、一導電性を有する不純物元素を添加して、前記半導体膜中に、不純物領域、及び、チャネル形成領域を形成し、前記島状半導体上に、ゲート絶縁膜及びゲート電極を形成し、前記半導体膜、ゲート絶縁膜、ゲート電極を覆って、フッ素を含む絶縁膜を形成し、前記半導体膜、前記フッ素を含む絶縁膜を加熱し、前記フッ素を含む絶縁膜を加熱した後に、前記フッ素を含む絶縁膜上に、前記不純物領域に電気的に接続される配線を形成する半導体装置の作製方法に関するものである。前記フッ素を含む絶縁膜は、フッ素を含む酸化珪素膜、フッ素と窒素を含む酸化珪素膜、フッ素を含む窒化珪素膜のいずれか１つである。 （もっと読む）

【課題】ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴで異なる金属膜を使用する場合であっても、両方のゲート電極を同時に加工できる技術を提供する。
【解決手段】ｐチャネル型ＭＩＳＦＥＴ形成領域に改質膜１１を形成している。改質膜１１は、ポリシリコン膜９にリンを導入することにより形成されている。この改質膜１１は、ポリシリコン膜９よりもエッチング速度が速くなる性質がある。このことから、ｐチャネル型ＭＩＳＦＥＴ形成領域において、改質膜１１とポリシリコン膜９をすべてエッチングする際、ｎチャネル型ＭＩＳＦＥＴ形成領域においては、ポリシリコン膜９がすべてエッチングされずに一部が残存する。これにより、ｐチャネル型ＭＩＳＦＥＴ形成領域に形成されている膜の総膜厚と、ｎチャネル型ＭＩＳＦＥＴ形成領域に形成されている膜の総膜厚の差が緩和される。 （もっと読む）

【課題】ゲート誘起ドレインリーク電流が少ない電界効果トランジスタ、および、ゲート電極とソース／ドレイン領域との間に薄い絶縁体構造物を含む集積回路を提供する。
【解決手段】トランジスタ５４２のゲート電極は、ゲート電極とチャネル領域５１２との間の第１のフラットバンド電圧を決定する主部５３２と第１の側部５３５とを含む。この第１の側部は、上記主部に接触すると共に、上記ゲート電極と第１のソース／ドレイン領域５１４，５１６との間の第２のフラットバンド電圧を決定する。上記第１のフラットバンド電圧および上記第２のフラットバンド電圧は、少なくとも０．１ｅＶだけ異なる。 （もっと読む）

【課題】ピン電界効果トランジスタ及びその製造方法を提供する。
【解決手段】ピン電界効果トランジスタは、基板１００上に具備されるアクティブピン１０２と、アクティブピン１０２の表面に具備されるゲート酸化膜パターン１０４と、ゲート酸化膜パターン１０４上に具備され、アクティブピン１０２と交差するように延長される第１電極パターン１０６ｂと、第１電極パターン１０６ｂ上に積層され、第１電極パターン１０６ｂに対して広い線幅を有する第２電極パターン１０８ａ及び第１電極パターン１０６ｂ両側のアクティブピン１０２表面下に具備されるソース／ドレイン拡張領域１１０を含む。このようなピン電界効果トランジスタは、優れた性能を有するのみならず、ＧＩＤＬ電流が減少される。 （もっと読む）

【課題】ＭＯＳトランジスタの製造方法、およびこれにより製造されたＭＯＳトランジスタを提供する。
【解決手段】半導体基板１００上にゲートパターン１２０を形成する工程と、前記ゲートパターンの側壁を覆うスペーサ１３４を形成する工程と、を含み、前記ゲートパターンを形成する工程は、順に積層されるゲート電極１１２ａ、キャッピング膜パターン１１８、を備えるように形成し、前記キャッピング膜パターンは、順に積層される下部キャッピング膜パターン１１４ｂ、上部キャッピング膜パターン１１６ａ、を備えるように形成し、前記下部キャッピング膜パターンは前記上部キャッピング膜パターンよりも小さい幅を有するように形成する、ことを含む。 （もっと読む）

【課題】キャリア移動度を向上させるために最適なチャネル方向を有し、かつ好ましいレイアウトで形成することのできるｎ型とｐ型のＦｉｎＦＥＴを形成可能な半導体基板、それらのＦｉｎＦＥＴを備えた半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体基板は、第１の半導体領域と、前記第１の半導体領域上に前記第１の半導体領域と略等しい結晶から形成され、表面に垂直な方向を軸にして所定の角度だけ前記第１の半導体領域と単位格子の結晶軸の方向がずれている第２の半導体領域と、を有する。 （もっと読む）

【課題】高誘電体膜とシリコン基板とを分離する、極薄かつ緻密な界面層を形成する半導体デバイスの製造方法を提供する。
【解決手段】本発明の半導体デバイスの製造方法は、シリコン基板表面にシリコン酸化膜を形成する工程（酸化膜形成ステップ）と、シリコン酸化膜を所望膜厚だけ残してエッチングする工程（エッチングステップ）と、エッチング後のシリコン酸化膜上に高誘電体膜を形成する工程（高誘電体膜形成ステップ）とを有する。 （もっと読む）

【課題】 この発明は、高温動作に強い温度ＭＯＳトランジスタの仕事関数差を引き出す回路を利用することと、半導体素子全体の高温リーク電流を抑えることを目的とするものである。
【解決手段】 この発明の半導体装置は、ゲート電極の仕事関数が異なる一対のＭＯＳトランジスタＭ１、Ｍ２を有し、ＭＯＳトランジスタＭ１、Ｍ２のゲート電極２１の仕事関数差を電圧として取り出す電圧検出回路を備え、ＭＯＳトランジスタＭ１、Ｍ２のソース及びドレインの拡散領域２２のボトム容量をフリンジ容量に比べて無視できるように構成したこ。 （もっと読む）

【課題】ＣＭＯＳがＦＵＳＩゲートを含む場合、異なるシリサイド相を有する第１および第２の制御電極が形成され、ゲート形成後の熱工程等により各ゲートの異なったシリサイド相中のＮｉ等の金属はゲート電極間を拡散しない半導体装置を提供する。
【解決手段】第１の制御電極１７の金属半導体化合物から、第２の制御電極１８の金属半導体化合物に、金属が拡散するのを防止するブロック領域２３を形成する。ブロック領域２３は、第１および第２の制御電極１７、１８の間の境界面に形成され、金属半導体化合物がそれから形成される金属中での溶解度より、金属半導体化合物中での溶解度が低いドーパント元素を注入することにより形成する。これにより、金属拡散が防止され、第１および第２の制御電極１７、１８の金属半導体化合物の構成が、例えば更なるデバイスの処理中の熱工程中に、実質的に変化せずに保たれる。 （もっと読む）

【課題】
本発明は、低温下で結晶性の良好な単結晶および多結晶を提供することを目的とする。また、本発明は、固相成長法を用い、信頼性の高い半導体装置を提供することを目的とする。
【解決手段】
本発明では、非晶質半導体薄膜を基板あるいは絶縁膜上に堆積するにあたり、特に、その膜を構成する主元素からなる非晶質膜の平均原子間隔分布が、単結晶の平均原子間隔分布にほぼ一致するように形成し、これに再結晶化エネルギーを付与し固相成長を行い単結晶半導体薄膜３を形成する。 （もっと読む）

【課題】微細ショットキーＭＩＳＦＥＴのソース電極がチャネル端の表面ポテンシャルをピニングすることで発生するトランジスタ性能の劣化を防止する。
【解決手段】ショットキーＭＩＳＦＥＴを構成する、半導体基板上に形成したソース金属電極８と半導体基板中のチャネル領域１１との接触で形成されるショットキー障壁高さとφ_Ｂ０、半導体基板のバンドギャップＥ_Ｇと、半導体基板の真性キャリア濃度ｎ_ｉと、デバイスの動作温度Ｔと、ボルツマン係数ｋに対して、少なくともソース電極と接するチャネル端近傍の不純物濃度Ｎ_ＣＨを、Ｎ_ＣＨ≦ｎ_ｉ・ｅｘｐ（（ｑφ_Ｂ０−０．５Ｅ_Ｇ）／ｋＴ）の条件を満たすようにする。 （もっと読む）

【課題】Ｐチャネル型トランジスタの閾値電圧を制御することができる半導体装置、およびその半導体装置の製造方法を提供する。
【解決手段】ＮＴｒとＰＴｒとを含む半導体装置において、Ｎ型チャネル形成領域とＰ型チャネル形成領域とを有するＮ型半導体基板２上に絶縁膜Ｆが形成され、絶縁膜Ｆにゲート電極用溝Ａ及びＢとが形成され、ゲート電極用溝Ａ及びＢの内側表面上にゲート絶縁膜２０が形成され、ＮＴｒ領域におけるゲート絶縁膜２０上にＮＴｒ仕事関数制御メタル膜２１が形成され、ＮＴｒ仕事関数制御メタル膜２１及びゲート絶縁膜２０上にフッ素がドープされたＰＴｒ仕事関数制御メタル膜２３が形成され、ＰＴｒ仕事関数制御メタル膜２３の上層に、ゲート電極用溝に埋め込まれてゲート電極が形成されている構成とする。 （もっと読む）

【課題】ゲート電極構造が異なるＮｃｈ絶縁ゲート型電界効果トランジスタとＰｃｈ絶縁ゲート型電界効果トランジスタのゲート電極形状を安定化させる。
【解決手段】半導体装置５０には、Ｎｃｈ ＭＩＳＦＥＴとＰｃｈ ＦＭＩＳＦＥＴが半導体基板１上に設けられる。半導体基板１上に、Ｎｃｈ ＭＩＳＦＥＴのソースとドレインの間にオーバラップしてゲート絶縁膜７、ゲート電極膜８、及び絶縁膜１０が積層形成される。半導体基板１上に、Ｐｃｈ ＭＩＳＦＥＴのソースとドレインの間にオーバラップしてゲート絶縁膜７、ゲート電極膜９、及び絶縁膜１０が積層形成される。ゲート電極膜９はゲート電極膜８よりもゲート電極膜同時加工時での補正膜厚分だけ薄く形成されている。 （もっと読む）

【課題】MOS構造の半導体装置において、ゲート電極をイオン注入のチャネリングに対して強い構造とする。
【解決手段】半導体基板上でゲート絶縁膜の上に半導体材料を堆積してゲート電極を形成する。このゲート電極の表面または内部に非晶質層を形成する。その後、ゲートサイドウォールを形成し、ゲート電極およびサイドウォールをマスクとして半導体基板に不純物をイオン注入し、ソース／ドレインを形成する。非晶質層としては、窒素を１×１０^２０〜１×１０^２２／ｃｍ^３個含む層を形成する。これを、熱処理に対する不純物析出抑制層とし、イオン注入に対するチャネリング防止層とする。 （もっと読む）