【課題】（１１０）面を主面とする半導体基板に形成されたｐ型ＭＩＳトランジスタを備えた半導体装置において、ｐ型ＭＩＳトランジスタのさらなる性能向上を図る。
【解決手段】半導体装置は、（１１０）面を主面とする半導体基板１０に形成されたｐ型ＭＩＳトランジスタＰＴｒを備えた半導体装置である。ｐ型ＭＩＳトランジスタＰＴｒは、半導体基板１０における第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成され第１の金属膜１４ａ及び第１の金属膜１４ａ上に形成された第１のシリコン膜１５ａからなる第１のゲート電極１４Ａとを備えている。第１の金属膜１４ａは、膜厚が１ｎｍ以上であって且つ１０ｎｍ以下である。 （もっと読む）

【課題】 多重閾値電圧（Ｖｔ）電界効果トランジスタ（ＦＥＴ）素子、及びその製造のための技術を提供する。
【解決手段】 １つの態様において、ソース領域と、ドレイン領域と、ソース領域とドレイン領域とを相互接続する少なくとも１つのチャネルと、チャネルの少なくとも一部を囲み、ゲート全体に対し選択的に配置された少なくとも１つのバンド・エッジ金属により多重閾値電圧を有するように構成されたゲートとを含むＦＥＴ素子が提供される。 （もっと読む）

【課題】高性能の相補型金属半導体（ＣＭＯＳ）回路の為の高いオン電流をもたらす半導体ナノワイヤ・デバイスを提供する。
【解決手段】両方の端部に半導体パッド３３Ａ、３７Ａを有する半導体ナノワイヤ３２が、基板上にサスペンドされる。半導体ナノワイヤが応力発生ライナ部によって長手方向の応力を受けている間、半導体ナノワイヤの中間部の上にゲート誘電体３６及びゲート電極３８が形成される。ゲート誘電体及びゲート電極の形成によって半導体ナノワイヤの歪み状態が固定されるため、半導体ナノワイヤの中間部は、応力発生ライナの除去後に長手方向の固有の内部応力を受ける。半導体パッド内にソース及びドレイン領域３３Ｂ，３７Ｂが形成され、半導体ナノワイヤ・トランジスタが得られる。ソース及びドレイン・パッドの上に、中間工程（ＭＯＬ）誘電体層を直接形成することができる。 （もっと読む）

【課題】直接トンネル電流が流れる程度に薄膜化されたゲート絶縁膜におけるゲート電極からのドーパント原子の基板への拡散を防止すると共に、ゲートリーク電流を低減できるようにする。
【解決手段】第１の素子形成領域５１及び第２の素子形成領域５２に区画された半導体基板１１上に、酸化膜からなる第１のゲート絶縁膜１３Ａを形成する。次に、第１のゲート絶縁膜１３Ａの第２の素子形成領域５２に含まれる部分を除去し、半導体基板１１に対して酸窒化性雰囲気で熱処理を行なうことにより、第２の素子形成領域５２上に膜厚が第１のゲート絶縁膜１３Ａよりも小さい酸窒化膜からなる第２のゲート絶縁膜１５Ｂを形成する。次に、第１のゲート絶縁膜１３Ｂ及び第２のゲート絶縁膜１５Ｂを窒素プラズマに暴露することにより、窒素原子をさらに導入された第１のゲート絶縁膜１３Ｃ及び第２のゲート絶縁膜１５Ｃを形成する。 （もっと読む）

【課題】ｎＭＯＳＦＥＴのソース／ドレイン領域にはＳｉＧｅを埋め込まず、ｐＭＯＳＦＥＴのソース／ドレイン領域にのみＳｉＧｅを再現性よく埋め込むことが可能な製造方法を提供する。
【解決手段】第１活性領域１２と交差する第１ゲート電極２１、及び第２活性領域１３と交差する第２ゲート電極２２を形成し、第１及び第２ゲート電極を覆うように、第１キャップ膜３５を形成する。第１活性領域上の第１キャップ膜３５を、エッチングして除去する。半導体基板全面に、第２キャップ膜を形成３７する。第２活性領域上の第２キャップ膜３７を第２マスクパターンで覆い、第１活性領域上の第２キャップ膜３７をエッチングして除去する。第２活性領域を第１及び第２キャップ膜で覆った状態で、第１活性領域において、ソース／ドレイン領域をエッチングすることにより、凹部を形成する。凹部内を、埋込部材で埋め込む。 （もっと読む）

【課題】狭い面積で高速応答性の縦型半導体装置を提供する。
【解決手段】基板上に形成された第１の電極と、絶縁膜と、絶縁膜を介し第１の電極の側面の一方に形成された第１の導電型の第１の半導体層と、絶縁膜を介し第１の電極の側面の他方に形成された第２の導電型の第２の半導体層と、一部領域における第１の半導体層上に形成された第２の電極と、他の一部領域における第２の半導体層上に形成された第３の電極と、第１の電極の上層の第１の半導体層及び第２の半導体層上に形成された第４の電極とを有し、第２の電極と前記第４の電極間における第１の半導体層に第１のチャネル領域が形成され、第３の電極と前記第４の電極間における第２の半導体層に第２のチャネル領域が形成されるものであることを特徴とする縦型半導体装置を提供することにより上記課題を解決する。 （もっと読む）

【課題】 抑制された高次無線周波数高調波を有する無線周波数デバイス及び無線周波数回路の製造を可能にする、半導体オン・インシュレータ基板及び関連した半導体構造体、並びに、半導体オン・インシュレータ基板及び関連した半導体構造体を製造する方法を提供する。
【解決手段】 半導体オン・インシュレータ基板及び関連した半導体構造体、並びに、半導体オン・インシュレータ基板及び関連した半導体構造体を製造するための方法が、半導体オン・インシュレータ基板内のベース半導体基板と埋込み誘電体層との界面の下方の位置において、ベース半導体基板内に配置及び形成された高次無線周波数高調波抑制領域をもたらす。高次無線周波数高調波抑制領域は、これに限定するものではないが、希ガス原子などのイオン注入原子を含むことができ、これに限定するものではないが、半導体構造体内の表面半導体層内及びその上に配置及び形成された無線周波数相補型金属酸化膜半導体デバイス（又は代替的には受動デバイス）などの無線周波数デバイスに電力供給するとき、抑制された高次無線周波数高調波をもたらす。 （もっと読む）

【課題】ＮＭＩＳＦＥＴにおいて、最も高移動度化可能である（１１１）面をチャネル面に持ち、同時に、＜１１０＞方向を電流方向に持つ半導体装置およびその製造方法を提供すること。
【解決手段】チャネル電流が流れる方向に対して垂直方向の断面が三角形状をしており、その２面が（１１１）面で、残りの１面が（１００）面であるＧＯＩ層６またはＧｅ層８と、前記（１００）面上に形成されたＳｉ層７と、を備えたＮＭＩＳＦＥＴ領域３を備えたこと、を特徴とする半導体装置１。 （もっと読む）

【課題】デュアルゲート電極構造のＭＯＳトランジスタにおいて、閾値電圧シフト及びばらつきを抑えることができる半導体装置及びその製造方法を提供すること。
【解決手段】半導体基板上にＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタを備える半導体装置において、Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタは、それぞれチャネル極性と同極のポリゲート電極を備えたデュアルゲート構造のＭＯＳトランジスタであって、デュアルゲート型ＭＯＳトランジスタのポリゲート電極が、ゲルマニウムからなる第１のポリゲート電極層と、ゲルマニウムとシリコンとが混在した第２のポリゲート電極層と、シリコンからなる第３のポリゲート電極層と、を順次備えた積層構造を有している。 （もっと読む）

【課題】大型の半導体装置で、高速に動作する半導体装置を提供することを目的する。
【解決手段】単結晶の半導体層を有するトップゲート型のトランジスタと、アモルファス
シリコン（またはマイクロクリスタルシリコン）の半導体層を有するボトムゲート型のト
ランジスタとを同一基板に形成する。そして、各々のトランジスタが有するゲート電極を
同じレイヤーで形成し、ソース及びドレイン電極も同じレイヤーで形成する。このように
して、製造工程を削減する。つまり、ボトムゲート型のトランジスタの製造工程に、少し
だけ工程を追加するだけで、２つのタイプのトランジスタを製造することが出来る。 （もっと読む）

【課題】垂直ＭＯＳＦＥＴデバイス及び容量に関連したプロセス及び構成を提供する。
【解決手段】半導体デバイスは半導体材料の第１の層と、第１の層中に形成された第１のソース／ドレイン領域を有する電界効果トランジスタを含む。チャネル領域は、第１の層上に形成され、第２のソース／ドレイン領域２３５はチャネル領域上に形成される。集積回路構造は底部プレート２６６、誘電体層２５８及び最上部容量プレート２５９を有する容量を更に含む。作製方法において、電界効果トランジスタのソース領域及びドレイン領域から成るグループから選択された第１のデバイス領域が、半導体層上に形成される。第１の電界効果トランジスタゲート領域２６５が、第１のデバイス領域上に形成される。間にはさまれた誘電体層を有する最上部及び底部層も、半導体層上に形成される。別の実施例において、容量層は半導体層中に形成された溝又は窓内に形成される。 （もっと読む）

【課題】耐熱性の低い部分を有する基板であっても加熱処理が可能となる、基板の熱処理方法を提供する。
【解決手段】熱処理される被熱処理部を備えるベース基板を熱処理して半導体基板を製造する方法であって、電磁波を吸収して熱を発生し、被熱処理部を選択的に加熱する被加熱部をベース基板上に設ける段階と、ベース基板に電磁波を照射する段階と、被加熱部が電磁波を吸収することにより発生する熱によって、被熱処理部の格子欠陥密度を低減する段階とを備える半導体基板の製造方法を提供する。 （もっと読む）

【課題】耐熱性の低い部分を有する基板に加熱処理をして半導体基板を製造する。
【解決手段】単結晶層を有し熱処理される被熱処理部と、熱処理で加えられる熱から保護されるべき被保護部とを備えるベース基板を熱処理して半導体基板を製造する方法であって、被保護部の上方に、ベース基板に照射される電磁波から被保護部を保護する保護層を設ける段階と、ベース基板の全体に電磁波を照射することにより被熱処理部をアニールする段階とを備える半導体基板の製造方法を提供する。 （もっと読む）

【課題】ゲート絶縁膜形成工程のような大きな熱負荷を避けて、チャネルの最上面の不純物濃度を薄くした、深さ方向のドーピング・プロファイルを実現し、オン電流が向上する半導体装置の製造方法を提供することである。
【解決手段】 ゲート電極形成後にゲート電極をマスクにして角度１０度以下でチャネル不純物をイオン注入し、この後、チャネル不純物の活性化を、基板表面から所定の深さのチャネル不純物濃度がゲート長方向に一定になるように、ＲＴＡを用いたアニールで行う、さらに、その後のエクステンション／ハロー注入、深いＳ／Ｄ注入の後の活性化を、拡散レスアニールで行う。 （もっと読む）

【課題】トランジスタの集積化を妨げることなく、トランジスタの駆動力を向上させる半導体装置を提供する。
【解決手段】所定の結晶からなる半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、ゲート幅方向に凸部を有して前記半導体基板内に形成され、前記所定の結晶とは異なる格子定数を有するエピタキシャル結晶が埋め込まれたソース・ドレイン領域と、を具備するトランジスタと、前記凸部以外の前記ソース・ドレイン領域に接続されたコンタクトプラグと、を備えた半導体装置を提供する。 （もっと読む）

【課題】素子分離領域に埋め込まれる絶縁膜に効率良く応力を残留させる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板に形成した溝内に絶縁膜を埋め込む工程と、埋め込まれた前記絶縁膜上を覆うように被覆膜を形成する工程と、前記被覆膜を形成した後、熱処理により、前記半導体基板の前記絶縁膜周辺の領域に歪みを発生させる応力を前記絶縁膜に残留させ、素子分離領域を形成する工程と、を含む。 （もっと読む）

【課題】半導体装置の絶縁膜の上に形成される金属配線または金属電極の接着力を向上させる。
【解決手段】窒化タングステン６ｂをタングステン６ｃの側面にまで設けて、タングステン６ｃと窒化タングステン６ｂとが接触している面積を増やす。ゲート絶縁膜２上に、ゲート絶縁膜２との接着力が強いポリシリコンサイドウォール５を配置する。タングステン６ｃの側面にある窒化タングステン６ｂにはポリシリコンサイドウォール５を密着させる。 （もっと読む）

【課題】生物要素検出用トランジスタを備えたマイクロエレクトロニクス装置を製造するための新規の方法を提供する。
【解決手段】生物要素を検出するための少なくとも１つの回路を備えたマイクロエレクトロニクス装置の改良された製造方法であって、ａ）トランジスタを形成する段階と、−前記トランジスタを被覆する少なくとも１つの絶縁材料（１４１）で少なくとも１つの層を堆積する段階と、−第１型トランジスタのそれぞれのゲート（１３５）の上面が露出されるように前記絶縁材料（１４１）の層に１つ以上の穴（１４３）を形成する段階と、−ゲート材料で穴を充填する段階と、ｂ）第１型トランジスタのそれぞれのゲート（１３５）の少なくとも一部を除去する一方で、第２型トランジスタのゲートを保護する段階と、を含み、段階ｂ）で実施される除去より前または同時に、ゲート材料を除去する段階をさらに含む方法。 （もっと読む）

【課題】微細化に対応でき、Ｈｉｇｈ−ｋゲート絶縁膜を有する半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１０１と、ｐ型層１０３上に設けられた第１のゲート絶縁膜１１５、ＴｉＮからなる第１のゲート電極１１６と、及び不純物を含む半導体からなる第１の上部ゲート電極１１７を有するＮチャネル型ＭＯＳトランジスタ１０６と、ｎ型層１０２上に設けられた第２のゲート絶縁膜１０９、ＴｉＮ結晶からなり、（１１１）配向／（２００）配向が１．５以上となるＴｉＮ層を少なくとも一部に含む第２のゲート電極１１０、及び不純物を含む半導体からなる第２の上部ゲート電極１１１を有するＰチャネル型ＭＯＳトランジスタ１０５とを備えている。 （もっと読む）

【課題】デュアル仕事関数半導体デバイスの製造方法を提供する。
【解決手段】半導体基板１００上に、これと接触するゲート誘電体層１０４を形成する工程と、ゲート誘電体層の上に、これと接触する金属層１０５を形成する工程と、金属層の上に、これと接触するゲート充填材料の層１０６を形成する工程と、ゲート誘電体層、金属層、およびゲート充填層をパターニングして、第１ゲートスタックと第２ゲートスタックとを形成する工程と、半導体基板中に、ソースおよびドレイン領域１０９を形成する工程と、第１および第２ゲートスタックの少なくとも片側の第１および第２領域中に誘電体層を形成する工程と、その後に第２ゲートスタックのみからゲート充填材料を除去し、下層の金属層を露出させる工程と、露出した金属層を金属酸化物層１０５１に変える工程と、第２ゲートスタックを他のゲート充填材料１１５を用いて再形成する工程とを含む。 （もっと読む）