MOSFETデバイスおよびその製造方法
【課題】フェルミレベルのピンニングの効果が、ポリシリコン(Poly−Si)/金属酸化物の界面で高い閾値電圧を招かないMOSFET(金属酸化物半導体電界効果トランジスタ)を含む半導体デバイスの製造方法を提供する。
【解決手段】半導体デバイスは、第1MOSFETトランジスタを含む。トランジスタは、基板、基板上の第1high−k誘電体層1、第1high−k誘電体層1上の第1誘電体キャップ層2、および第1誘電体キャップ層2上の、第1ドーピングレベルで第1導電型の半導体材料3からなる第1ゲート電極とを含む。第1誘電体キャップ層2は、スカンジウムを含む。
【解決手段】半導体デバイスは、第1MOSFETトランジスタを含む。トランジスタは、基板、基板上の第1high−k誘電体層1、第1high−k誘電体層1上の第1誘電体キャップ層2、および第1誘電体キャップ層2上の、第1ドーピングレベルで第1導電型の半導体材料3からなる第1ゲート電極とを含む。第1誘電体キャップ層2は、スカンジウムを含む。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、MOSFET(金属酸化物半導体電界効果トランジスタ)を含む半導体デバイスの製造方法に関する。特に、本発明は、高誘電率の材料と、ゲート電極としてドープされたポリシリコンを含むゲートスタックを有するMOSFETトランジスタに関する。
【背景技術】
【0002】
性能を改良するためのMOSFETトランジスタの小型化は、SiO2ゲート誘電体が薄くなるに従って、より高いゲートリークを発生させる。この問題を扱うために、SiO2ゲート誘電体がhigh−k(高誘電率)誘電体で置き換えられてきた。high−k誘電体は、SiO2の誘電率より大きな誘電率(k)、即ち、k>3.9を有する誘電体をいう。high−k誘電体は、ずっと薄いSiO2で得られるのと同じ実効キャパシタンスを得るために、(SiO2と比べて)より大きな物理的厚みとすることができる。より厚い物理的厚みのhigh−k材料は、ゲートリーク電流を減らす。high−k誘電体の典型的な例は、Hfベース材料またはAlベース材料(例えば、Hf酸化物またはAl酸化物)である。
【0003】
high−k誘電体を導入すると、新たな問題が生じる。即ち、フェルミレベルのピンニングである。フェルミレベルのピンニングの効果は、ポリシリコン(Poly−Si)/金属酸化物の界面で発生し、MOSFETデバイスで高い閾値電圧を招く。Hfベースの材料では、界面のSi−Hfボンドは双極子(ダイポール)を形成する。これは、フェルミレベルをポリシリコンの伝導帯の直下に固定し、pドープのゲートのポリシリコンの空乏を大きくする。Al2O3ゲート誘電体についても、Si−O−Alは、フェルミレベルを、Si価電子帯の直上に固定する。界面のAlは、ドーパントとして振る舞い、nドープゲートのポリシリコンの空乏を大きくする。
【0004】
この問題のための知られた解決方法は、金属ゲートの導入である。しかしながら、従来のCMOS(相補型金属酸化物半導体)の製造プロセスと互換性のあるバンド端金属(n型またはp型の仕事関数(WF)を有する金属)を特定することは困難であった。CMOSは、1つまたは2つの誘電体を有する、2つの金属ゲートを用いて形成される。双方の場合、金属ゲートおよび/または誘電体の1つの選択除去が必要となり、製造プロセスが実質的に複雑になり高価になる。
【0005】
フェルミレベルのピンニングの他の解決方法は、電極やゲート誘電体の選択除去を行わず、フルシリサイド(FUSI)ゲートを用いることである。しかしながら、FUSIゲートはnMOS領域とpMOS領域の上に、異なったシリサイド相を必要とする。小さいデバイスでは、FUSIゲートの相または成分は不均一に分配され、この結果、ウエハ内の閾値電圧(Vt)は不均一となる。
【発明の開示】
【0006】
本発明は、第1の形態では、ゲート誘電体としてhigh−k材料を有し、ゲート電極として例えばポリシリコンゲート電極を有するMOSFET構造に関する。本発明の具体例の特徴は、構造の性能が反対には影響しないことである。
【0007】
本発明は、他の形態では、そのようなMOSFET構造の製造方法に関する。本発明のいくつかの具体例の特徴は、この方法が、少なくとも1つの従来技術の方法の欠点を低減または克服でき、従来技術のデバイスに比較して改良された性能のMOSFET構造が提供できることである。
【0008】
第1の形態では、本発明は、基板、基板上の第1high−k誘電体層、第1high−k誘電体層上の第1誘電体キャップ層、および第1誘電体キャップ層上の、第1ドーピングレベルで第1導電型の半導体材料からなる第1ゲート電極とを有する第1MOSFETトランジスタを含む半導体デバイスであって、第1誘電体キャップ層が、例えばスカンジウムを含む材料のようなScベースの材料からなる半導体デバイスが記載されている。
【0009】
本発明の第1の形態の1つの具体例では、半導体デバイスは、更に、基板、基板上の第2high−k誘電体層、第2high−k誘電体層上の第2誘電体キャップ層、および第2誘電体キャップ層上の、第2ドーピングレベルで第2導電型の半導体材料からなる第2ゲート電極とを含む第2MOSFETトランジスタを含み、第1high−k誘電体層と第2high−k誘電体層とは同じ膜厚と同じ材料組成を有し、第1誘電体キャップ層と第2誘電体キャップ層は、同じ膜厚と同じ材料組成を有する。
【0010】
本発明の第1の形態の他の具体例では、第2ドーピングレベルは、第1ドーピングレベルとは異なる。
【0011】
本発明の第1の形態の他の具体例では、第2導電型は、第1導電型の反対である。
【0012】
本発明の第1の形態の他の具体例では、第1MOSFETがnMOSトランジスタであり、第2MOSFETがpMOSトランジスタである。
【0013】
本発明の第1の形態の1つの具体例では、第1誘電体キャップ層と第2誘電体キャップ層は、Scベース材料を含む。
【0014】
本発明の第1の形態の他の具体例では、第1誘電体キャップ層および第2誘電体キャップ層は、Sc酸化物、Scシリケイト、およびそれらの混合物からなる組から選択される。
【0015】
本発明の第1の形態の他の具体例では、第1誘電体キャップ層および第2誘電体キャップ層は、Sc2O3からなる。
【0016】
第1high−k誘電体層および第2high−k誘電体層は、SiON、Hfシリケイト(HfSiOX)、HfO2、ZrO2、およびそれらの混合物でも良い。
【0017】
基板は、Si、シリコン・オン・インシュレータ(SOI)、Ge、ゲルマニウム・オン・インシュレータ(GeOI)、III−V材料、またはこれらの組み合わせでも良い。
【0018】
本発明の第1の形態の1つの具体例では、半導体材料はポリシリコンである。代わりの具体例では、ゲート電極が、high−k材料と相互作用してフェルミレベルをピンニングする他の半導体材料を含んでも良い。Siベースの半導体材料(例えば、アモルファスSiまたはポリシリコンゲルマニウム)は、界面にSiが存在するために、同様の方法で、high−k材料と相互作用して、フェルミレベルをピンニングする。
【0019】
本発明の第2の形態では、第1MOSFETトランジスタと第2MOSFETトランジスタを含み、第1および第2領域を備えた基板に適用される、半導体デバイスの製造方法が記載されており、この方法は、基板の第1および第2領域を覆うようにhigh−k(k>kSiO2)誘電体の層を形成する工程と、high−k誘電体を覆うように誘電体キャップ層を形成する工程と、誘電体キャップ層を覆うように半導体材料を形成する工程と、半導体材料にドーピングして、第1領域の上を第1導電型とし、第2領域の上を第2導電型とする工程を含み、誘電体キャップ層は、例えばスカンジウムを含むような、Scベースの材料からなる。
【0020】
本発明の第2の形態の1つの具体例では、第2導電型は、第1導電型の反対であっても良い。
【0021】
本発明の第2の形態の他の具体例では、第1MOSFETがnMOSトランジスタであり、第2MOSFETがpMOSトランジスタである。
【0022】
基板は、Si、SOI、Ge、GeOI、III−V材料、またはこれらの組み合わせでも良い。
【0023】
high−k誘電体層は、例えば、SiON、Hfシリケイト(HfSiOX)、HfO2、ZrO2、およびそれらの混合物からなる組から選択されても良い。
【0024】
本発明の第2の形態の1つの具体例では、半導体材料は、ポリシリコンである。
【0025】
本発明の第2の形態の他の具体例では、誘電体キャップ層は、スカンジウムを含む。
【0026】
本発明の第2の形態の他の具体例では、誘電体キャップ層は、Sc酸化物、Scシリケイト、およびその混合物からなる組から選択される
【0027】
本発明の第2の形態の1つの具体例では、誘電体キャップ層は、Sc2O3を含み、またはSc2O3からなる。
【発明を実施するための最良の形態】
【0028】
本発明は、特定の具体例について、所定の図面を参酌しながら説明されるが、本発明はこれらに限定されるものではなく、請求の範囲により限定されるものである。特許請求の範囲中の参照記号は、範囲を限定するように解釈すべきでない。記載された図面は概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。
【0029】
発明の詳細や請求の範囲中「含む(comprising)」の用語が使用された場合、これは他の要素や工程を排除しない。単数の名詞について、例えば,”a”や”an”、”the”のような冠詞または定冠詞が使用された場合、これは特に言及しない場合は、複数のその名詞を含む。
【0030】
更に、説明や請求の範囲中の、第1、第2等の用語は、類似の要素の間で区別するために使用され、順序や他の方法による、時間的、空間的な順序を表す必要はない。用語は、適当な状況下で入替え可能であり、ここに記載された発明の具体例は、ここに記載や図示されたものと異なる順序によっても操作できる。
【0031】
この明細書を通じて「1つの具体例」または「ある具体例」の表示は、その具体例に関連する特別な長所または特徴が、本発明の少なくとも1つの具体例に含まれることを意味する。このように、この明細書を通じた多くの場所の「1つの具体例中の」または「ある具体例中の」の文節の表現は、すべてが同じ具体例を示しても良いが、必ずしも示す必要は無い。更に、特別の長所、構造、または特徴は、多くの適当な方法で組み合わされても良く、これは、1又はそれ以上の具体例において、この記載から当業者にとっては明らかであろう。
【0032】
同様に、本発明の例示された具体例の記載において、多くの特徴が、1つの具体例、図、または記載にまとめられているが、これは、記載の流れを良くし、本発明の多くの形態の、1又はそれ以上の理解を助けることを目的とする。この記載方法は、しかしながら、請求された発明が、それぞれの請求項に明示的に記載された以上の特徴を必要とすると解釈すべきではない。むしろ、以下の請求の範囲に示すように、発明の態様は、先に記載された具体例の全ての特徴より少なくなる。このように、詳細な説明に続く請求の範囲は、明示的にこの詳細な説明に統合され、それぞれの請求項は、この発明の別々の具体例としてそれ自身で成立する
【0033】
更に、ここに記載された幾つかの具体例は、他の具体例に含まれる幾つかの特徴を含み、当業者が理解するように、異なった具体例の特徴の組み合わせは、本発明の範囲に入ることを意味する。例えば、以下の請求の範囲において、請求された具体例のいくつかは、組み合わせて使用することができる。
【0034】
本発明の第1の形態では、基板、基板上の第1high−k(即ち、k>kSiO2)誘電体層、第1high−k誘電体層の上の第1誘電体キャップ層、および第1誘電体キャップ層の上の、第1ドーピングレベルと第1導電型の半導体材料からなる第1ゲート電極を有するMOSFETトランジスタを含み、第1誘電体キャップ層がスカンジウム(Sc)を含むことを特徴とする半導体デバイスが記載されている。
【0035】
図1は、2つの領域(I、II)、ゲート誘電体(1)、誘電体キャップ層(2)、および第2領域(II)の上の誘電体キャップ層(2)を覆う第1導電型の半導体材料(3)と、第1領域(I)の上の誘電体キャップ層(2)を覆う第2導電型の半導体材料(4)からなるゲート電極を含む、MOSFETトランジスタのゲートスタックを模式的に表す。ゲート誘電体(1)は、high−k材料(k>kSiO2)を含む。
【0036】
ゲート誘電体(1)の目的は、ゲート電極とMOSFETトランジスタのゲートスタックの下のチャネル領域との間の誘電体バリアとして働くことである。
【0037】
誘電体キャップ層(2)の目的は、第1導電型の半導体材料(3)または第2導電型の半導体材料(4)、例えば(ドープされた)ポリシリコン(3、4)を含む、または、これらからなるゲート電極と、ゲート誘電体(1)との間のフェルミレベルのピンニング効果を低減し、または除去し、これによりhigh−kゲート誘電体とポリシリコンゲートを有するCMOS応用を可能とすることである。
【0038】
ゲート誘電体(1)は、第1基板領域(I)を覆う第1high−k誘電体層と、第2基板領域(II)を覆う第2high−k誘電体層とを含み、またはこれらからなり、第1high−k誘電体層と第2high−k誘電体層とは、同じ膜厚と同じ材料組成を有する。
【0039】
誘電体キャップ層(2)は、第1基板領域(I)を覆う第1誘電体キャップ層と、第2基板領域(II)を覆う第2誘電体キャップ層とを含み、またはこれらからなり、第1誘電体キャップ層と第2誘電体キャップ層は、同じ膜厚と同じ材料組成を有する。
【0040】
同じ誘電体材料、即ちゲート誘電体(1)および誘電体キャップ層(2)が、半導体デバイスの異なる半導体構造に使用されることが、所定の具体例の特徴である。1つのゲート誘電体と1つの誘電体キャップ層が異なる半導体構造に使用されるため、プロセスが、公知の従来のCMOSプロセスに近くなり、ゲート誘電体材料の完全な性能が、より良く制御できる。
【0041】
ポリシリコンゲート電極が、high−k誘電体層を含む異なる半導体構造(例えば、NMOSおよびPMOSトランジスタの双方)に使用されることにより、金属ゲートデバイスに比較して、先端のCMOS製造コストが十分に低減できることは、特定の具体例の特徴である。ポリシリコンゲート電極の仕事関数は、イオン注入により変調でき、一方、金属ゲート電極の仕事関数は、容易には変えることができない金属の特性である。更に、ポリシリコンゲートは、そのWFの調整における柔軟性と、プロセス親和性のために、製造において、現在最も広く用いられるゲート電極である。
【0042】
ポリシリコン/ドープされたポリシリコン層(3、4)に先だって、ゲート誘電体(1)の上に形成された誘電体キャップ層(2)は、以下の特徴的な特性を有する。
【0043】
(i)ゲートの仕事関数(WF)を著しく変えず、これにより、nMOSゲートとpMOSゲートの双方に適している。
【0044】
(ii)(ドープされた)ポリシリコンとゲート誘電体との間の界面で、フェルミレベルのピンニングを低減し、または除去する。
【0045】
(iii)ゲート誘電体の等価酸化膜厚(EOT)は著しくは増加させず、これにより、EOTの小型化に適している。
【0046】
記載された誘電体キャップ層(2)は、nMOS領域(I)とpMOS領域(II)の双方の上に堆積され、ゲート誘電体(1)や金属ゲートの補足の作製工程および/または選択除去を必要としない。本発明の具体例では、pMOSおよびnMOSの仕事関数が、ポリシリコン電極にドープすることにより得られる。ポリシリコンのドーピングは、例えば、従来どおりのイオン注入プロセスや、ポリシリコンの形成中にドーパントを導入することにより行われる。これにより、先の具体例は、実質的に、集積化の複雑さや製造コストを低減できる。アモルファスSi、ポリSiGe、III−V族化合物半導体のような他の半導体材料も、ゲート電極として使用することができる。
【0047】
代わりのWF変調方法は、nMOSおよびpMOSトランジスタの上のゲート電極として、異なった材料(例えば、金属、金属シリサイド、異なる金属層の積層)を用いることであり、nMOSまたはpMOSのいずれかで選択除去が必要となる。注入/ドーピングは、金属ゲートにおいても、そのWFを微調整(僅かに修正)するために使用できる。
【0048】
本発明の第1の形態の第1の具体例では、半導体デバイスはMOSFETトランジスタを含み、これはNMOSまたはPMOSのいずれでも良い。
【0049】
本発明の第1の形態の第2の具体例では、半導体デバイスは、異なるドープイングレベルの少なくとも2つのMOSFETトランジスタ、NMOSまたはPMOSのいずれかを含む。
【0050】
本発明の第1の形態の第3の具体例では、半導体デバイスは、導電性が反対の型の少なくとも2つのMOSFETトランジスタ、例えばNMOSおよびPMOSを含む。
【0051】
本発明の第1の形態の1つの具体例では、誘電体キャップ層は2nmより薄い膜厚、好適には1.5nmより薄い膜厚、更に好適には1nmより薄い膜厚を有し、スカンジウム(Sc)ベースの金属、例えばSc酸化物、Scシリケイト、またはその組み合わせを含む。
【0052】
high−k誘電体層(1)は、SiON、HfSiOX、HfO2、ZrO2、およびそれらの混合物からなる組から選択される。これらは、ゲート電極と半導体デバイスを形成する半導体構造のチャネル領域との間に、安定性があり高品質の誘電体バリアを形成する。
【0053】
基板は、Si、シリコン・オン・インシュレータ(SOI)、Ge、ゲルマニウム・オン・インシュレータ(GeOI)、III−V族材料、またはそれらの組み合わせを含む。III−V族材料は、GaAs、InP、InSb、およびそれらの組み合わせを含む。
【0054】
Sc酸化物を含む誘電体キャップ層は、好適には、ゲートのWFを変化させず、ゲート誘電体とポリシリコンゲート電極との間にフェルミレベルのピンニングを示さない。これにより、イオン注入やポリシリコン形成へのドーピングのような、従来の方法により、ポリシリコンゲートのWFの調整が可能となる。
【0055】
本発明は、更に、多くの特別な具体例を用いて詳細に述べられる。本発明の他の具体例は、本発明の真実の精神や技術的な示唆から離れることなく、当業者の知識に従って行うことができ、本発明は添付された請求の範囲の文言によってのみ限定されることは明らかである。
【0056】
図2は、異なったゲートスタックに関して、ゲート電極長Lmetal(μm)の関数として閾値電圧Vt,lin(V)を示すものである。図2は、SiONゲート誘電体の上にTaN金属ゲートとSc2O3誘電体キャップ層を有する場合(曲線4)を示し、nMOSの閾値電圧Vtは、参照(曲線2、TaN/SiON)に比べて変化しない。一方、Dy2O3(3)およびDyScO3(5)双方の誘電体キャップ層では、TaN金属ゲートを有するSiON上で別々に用いた場合に、実効WFの減少によりnMOSのVtを低減させる。
【0057】
図3は、ポリSiゲートを有する場合であり、誘電体キャップ層としてのDy2O3の存在が、参照(SiON/poly−Si)に比べて、200mVだけ実効WFを減らすことができ、この効果は、TaNゲートを用いた場合(図2)と同じである。更なる理由として、Sc酸化物は、TaNゲート電極を用いた場合(図2)と同様に、poly−Siゲート電極を用いた場合にも、同様の挙動を示すため、フェルミレベルのピンニング効果を減少または除去し、閾値電圧Vtに殆どまたは全く影響を有しない。
【0058】
誘電体キャップ層として、スカンジウム酸化物(Sc2O3)は、ゲート誘電体の等価酸化膜厚(EOT)を大きくは増加させない。図4は、キャップの無い参照と比較して、Sc2O3キャップされたHfSiONのEOTの増加は、Dy2O3キャップやDyScO3キャップのHfSiONのEOTの増加に比較して十分に小さく、1nmのSc2O3でEOTの増加は2Åより小さくなる。
【0059】
図5は、非常に薄いDy2O3(<2nm)がSiON上でキャップした場合、EOTは増加しないことを示す。現実には、Dy2O3/(Dy2O3+SiON)の膜厚比が約0.4の場合、EOTは増加している。しかしながら、厚いキャップ層を用いた場合、EOTは著しく増加する。それゆえに、厚い希土類酸化層(>約2nm)は、本発明の適用の主題ではない。
【0060】
誘電体キャップ層は、例えばSc酸化物、Sc燦窒化物、Scシリケイト、およびそれらの組み合わせのようなScベース材料を含んでも良く、これはゲートのWFを大きくは変化させない。
【0061】
誘電体キャップ層の膜厚範囲は、0.2nmから1.5nmであり、上限は、先端のMOSFETデバイスで必要とされるEOTに関係する。
【0062】
本発明の第2の形態では、第1MOSFETトランジタと第2MOSFETトランジスタを含み、第1および第2領域を含む基板を有する半導体デバイスの製造方法が記載されている。この方法は、基板の第1領域および第2領域を覆うように、high−k誘電体(即ちk>kSiO2)の層を形成する工程と、high−k材料を覆うように誘電体キャップ層を形成する工程と、誘電体キャップ層を覆うように半導体材料を形成する工程と、半導体材料にドーピングして、第1領域の上を第1導電型にし、第2領域の上を第2導電型にする工程とを含み、誘電体キャップ層が、スカンジウムを含むことを特徴とする。
【0063】
本発明の第2の形態の第2の具体例では、第1MOSFETトランジスタと第2MOSFETトランジスタは、異なったドーピングレベルを有するNMOSまたはPMOSトランジスタのいずれかである。
【0064】
本発明の第2の形態の第3の具体例では、第1および第2のMOSFETトランジスタは、第1および第2のMOSFETトランジスタトランジスタは、例えばNMOSとPMOSトランジスタのような、反対の導電型を有する。
【0065】
図6A〜図6Iは、以下の工程を含む従来のCMOSプロセスに対する、本発明の具体例の改良を模式的に示す。
即ち、図6Aに示すように、シャロートレンチ分離(STI)で分離されたnMOS領域(I)とpMOS領域(II)の双方の上の基板(S)上に、活性領域とウエル(W)を形成し、続いて、high−k誘電体層(1)および誘電体キャップ層(2)を含むゲート誘電体形成を形成する工程と、
図6Bに示すように、アンドープのポリシリコン(3a)とハードマスク(即ちSi酸化物またはSi窒化物)(3b)とを含むゲート電極を形成する工程と、
図6Cに示すように、フォトレジスト(5)をパターニングする工程と、
図6Dに示すように、ゲート誘電体(1、2)、ゲート電極(3a)、およびハードマスク(3b)を含むゲートスタックをパターニングし、続いて任意的にハードマスク(3b)を除去する工程と、
図6Eに示すように、領域(II)をフォトレジスト(5’)で保護/被覆しながら、領域(I)の上に、LDD(低ドープドレイン)を形成し、ポリシリコンゲート電極(4)に注入する工程と、
図6Fに示すように、領域(I)をフォトレジスト(5’)で保護/被覆しながら、領域(II)の上に、LDD(低ドープドレイン)を形成し、ポリシリコンゲート電極(3)に注入する工程と、
図6Gに示すように、絶縁スペーサを形成する工程と、
図6Hに示すように、領域(II)を被覆/保護しながら、領域(I)の上にHDD(高ドープドレイン)を形成し、続いて、領域(I)を被覆/保護しながら、領域(II)の上に、HDDを形成する工程と、
図6Iに示すように、双方の領域(I、II)の上のソース、ドレイン、およびゲートの上に金属シリサイドの層を形成し、これにより、nMOSおよびpMOSトランジスタへのコンタクトをそれぞれ形成する工程、を含む。
替わりに、ドープされたポリシリコン(3、4)ゲート電極は、ポリシリコン堆積中の、その場(in−situ)ドーピングであっても構わない。
【0066】
本発明の第2の形態の1つの具体例では、誘電体キャップ層は2nmより小さい厚みであり、好適には1.5nmより小さい厚みであり、更に好適には1nmより小さい厚みであり、例えばSc酸化物(Sc2O3)、Scシリケイト、またはそれらの組み合わせのようなScベース材料を含む。
【結論】
【0067】
基板、基板上の第1high−k誘電体層、第1high−k誘電体層上の第1誘電体キャップ層、および第1誘電体キャップ層上の、第1ドーピングレベルで第1導電型の半導体材料からなる第1ゲート電極とを有する第1MOSFETトランジスタを含む半導体デバイスであって、第1誘電体キャップ層が、スカンジウムを含む半導体デバイスが記載されている。
【0068】
半導体デバイスは、更に、基板、基板上の第2high−k誘電体層、第2high−k誘電体層上の第2誘電体キャップ層、および第2誘電体キャップ層上の、第2ドーピングレベルで第2導電型の半導体材料からなる第2ゲート電極とを含む第2MOSFETトランジスタを含み、第1high−k誘電体層と第2high−k誘電体層とは同じ膜厚と同じ材料組成を有し、第1誘電体キャップ層と第2誘電体キャップ層は、同じ膜厚と同じ材料組成を有する。
【0069】
半導体デバイスにおいて、第2ドーピングレベルは、第1ドーピングレベルとは異なっても良い。
【0070】
半導体デバイスにおいて、第2導電型は、第1導電型の反対であっても良い。
【0071】
半導体デバイスにおいて、第1MOSFETがnMOSトランジスタであり、第2MOSFETがpMOSトランジスタであっても良い。
【0072】
半導体デバイスにおいて、第1誘電体キャップ層と第2誘電体キャップ層は、Sc酸化物、Scシリサイド、およびそれらの混合物を含んでも良い。
【0073】
半導体デバイスにおいて、第1誘電体キャップ層および第2誘電体キャップ層は、Sc2O3を含み、またはSc2O3からなっても良い。
【0074】
半導体デバイスにおいて、第1high−k誘電体層および第2high−k誘電体層は、SiON、HfSiOX、HfO2、ZrO2、およびそれらの混合物からなる組から選択されても良い。
【0075】
半導体デバイスにおいて、基板は、Si、SOI、Ge、GeOI、III−V材料、またはこれらの組み合わせでも良い。
【0076】
半導体材料は、ポリシリコンであっても良い。
【0077】
第1MOSFETトランジスタと第2MOSFETトランジスタを含み、第1および第2領域を備えた基板を有する半導体デバイスの製造方法が記載されている。この方法は、基板の第1および第2領域を覆うようにhigh−k誘電体の層を形成する工程と、high−k誘電体を覆うように誘電体キャップ層を形成する工程と、誘電体キャップ層を覆うように半導体材料を形成する工程と、半導体材料にドーピングして、第1領域の上を第1導電型とし、第2領域の上を第2導電型とする工程を含み、誘電体キャップ層は、スカンジウムを含む。
【0078】
製造方法において、第2導電型は、第1導電型の反対であっても良い。
【0079】
半導体デバイスの製造方法において、第1MOSFETがnMOSトランジスタであり、第2MOSFETがpMOSトランジスタであっても良い。
【0080】
半導体デバイスの製造方法において、基板は、Si、SOI、Ge、GeOI、III−V材料、またはこれらの組み合わせでも良い。
【0081】
半導体デバイスの製造方法において、high−k誘電体層は、SiON、HfSiOX、HfO2、ZrO2、およびそれらの混合物からなる組から選択されても良い。
【0082】
半導体デバイスの製造方法において、半導体材料は、ポリシリコンであっても良い。
【0083】
半導体デバイスの製造方法において、誘電体キャップ層は、Sc酸化物、Scシリサイド、およびそれらの混合物を含んでも良い。
【0084】
半導体デバイスの製造方法において、誘電体キャップ層は、Sc2O3を含み、またはSc2O3からなっても良い。
【0085】
先の説明は、本発明の所定の具体例について述べている。しかしながら、いかに詳しく先に述べていても、本発明は多くの方法により実施できることを認識すべきである。本発明の所定の特徴または形態を記載した場合、特別の用語は、その用語が関連する本発明の特徴または形態の特定の特徴を含むように、ここで再定義されることと考えるべきではない。
【0086】
上述の説明が、多くの具体例に適用された新規な発明の長所を示し、説明し、指摘しても、記載されたデバイスまたはプロセスの形態や細部において、多くの省略、代用、および変更が、本発明の精神から離れることなく当業者に可能であることが理解できるであろう。
【図面の簡単な説明】
【0087】
全ての図面は本発明の幾つかの形態や具体例を示すことを意図する。記載された図面は、単に模式的であり、限定的ではない。
【0088】
【図1】本発明の一の具体例にかかる、2つの領域(I、II)を含む基板上のゲートスタックを模式的に示す。ゲートスタックは、ゲート誘電体(1)、誘電体キャップ層(2)、および第1導電型の半導体材料(3)と第2導電型の半導体材料(4)からなるゲート電極を含む。
【図2】異なったゲートスタック:(1)SiON/Poly−Si(参照)、(2)SiON/TaN(金属ゲートの参照)、(3)SiON/Dy2O3/TaN、(4)SiON/Sc2O3/TaN、(5)SiON/DyScO3/TaN、について、ゲート電極長Lmetalの関数として閾値Vt,lin(V)を示す。
【図3】(1)2nmSiON/poly−Siゲートスタック、および(2)2nmSiON/1nmDyO/poly−Siゲートスタックについての等価酸化膜厚(EOT(Å))と実効仕事関数eWF(eV)値とを示す。
【図4】(◆)Dy2O3(k値〜9)、(■)Sc2O3(k値〜22)、(●)DyScO3(k値〜15)について、見積もられたキャップ層膜厚(Å)の関数としてEOT(Å)の増加を示す。
【図5】製膜直後(as-deposited)のDy2O3/(Dy2O3+SiON)膜厚比の関数として、Dy2O3/SiONゲートスタックのEOT(Å)値を示す。(●)は実測値、(○)は予測値である。
【図6A】本発明で述べられた誘電体キャップ層(2)を使用する、従来のCMOSプロセスフローのプロセス工程を模式的に表す。
【図6B】本発明で述べられた誘電体キャップ層(2)を使用する、従来のCMOSプロセスフローのプロセス工程を模式的に表す。
【図6C】本発明で述べられた誘電体キャップ層(2)を使用する、従来のCMOSプロセスフローのプロセス工程を模式的に表す。
【図6D】本発明で述べられた誘電体キャップ層(2)を使用する、従来のCMOSプロセスフローのプロセス工程を模式的に表す。
【図6E】本発明で述べられた誘電体キャップ層(2)を使用する、従来のCMOSプロセスフローのプロセス工程を模式的に表す。
【図6F】本発明で述べられた誘電体キャップ層(2)を使用する、従来のCMOSプロセスフローのプロセス工程を模式的に表す。
【図6G】本発明で述べられた誘電体キャップ層(2)を使用する、従来のCMOSプロセスフローのプロセス工程を模式的に表す。
【図6H】本発明で述べられた誘電体キャップ層(2)を使用する、従来のCMOSプロセスフローのプロセス工程を模式的に表す。
【図6I】本発明で述べられた誘電体キャップ層(2)を使用する、従来のCMOSプロセスフローのプロセス工程を模式的に表す。
【技術分野】
【0001】
本発明は、MOSFET(金属酸化物半導体電界効果トランジスタ)を含む半導体デバイスの製造方法に関する。特に、本発明は、高誘電率の材料と、ゲート電極としてドープされたポリシリコンを含むゲートスタックを有するMOSFETトランジスタに関する。
【背景技術】
【0002】
性能を改良するためのMOSFETトランジスタの小型化は、SiO2ゲート誘電体が薄くなるに従って、より高いゲートリークを発生させる。この問題を扱うために、SiO2ゲート誘電体がhigh−k(高誘電率)誘電体で置き換えられてきた。high−k誘電体は、SiO2の誘電率より大きな誘電率(k)、即ち、k>3.9を有する誘電体をいう。high−k誘電体は、ずっと薄いSiO2で得られるのと同じ実効キャパシタンスを得るために、(SiO2と比べて)より大きな物理的厚みとすることができる。より厚い物理的厚みのhigh−k材料は、ゲートリーク電流を減らす。high−k誘電体の典型的な例は、Hfベース材料またはAlベース材料(例えば、Hf酸化物またはAl酸化物)である。
【0003】
high−k誘電体を導入すると、新たな問題が生じる。即ち、フェルミレベルのピンニングである。フェルミレベルのピンニングの効果は、ポリシリコン(Poly−Si)/金属酸化物の界面で発生し、MOSFETデバイスで高い閾値電圧を招く。Hfベースの材料では、界面のSi−Hfボンドは双極子(ダイポール)を形成する。これは、フェルミレベルをポリシリコンの伝導帯の直下に固定し、pドープのゲートのポリシリコンの空乏を大きくする。Al2O3ゲート誘電体についても、Si−O−Alは、フェルミレベルを、Si価電子帯の直上に固定する。界面のAlは、ドーパントとして振る舞い、nドープゲートのポリシリコンの空乏を大きくする。
【0004】
この問題のための知られた解決方法は、金属ゲートの導入である。しかしながら、従来のCMOS(相補型金属酸化物半導体)の製造プロセスと互換性のあるバンド端金属(n型またはp型の仕事関数(WF)を有する金属)を特定することは困難であった。CMOSは、1つまたは2つの誘電体を有する、2つの金属ゲートを用いて形成される。双方の場合、金属ゲートおよび/または誘電体の1つの選択除去が必要となり、製造プロセスが実質的に複雑になり高価になる。
【0005】
フェルミレベルのピンニングの他の解決方法は、電極やゲート誘電体の選択除去を行わず、フルシリサイド(FUSI)ゲートを用いることである。しかしながら、FUSIゲートはnMOS領域とpMOS領域の上に、異なったシリサイド相を必要とする。小さいデバイスでは、FUSIゲートの相または成分は不均一に分配され、この結果、ウエハ内の閾値電圧(Vt)は不均一となる。
【発明の開示】
【0006】
本発明は、第1の形態では、ゲート誘電体としてhigh−k材料を有し、ゲート電極として例えばポリシリコンゲート電極を有するMOSFET構造に関する。本発明の具体例の特徴は、構造の性能が反対には影響しないことである。
【0007】
本発明は、他の形態では、そのようなMOSFET構造の製造方法に関する。本発明のいくつかの具体例の特徴は、この方法が、少なくとも1つの従来技術の方法の欠点を低減または克服でき、従来技術のデバイスに比較して改良された性能のMOSFET構造が提供できることである。
【0008】
第1の形態では、本発明は、基板、基板上の第1high−k誘電体層、第1high−k誘電体層上の第1誘電体キャップ層、および第1誘電体キャップ層上の、第1ドーピングレベルで第1導電型の半導体材料からなる第1ゲート電極とを有する第1MOSFETトランジスタを含む半導体デバイスであって、第1誘電体キャップ層が、例えばスカンジウムを含む材料のようなScベースの材料からなる半導体デバイスが記載されている。
【0009】
本発明の第1の形態の1つの具体例では、半導体デバイスは、更に、基板、基板上の第2high−k誘電体層、第2high−k誘電体層上の第2誘電体キャップ層、および第2誘電体キャップ層上の、第2ドーピングレベルで第2導電型の半導体材料からなる第2ゲート電極とを含む第2MOSFETトランジスタを含み、第1high−k誘電体層と第2high−k誘電体層とは同じ膜厚と同じ材料組成を有し、第1誘電体キャップ層と第2誘電体キャップ層は、同じ膜厚と同じ材料組成を有する。
【0010】
本発明の第1の形態の他の具体例では、第2ドーピングレベルは、第1ドーピングレベルとは異なる。
【0011】
本発明の第1の形態の他の具体例では、第2導電型は、第1導電型の反対である。
【0012】
本発明の第1の形態の他の具体例では、第1MOSFETがnMOSトランジスタであり、第2MOSFETがpMOSトランジスタである。
【0013】
本発明の第1の形態の1つの具体例では、第1誘電体キャップ層と第2誘電体キャップ層は、Scベース材料を含む。
【0014】
本発明の第1の形態の他の具体例では、第1誘電体キャップ層および第2誘電体キャップ層は、Sc酸化物、Scシリケイト、およびそれらの混合物からなる組から選択される。
【0015】
本発明の第1の形態の他の具体例では、第1誘電体キャップ層および第2誘電体キャップ層は、Sc2O3からなる。
【0016】
第1high−k誘電体層および第2high−k誘電体層は、SiON、Hfシリケイト(HfSiOX)、HfO2、ZrO2、およびそれらの混合物でも良い。
【0017】
基板は、Si、シリコン・オン・インシュレータ(SOI)、Ge、ゲルマニウム・オン・インシュレータ(GeOI)、III−V材料、またはこれらの組み合わせでも良い。
【0018】
本発明の第1の形態の1つの具体例では、半導体材料はポリシリコンである。代わりの具体例では、ゲート電極が、high−k材料と相互作用してフェルミレベルをピンニングする他の半導体材料を含んでも良い。Siベースの半導体材料(例えば、アモルファスSiまたはポリシリコンゲルマニウム)は、界面にSiが存在するために、同様の方法で、high−k材料と相互作用して、フェルミレベルをピンニングする。
【0019】
本発明の第2の形態では、第1MOSFETトランジスタと第2MOSFETトランジスタを含み、第1および第2領域を備えた基板に適用される、半導体デバイスの製造方法が記載されており、この方法は、基板の第1および第2領域を覆うようにhigh−k(k>kSiO2)誘電体の層を形成する工程と、high−k誘電体を覆うように誘電体キャップ層を形成する工程と、誘電体キャップ層を覆うように半導体材料を形成する工程と、半導体材料にドーピングして、第1領域の上を第1導電型とし、第2領域の上を第2導電型とする工程を含み、誘電体キャップ層は、例えばスカンジウムを含むような、Scベースの材料からなる。
【0020】
本発明の第2の形態の1つの具体例では、第2導電型は、第1導電型の反対であっても良い。
【0021】
本発明の第2の形態の他の具体例では、第1MOSFETがnMOSトランジスタであり、第2MOSFETがpMOSトランジスタである。
【0022】
基板は、Si、SOI、Ge、GeOI、III−V材料、またはこれらの組み合わせでも良い。
【0023】
high−k誘電体層は、例えば、SiON、Hfシリケイト(HfSiOX)、HfO2、ZrO2、およびそれらの混合物からなる組から選択されても良い。
【0024】
本発明の第2の形態の1つの具体例では、半導体材料は、ポリシリコンである。
【0025】
本発明の第2の形態の他の具体例では、誘電体キャップ層は、スカンジウムを含む。
【0026】
本発明の第2の形態の他の具体例では、誘電体キャップ層は、Sc酸化物、Scシリケイト、およびその混合物からなる組から選択される
【0027】
本発明の第2の形態の1つの具体例では、誘電体キャップ層は、Sc2O3を含み、またはSc2O3からなる。
【発明を実施するための最良の形態】
【0028】
本発明は、特定の具体例について、所定の図面を参酌しながら説明されるが、本発明はこれらに限定されるものではなく、請求の範囲により限定されるものである。特許請求の範囲中の参照記号は、範囲を限定するように解釈すべきでない。記載された図面は概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。
【0029】
発明の詳細や請求の範囲中「含む(comprising)」の用語が使用された場合、これは他の要素や工程を排除しない。単数の名詞について、例えば,”a”や”an”、”the”のような冠詞または定冠詞が使用された場合、これは特に言及しない場合は、複数のその名詞を含む。
【0030】
更に、説明や請求の範囲中の、第1、第2等の用語は、類似の要素の間で区別するために使用され、順序や他の方法による、時間的、空間的な順序を表す必要はない。用語は、適当な状況下で入替え可能であり、ここに記載された発明の具体例は、ここに記載や図示されたものと異なる順序によっても操作できる。
【0031】
この明細書を通じて「1つの具体例」または「ある具体例」の表示は、その具体例に関連する特別な長所または特徴が、本発明の少なくとも1つの具体例に含まれることを意味する。このように、この明細書を通じた多くの場所の「1つの具体例中の」または「ある具体例中の」の文節の表現は、すべてが同じ具体例を示しても良いが、必ずしも示す必要は無い。更に、特別の長所、構造、または特徴は、多くの適当な方法で組み合わされても良く、これは、1又はそれ以上の具体例において、この記載から当業者にとっては明らかであろう。
【0032】
同様に、本発明の例示された具体例の記載において、多くの特徴が、1つの具体例、図、または記載にまとめられているが、これは、記載の流れを良くし、本発明の多くの形態の、1又はそれ以上の理解を助けることを目的とする。この記載方法は、しかしながら、請求された発明が、それぞれの請求項に明示的に記載された以上の特徴を必要とすると解釈すべきではない。むしろ、以下の請求の範囲に示すように、発明の態様は、先に記載された具体例の全ての特徴より少なくなる。このように、詳細な説明に続く請求の範囲は、明示的にこの詳細な説明に統合され、それぞれの請求項は、この発明の別々の具体例としてそれ自身で成立する
【0033】
更に、ここに記載された幾つかの具体例は、他の具体例に含まれる幾つかの特徴を含み、当業者が理解するように、異なった具体例の特徴の組み合わせは、本発明の範囲に入ることを意味する。例えば、以下の請求の範囲において、請求された具体例のいくつかは、組み合わせて使用することができる。
【0034】
本発明の第1の形態では、基板、基板上の第1high−k(即ち、k>kSiO2)誘電体層、第1high−k誘電体層の上の第1誘電体キャップ層、および第1誘電体キャップ層の上の、第1ドーピングレベルと第1導電型の半導体材料からなる第1ゲート電極を有するMOSFETトランジスタを含み、第1誘電体キャップ層がスカンジウム(Sc)を含むことを特徴とする半導体デバイスが記載されている。
【0035】
図1は、2つの領域(I、II)、ゲート誘電体(1)、誘電体キャップ層(2)、および第2領域(II)の上の誘電体キャップ層(2)を覆う第1導電型の半導体材料(3)と、第1領域(I)の上の誘電体キャップ層(2)を覆う第2導電型の半導体材料(4)からなるゲート電極を含む、MOSFETトランジスタのゲートスタックを模式的に表す。ゲート誘電体(1)は、high−k材料(k>kSiO2)を含む。
【0036】
ゲート誘電体(1)の目的は、ゲート電極とMOSFETトランジスタのゲートスタックの下のチャネル領域との間の誘電体バリアとして働くことである。
【0037】
誘電体キャップ層(2)の目的は、第1導電型の半導体材料(3)または第2導電型の半導体材料(4)、例えば(ドープされた)ポリシリコン(3、4)を含む、または、これらからなるゲート電極と、ゲート誘電体(1)との間のフェルミレベルのピンニング効果を低減し、または除去し、これによりhigh−kゲート誘電体とポリシリコンゲートを有するCMOS応用を可能とすることである。
【0038】
ゲート誘電体(1)は、第1基板領域(I)を覆う第1high−k誘電体層と、第2基板領域(II)を覆う第2high−k誘電体層とを含み、またはこれらからなり、第1high−k誘電体層と第2high−k誘電体層とは、同じ膜厚と同じ材料組成を有する。
【0039】
誘電体キャップ層(2)は、第1基板領域(I)を覆う第1誘電体キャップ層と、第2基板領域(II)を覆う第2誘電体キャップ層とを含み、またはこれらからなり、第1誘電体キャップ層と第2誘電体キャップ層は、同じ膜厚と同じ材料組成を有する。
【0040】
同じ誘電体材料、即ちゲート誘電体(1)および誘電体キャップ層(2)が、半導体デバイスの異なる半導体構造に使用されることが、所定の具体例の特徴である。1つのゲート誘電体と1つの誘電体キャップ層が異なる半導体構造に使用されるため、プロセスが、公知の従来のCMOSプロセスに近くなり、ゲート誘電体材料の完全な性能が、より良く制御できる。
【0041】
ポリシリコンゲート電極が、high−k誘電体層を含む異なる半導体構造(例えば、NMOSおよびPMOSトランジスタの双方)に使用されることにより、金属ゲートデバイスに比較して、先端のCMOS製造コストが十分に低減できることは、特定の具体例の特徴である。ポリシリコンゲート電極の仕事関数は、イオン注入により変調でき、一方、金属ゲート電極の仕事関数は、容易には変えることができない金属の特性である。更に、ポリシリコンゲートは、そのWFの調整における柔軟性と、プロセス親和性のために、製造において、現在最も広く用いられるゲート電極である。
【0042】
ポリシリコン/ドープされたポリシリコン層(3、4)に先だって、ゲート誘電体(1)の上に形成された誘電体キャップ層(2)は、以下の特徴的な特性を有する。
【0043】
(i)ゲートの仕事関数(WF)を著しく変えず、これにより、nMOSゲートとpMOSゲートの双方に適している。
【0044】
(ii)(ドープされた)ポリシリコンとゲート誘電体との間の界面で、フェルミレベルのピンニングを低減し、または除去する。
【0045】
(iii)ゲート誘電体の等価酸化膜厚(EOT)は著しくは増加させず、これにより、EOTの小型化に適している。
【0046】
記載された誘電体キャップ層(2)は、nMOS領域(I)とpMOS領域(II)の双方の上に堆積され、ゲート誘電体(1)や金属ゲートの補足の作製工程および/または選択除去を必要としない。本発明の具体例では、pMOSおよびnMOSの仕事関数が、ポリシリコン電極にドープすることにより得られる。ポリシリコンのドーピングは、例えば、従来どおりのイオン注入プロセスや、ポリシリコンの形成中にドーパントを導入することにより行われる。これにより、先の具体例は、実質的に、集積化の複雑さや製造コストを低減できる。アモルファスSi、ポリSiGe、III−V族化合物半導体のような他の半導体材料も、ゲート電極として使用することができる。
【0047】
代わりのWF変調方法は、nMOSおよびpMOSトランジスタの上のゲート電極として、異なった材料(例えば、金属、金属シリサイド、異なる金属層の積層)を用いることであり、nMOSまたはpMOSのいずれかで選択除去が必要となる。注入/ドーピングは、金属ゲートにおいても、そのWFを微調整(僅かに修正)するために使用できる。
【0048】
本発明の第1の形態の第1の具体例では、半導体デバイスはMOSFETトランジスタを含み、これはNMOSまたはPMOSのいずれでも良い。
【0049】
本発明の第1の形態の第2の具体例では、半導体デバイスは、異なるドープイングレベルの少なくとも2つのMOSFETトランジスタ、NMOSまたはPMOSのいずれかを含む。
【0050】
本発明の第1の形態の第3の具体例では、半導体デバイスは、導電性が反対の型の少なくとも2つのMOSFETトランジスタ、例えばNMOSおよびPMOSを含む。
【0051】
本発明の第1の形態の1つの具体例では、誘電体キャップ層は2nmより薄い膜厚、好適には1.5nmより薄い膜厚、更に好適には1nmより薄い膜厚を有し、スカンジウム(Sc)ベースの金属、例えばSc酸化物、Scシリケイト、またはその組み合わせを含む。
【0052】
high−k誘電体層(1)は、SiON、HfSiOX、HfO2、ZrO2、およびそれらの混合物からなる組から選択される。これらは、ゲート電極と半導体デバイスを形成する半導体構造のチャネル領域との間に、安定性があり高品質の誘電体バリアを形成する。
【0053】
基板は、Si、シリコン・オン・インシュレータ(SOI)、Ge、ゲルマニウム・オン・インシュレータ(GeOI)、III−V族材料、またはそれらの組み合わせを含む。III−V族材料は、GaAs、InP、InSb、およびそれらの組み合わせを含む。
【0054】
Sc酸化物を含む誘電体キャップ層は、好適には、ゲートのWFを変化させず、ゲート誘電体とポリシリコンゲート電極との間にフェルミレベルのピンニングを示さない。これにより、イオン注入やポリシリコン形成へのドーピングのような、従来の方法により、ポリシリコンゲートのWFの調整が可能となる。
【0055】
本発明は、更に、多くの特別な具体例を用いて詳細に述べられる。本発明の他の具体例は、本発明の真実の精神や技術的な示唆から離れることなく、当業者の知識に従って行うことができ、本発明は添付された請求の範囲の文言によってのみ限定されることは明らかである。
【0056】
図2は、異なったゲートスタックに関して、ゲート電極長Lmetal(μm)の関数として閾値電圧Vt,lin(V)を示すものである。図2は、SiONゲート誘電体の上にTaN金属ゲートとSc2O3誘電体キャップ層を有する場合(曲線4)を示し、nMOSの閾値電圧Vtは、参照(曲線2、TaN/SiON)に比べて変化しない。一方、Dy2O3(3)およびDyScO3(5)双方の誘電体キャップ層では、TaN金属ゲートを有するSiON上で別々に用いた場合に、実効WFの減少によりnMOSのVtを低減させる。
【0057】
図3は、ポリSiゲートを有する場合であり、誘電体キャップ層としてのDy2O3の存在が、参照(SiON/poly−Si)に比べて、200mVだけ実効WFを減らすことができ、この効果は、TaNゲートを用いた場合(図2)と同じである。更なる理由として、Sc酸化物は、TaNゲート電極を用いた場合(図2)と同様に、poly−Siゲート電極を用いた場合にも、同様の挙動を示すため、フェルミレベルのピンニング効果を減少または除去し、閾値電圧Vtに殆どまたは全く影響を有しない。
【0058】
誘電体キャップ層として、スカンジウム酸化物(Sc2O3)は、ゲート誘電体の等価酸化膜厚(EOT)を大きくは増加させない。図4は、キャップの無い参照と比較して、Sc2O3キャップされたHfSiONのEOTの増加は、Dy2O3キャップやDyScO3キャップのHfSiONのEOTの増加に比較して十分に小さく、1nmのSc2O3でEOTの増加は2Åより小さくなる。
【0059】
図5は、非常に薄いDy2O3(<2nm)がSiON上でキャップした場合、EOTは増加しないことを示す。現実には、Dy2O3/(Dy2O3+SiON)の膜厚比が約0.4の場合、EOTは増加している。しかしながら、厚いキャップ層を用いた場合、EOTは著しく増加する。それゆえに、厚い希土類酸化層(>約2nm)は、本発明の適用の主題ではない。
【0060】
誘電体キャップ層は、例えばSc酸化物、Sc燦窒化物、Scシリケイト、およびそれらの組み合わせのようなScベース材料を含んでも良く、これはゲートのWFを大きくは変化させない。
【0061】
誘電体キャップ層の膜厚範囲は、0.2nmから1.5nmであり、上限は、先端のMOSFETデバイスで必要とされるEOTに関係する。
【0062】
本発明の第2の形態では、第1MOSFETトランジタと第2MOSFETトランジスタを含み、第1および第2領域を含む基板を有する半導体デバイスの製造方法が記載されている。この方法は、基板の第1領域および第2領域を覆うように、high−k誘電体(即ちk>kSiO2)の層を形成する工程と、high−k材料を覆うように誘電体キャップ層を形成する工程と、誘電体キャップ層を覆うように半導体材料を形成する工程と、半導体材料にドーピングして、第1領域の上を第1導電型にし、第2領域の上を第2導電型にする工程とを含み、誘電体キャップ層が、スカンジウムを含むことを特徴とする。
【0063】
本発明の第2の形態の第2の具体例では、第1MOSFETトランジスタと第2MOSFETトランジスタは、異なったドーピングレベルを有するNMOSまたはPMOSトランジスタのいずれかである。
【0064】
本発明の第2の形態の第3の具体例では、第1および第2のMOSFETトランジスタは、第1および第2のMOSFETトランジスタトランジスタは、例えばNMOSとPMOSトランジスタのような、反対の導電型を有する。
【0065】
図6A〜図6Iは、以下の工程を含む従来のCMOSプロセスに対する、本発明の具体例の改良を模式的に示す。
即ち、図6Aに示すように、シャロートレンチ分離(STI)で分離されたnMOS領域(I)とpMOS領域(II)の双方の上の基板(S)上に、活性領域とウエル(W)を形成し、続いて、high−k誘電体層(1)および誘電体キャップ層(2)を含むゲート誘電体形成を形成する工程と、
図6Bに示すように、アンドープのポリシリコン(3a)とハードマスク(即ちSi酸化物またはSi窒化物)(3b)とを含むゲート電極を形成する工程と、
図6Cに示すように、フォトレジスト(5)をパターニングする工程と、
図6Dに示すように、ゲート誘電体(1、2)、ゲート電極(3a)、およびハードマスク(3b)を含むゲートスタックをパターニングし、続いて任意的にハードマスク(3b)を除去する工程と、
図6Eに示すように、領域(II)をフォトレジスト(5’)で保護/被覆しながら、領域(I)の上に、LDD(低ドープドレイン)を形成し、ポリシリコンゲート電極(4)に注入する工程と、
図6Fに示すように、領域(I)をフォトレジスト(5’)で保護/被覆しながら、領域(II)の上に、LDD(低ドープドレイン)を形成し、ポリシリコンゲート電極(3)に注入する工程と、
図6Gに示すように、絶縁スペーサを形成する工程と、
図6Hに示すように、領域(II)を被覆/保護しながら、領域(I)の上にHDD(高ドープドレイン)を形成し、続いて、領域(I)を被覆/保護しながら、領域(II)の上に、HDDを形成する工程と、
図6Iに示すように、双方の領域(I、II)の上のソース、ドレイン、およびゲートの上に金属シリサイドの層を形成し、これにより、nMOSおよびpMOSトランジスタへのコンタクトをそれぞれ形成する工程、を含む。
替わりに、ドープされたポリシリコン(3、4)ゲート電極は、ポリシリコン堆積中の、その場(in−situ)ドーピングであっても構わない。
【0066】
本発明の第2の形態の1つの具体例では、誘電体キャップ層は2nmより小さい厚みであり、好適には1.5nmより小さい厚みであり、更に好適には1nmより小さい厚みであり、例えばSc酸化物(Sc2O3)、Scシリケイト、またはそれらの組み合わせのようなScベース材料を含む。
【結論】
【0067】
基板、基板上の第1high−k誘電体層、第1high−k誘電体層上の第1誘電体キャップ層、および第1誘電体キャップ層上の、第1ドーピングレベルで第1導電型の半導体材料からなる第1ゲート電極とを有する第1MOSFETトランジスタを含む半導体デバイスであって、第1誘電体キャップ層が、スカンジウムを含む半導体デバイスが記載されている。
【0068】
半導体デバイスは、更に、基板、基板上の第2high−k誘電体層、第2high−k誘電体層上の第2誘電体キャップ層、および第2誘電体キャップ層上の、第2ドーピングレベルで第2導電型の半導体材料からなる第2ゲート電極とを含む第2MOSFETトランジスタを含み、第1high−k誘電体層と第2high−k誘電体層とは同じ膜厚と同じ材料組成を有し、第1誘電体キャップ層と第2誘電体キャップ層は、同じ膜厚と同じ材料組成を有する。
【0069】
半導体デバイスにおいて、第2ドーピングレベルは、第1ドーピングレベルとは異なっても良い。
【0070】
半導体デバイスにおいて、第2導電型は、第1導電型の反対であっても良い。
【0071】
半導体デバイスにおいて、第1MOSFETがnMOSトランジスタであり、第2MOSFETがpMOSトランジスタであっても良い。
【0072】
半導体デバイスにおいて、第1誘電体キャップ層と第2誘電体キャップ層は、Sc酸化物、Scシリサイド、およびそれらの混合物を含んでも良い。
【0073】
半導体デバイスにおいて、第1誘電体キャップ層および第2誘電体キャップ層は、Sc2O3を含み、またはSc2O3からなっても良い。
【0074】
半導体デバイスにおいて、第1high−k誘電体層および第2high−k誘電体層は、SiON、HfSiOX、HfO2、ZrO2、およびそれらの混合物からなる組から選択されても良い。
【0075】
半導体デバイスにおいて、基板は、Si、SOI、Ge、GeOI、III−V材料、またはこれらの組み合わせでも良い。
【0076】
半導体材料は、ポリシリコンであっても良い。
【0077】
第1MOSFETトランジスタと第2MOSFETトランジスタを含み、第1および第2領域を備えた基板を有する半導体デバイスの製造方法が記載されている。この方法は、基板の第1および第2領域を覆うようにhigh−k誘電体の層を形成する工程と、high−k誘電体を覆うように誘電体キャップ層を形成する工程と、誘電体キャップ層を覆うように半導体材料を形成する工程と、半導体材料にドーピングして、第1領域の上を第1導電型とし、第2領域の上を第2導電型とする工程を含み、誘電体キャップ層は、スカンジウムを含む。
【0078】
製造方法において、第2導電型は、第1導電型の反対であっても良い。
【0079】
半導体デバイスの製造方法において、第1MOSFETがnMOSトランジスタであり、第2MOSFETがpMOSトランジスタであっても良い。
【0080】
半導体デバイスの製造方法において、基板は、Si、SOI、Ge、GeOI、III−V材料、またはこれらの組み合わせでも良い。
【0081】
半導体デバイスの製造方法において、high−k誘電体層は、SiON、HfSiOX、HfO2、ZrO2、およびそれらの混合物からなる組から選択されても良い。
【0082】
半導体デバイスの製造方法において、半導体材料は、ポリシリコンであっても良い。
【0083】
半導体デバイスの製造方法において、誘電体キャップ層は、Sc酸化物、Scシリサイド、およびそれらの混合物を含んでも良い。
【0084】
半導体デバイスの製造方法において、誘電体キャップ層は、Sc2O3を含み、またはSc2O3からなっても良い。
【0085】
先の説明は、本発明の所定の具体例について述べている。しかしながら、いかに詳しく先に述べていても、本発明は多くの方法により実施できることを認識すべきである。本発明の所定の特徴または形態を記載した場合、特別の用語は、その用語が関連する本発明の特徴または形態の特定の特徴を含むように、ここで再定義されることと考えるべきではない。
【0086】
上述の説明が、多くの具体例に適用された新規な発明の長所を示し、説明し、指摘しても、記載されたデバイスまたはプロセスの形態や細部において、多くの省略、代用、および変更が、本発明の精神から離れることなく当業者に可能であることが理解できるであろう。
【図面の簡単な説明】
【0087】
全ての図面は本発明の幾つかの形態や具体例を示すことを意図する。記載された図面は、単に模式的であり、限定的ではない。
【0088】
【図1】本発明の一の具体例にかかる、2つの領域(I、II)を含む基板上のゲートスタックを模式的に示す。ゲートスタックは、ゲート誘電体(1)、誘電体キャップ層(2)、および第1導電型の半導体材料(3)と第2導電型の半導体材料(4)からなるゲート電極を含む。
【図2】異なったゲートスタック:(1)SiON/Poly−Si(参照)、(2)SiON/TaN(金属ゲートの参照)、(3)SiON/Dy2O3/TaN、(4)SiON/Sc2O3/TaN、(5)SiON/DyScO3/TaN、について、ゲート電極長Lmetalの関数として閾値Vt,lin(V)を示す。
【図3】(1)2nmSiON/poly−Siゲートスタック、および(2)2nmSiON/1nmDyO/poly−Siゲートスタックについての等価酸化膜厚(EOT(Å))と実効仕事関数eWF(eV)値とを示す。
【図4】(◆)Dy2O3(k値〜9)、(■)Sc2O3(k値〜22)、(●)DyScO3(k値〜15)について、見積もられたキャップ層膜厚(Å)の関数としてEOT(Å)の増加を示す。
【図5】製膜直後(as-deposited)のDy2O3/(Dy2O3+SiON)膜厚比の関数として、Dy2O3/SiONゲートスタックのEOT(Å)値を示す。(●)は実測値、(○)は予測値である。
【図6A】本発明で述べられた誘電体キャップ層(2)を使用する、従来のCMOSプロセスフローのプロセス工程を模式的に表す。
【図6B】本発明で述べられた誘電体キャップ層(2)を使用する、従来のCMOSプロセスフローのプロセス工程を模式的に表す。
【図6C】本発明で述べられた誘電体キャップ層(2)を使用する、従来のCMOSプロセスフローのプロセス工程を模式的に表す。
【図6D】本発明で述べられた誘電体キャップ層(2)を使用する、従来のCMOSプロセスフローのプロセス工程を模式的に表す。
【図6E】本発明で述べられた誘電体キャップ層(2)を使用する、従来のCMOSプロセスフローのプロセス工程を模式的に表す。
【図6F】本発明で述べられた誘電体キャップ層(2)を使用する、従来のCMOSプロセスフローのプロセス工程を模式的に表す。
【図6G】本発明で述べられた誘電体キャップ層(2)を使用する、従来のCMOSプロセスフローのプロセス工程を模式的に表す。
【図6H】本発明で述べられた誘電体キャップ層(2)を使用する、従来のCMOSプロセスフローのプロセス工程を模式的に表す。
【図6I】本発明で述べられた誘電体キャップ層(2)を使用する、従来のCMOSプロセスフローのプロセス工程を模式的に表す。
【特許請求の範囲】
【請求項1】
基板、基板上の第1high−k誘電体層、第1high−k誘電体層上の第1誘電体キャップ層、および第1誘電体キャップ層上の、第1ドーピングレベルで第1導電型の半導体材料からなる第1ゲート電極とを有する第1MOSFETトランジスタを含む半導体デバイスであって、
第1誘電体キャップ層が、スカンジウムを含み、またはスカンジニウムベースである半導体デバイス。
【請求項2】
更に、基板、基板上の第2high−k誘電体層、第2high−k誘電体層上の第2誘電体キャップ層、および第2誘電体キャップ層上の、第2ドーピングレベルで第2導電型の半導体材料からなる第2ゲート電極とを有する第2MOSFETトランジスタを含み、
第1high−k誘電体層と第2high−k誘電体層とは同じ膜厚と同じ材料組成を有し、第1誘電体キャップ層と第2誘電体キャップ層は、同じ膜厚と同じ材料組成を有する請求項1に記載の半導体デバイス。
【請求項3】
第2ドーピングレベルは、第1ドーピングレベルとは異なる請求項2に記載の半導体デバイス。
【請求項4】
第2導電型は、第1導電型の反対である請求項2または3に記載の半導体デバイス。
【請求項5】
第1MOSFETがnMOSトランジスタであり、第2MOSFETがpMOSトランジスタである請求項2〜4のいずれかに記載の半導体デバイス。
【請求項6】
第1誘電体キャップ層と第2誘電体キャップ層が、Scベースの材料を含む請求項2〜5のいずれかに記載の半導体デバイス。
【請求項7】
第1誘電体キャップ層、および/または第2誘電体キャップ層が、Sc酸化物、Scシリサイド、およびそれらの混合物を含む、またはこれらからなる組から選択される請求項1〜6のいずれかに記載の半導体デバイス。
【請求項8】
第1誘電体キャップ層および第2誘電体キャップ層が、Sc2O3を含み、またはSc2O3からなる請求項7に記載の半導体デバイス。
【請求項9】
第1high−k誘電体層、および/または第2high−k誘電体層が、SiON、Hfシリケイト(HfSiOX)、HfO2、ZrO2、およびそれらの混合物からなる組から選択される請求項1〜8のいずれかに記載の半導体デバイス。
【請求項10】
半導体材料がポリシリコンである請求項1〜9のいずれかに記載の半導体デバイス。
【請求項11】
第1MOSFETトランジスタと第2MOSFETトランジスタを含み、第1および第2領域を含む基板に適用される半導体の製造方法であって、
基板の第1および第2領域を覆うようにhigh−k誘電体の層を形成する工程と、
high−k誘電体を覆うように誘電体キャップ層を形成する工程と、
誘電体キャップ層を覆うように半導体材料を形成する工程と、
半導体材料にドーピングして、第1領域の上を第1導電型とし、第2領域の上を第2導電型とする工程を含み、
誘電体キャップ層が、Scベース材料からなり、またはスカンジウムを含む半導体の製造方法。
【請求項12】
第2導電型は、第1導電型の反対である請求項11に記載の方法。
【請求項13】
第1MOSFETがnMOSトランジスタであり、第2MOSFETがpMOSトランジスタである請求項11または12に記載の方法。
【請求項14】
半導体材料がポリシリコンである請求項11〜13のいずれかに記載の方法。
【請求項15】
誘電体キャップ層が、Sc酸化物、Scシリケイト、およびそれらの混合物を含む、またはこれらからなる組から選択され、またはSi2O3からなる請求項11〜14のいずれかに記載の方法。
【請求項1】
基板、基板上の第1high−k誘電体層、第1high−k誘電体層上の第1誘電体キャップ層、および第1誘電体キャップ層上の、第1ドーピングレベルで第1導電型の半導体材料からなる第1ゲート電極とを有する第1MOSFETトランジスタを含む半導体デバイスであって、
第1誘電体キャップ層が、スカンジウムを含み、またはスカンジニウムベースである半導体デバイス。
【請求項2】
更に、基板、基板上の第2high−k誘電体層、第2high−k誘電体層上の第2誘電体キャップ層、および第2誘電体キャップ層上の、第2ドーピングレベルで第2導電型の半導体材料からなる第2ゲート電極とを有する第2MOSFETトランジスタを含み、
第1high−k誘電体層と第2high−k誘電体層とは同じ膜厚と同じ材料組成を有し、第1誘電体キャップ層と第2誘電体キャップ層は、同じ膜厚と同じ材料組成を有する請求項1に記載の半導体デバイス。
【請求項3】
第2ドーピングレベルは、第1ドーピングレベルとは異なる請求項2に記載の半導体デバイス。
【請求項4】
第2導電型は、第1導電型の反対である請求項2または3に記載の半導体デバイス。
【請求項5】
第1MOSFETがnMOSトランジスタであり、第2MOSFETがpMOSトランジスタである請求項2〜4のいずれかに記載の半導体デバイス。
【請求項6】
第1誘電体キャップ層と第2誘電体キャップ層が、Scベースの材料を含む請求項2〜5のいずれかに記載の半導体デバイス。
【請求項7】
第1誘電体キャップ層、および/または第2誘電体キャップ層が、Sc酸化物、Scシリサイド、およびそれらの混合物を含む、またはこれらからなる組から選択される請求項1〜6のいずれかに記載の半導体デバイス。
【請求項8】
第1誘電体キャップ層および第2誘電体キャップ層が、Sc2O3を含み、またはSc2O3からなる請求項7に記載の半導体デバイス。
【請求項9】
第1high−k誘電体層、および/または第2high−k誘電体層が、SiON、Hfシリケイト(HfSiOX)、HfO2、ZrO2、およびそれらの混合物からなる組から選択される請求項1〜8のいずれかに記載の半導体デバイス。
【請求項10】
半導体材料がポリシリコンである請求項1〜9のいずれかに記載の半導体デバイス。
【請求項11】
第1MOSFETトランジスタと第2MOSFETトランジスタを含み、第1および第2領域を含む基板に適用される半導体の製造方法であって、
基板の第1および第2領域を覆うようにhigh−k誘電体の層を形成する工程と、
high−k誘電体を覆うように誘電体キャップ層を形成する工程と、
誘電体キャップ層を覆うように半導体材料を形成する工程と、
半導体材料にドーピングして、第1領域の上を第1導電型とし、第2領域の上を第2導電型とする工程を含み、
誘電体キャップ層が、Scベース材料からなり、またはスカンジウムを含む半導体の製造方法。
【請求項12】
第2導電型は、第1導電型の反対である請求項11に記載の方法。
【請求項13】
第1MOSFETがnMOSトランジスタであり、第2MOSFETがpMOSトランジスタである請求項11または12に記載の方法。
【請求項14】
半導体材料がポリシリコンである請求項11〜13のいずれかに記載の方法。
【請求項15】
誘電体キャップ層が、Sc酸化物、Scシリケイト、およびそれらの混合物を含む、またはこれらからなる組から選択され、またはSi2O3からなる請求項11〜14のいずれかに記載の方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図6F】
【図6G】
【図6H】
【図6I】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図6F】
【図6G】
【図6H】
【図6I】
【公開番号】特開2009−111355(P2009−111355A)
【公開日】平成21年5月21日(2009.5.21)
【国際特許分類】
【外国語出願】
【出願番号】特願2008−240380(P2008−240380)
【出願日】平成20年9月19日(2008.9.19)
【出願人】(591060898)アンテルユニヴェルシテール・ミクロ−エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェ (302)
【氏名又は名称原語表記】INTERUNIVERSITAIR MICRO−ELEKTRONICA CENTRUM VZW
【出願人】(507350912)タイワン・セミコンダクター・マニュファクチャリング・カンパニー・リミテッド (15)
【氏名又は名称原語表記】Taiwan Semiconductor Manufacturing Company Ltd.
【Fターム(参考)】
【公開日】平成21年5月21日(2009.5.21)
【国際特許分類】
【出願番号】特願2008−240380(P2008−240380)
【出願日】平成20年9月19日(2008.9.19)
【出願人】(591060898)アンテルユニヴェルシテール・ミクロ−エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェ (302)
【氏名又は名称原語表記】INTERUNIVERSITAIR MICRO−ELEKTRONICA CENTRUM VZW
【出願人】(507350912)タイワン・セミコンダクター・マニュファクチャリング・カンパニー・リミテッド (15)
【氏名又は名称原語表記】Taiwan Semiconductor Manufacturing Company Ltd.
【Fターム(参考)】
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