【課題】飽和電流までの電流を正確に検出できるトレンチゲート型半導体装置を提供する。
【解決手段】本発明のトレンチゲート型半導体装置は、主ＩＧＢＴ領域とセンスＩＧＢＴ領域とにそれぞれチャネルを形成したアクティブセルと、チャネルを形成していないフローティングセルとを交互に配置し、主ＩＧＢＴ領域とセンスＩＧＢＴ領域のアクティブセルの幅とフローティングセルの幅との比を所定の値に設定して主ＩＧＢＴ領域とセンスＩＧＢＴ領域とが同様な飽和電流特性になるように制御した。 （もっと読む）

【課題】Ｓｉ混晶層における選択成長用マスクの開口率の違いによりエピタキシャル成長が不均一となることを防止すると共に、半導体素子のキャリア移動度を向上できるようにする。
【解決手段】半導体装置は、半導体基板１００の上部に形成された素子分離膜１０１と、素子分離膜に囲まれてなる素子活性領域１０２と、該素子活性領域１０２に形成され正孔をキャリアとするチャンネル領域１００ａとを有するＰ型ＭＩＳ−ＦＥＴ２００Ｐと、素子分離膜における素子活性領域１０２の周辺部に形成された複数のダミー活性領域１０５とを備えている。複数のダミー活性領域１０５のうち、正孔の移動方向と対向する位置に形成されたダミー活性領域のみをシリコンとゲルマニウムとを含むＳｉＧｅ付きダミー活性領域１０６としている。 （もっと読む）

【課題】低オン電圧と低スイッチング損失とを両立することができる絶縁ゲート型半導体装置を提供する。
【解決手段】間引き型のＩＧＢＴ素子において、ダミーセルのＰ型のフロート層１８にＮ型のホールストッパー層１９を設ける。また、このホールストッパー層１９により分割された第１の層１８ａをエミッタ電極２１に接地する。これにより、コレクタ電極２４からフロート層１８を介してゲート電極１７に到達する経路に形成される帰還容量の中に溜まる電荷はほとんど無くなるため、スイッチング損失を低減できる。さらに、Ｐ型のフロート層１８に設けられたＮ型のホールストッパー層１９が電位の壁となるので、半導体基板１０からフロート層１８を介してエミッタ電極２１にホールが抜けてしまうことを抑制することができる。このため、半導体基板１０の抵抗が下がり、ＩＧＢＴ素子のオン電圧を下げることができる。 （もっと読む）

【課題】素子分離領域が低濃度拡散領域におけるゲート電極近傍の部分より浅い場合に半導体装置の平面寸法の大型化を抑制しつつ素子分離をより確実に行う。
【解決手段】半導体装置１００は、第１導電型の不純物領域（Ｎ型ウェル領域５１）と、第２導電型の低濃度拡散領域（Ｐ型オフセット拡散領域３）を有する複数のＭＯＳトランジスタ（高圧ＰチャネルＭＯＳトランジスタ１１）と、素子分離領域６を有する。低濃度拡散領域は、素子分離領域６に接する第１部分３ａは素子分離領域６と同じ深さであるか又はそれよりも浅く、第１部分３ａよりもゲート電極１側の第２部分３ｂは素子分離領域６よりも深い。更に、第１導電型であり、不純物領域よりも不純物濃度が高く、素子分離領域６の底面と、素子分離領域６に隣接する低濃度拡散領域の各々とに接しているチャネルストッパー領域（Ｎ型チャネルストッパー領域９）を有する。 （もっと読む）

【課題】 ＬＤＭＯＳトランジスタにおいて、オン抵抗とのトレードオフ関係で最適化されたオフ耐圧を低下させることなく、チャネル長を短くすることによって飽和電流を増加させる。
【解決手段】 チャネルとなる低濃度ボディ領域１０と素子分離膜４の間かつゲート酸化膜８の直下に選択的に低濃度ボディ領域１０と逆の極性で濃度が高いショートチャネル領域１２を設け、ボディ領域１０のゲート酸化膜８直下部分のみを高濃度ソース領域７側に後退させた形状を実現する。 （もっと読む）

【課題】トンネルＦＥＴの閾値ばらつきの抑制をはかる。
【解決手段】Ｓｉ_1-x Ｇｅ_x （０＜ｘ≦１）の第１の半導体層１３上にゲート絶縁膜２１を介して形成されたゲート電極２２と、Ｇｅを主成分とする第２の半導体と金属との化合物で形成されたソース電極２４と、第１の半導体と金属との化合物で形成されたドレイン電極２５と、ソース電極２４と第１の半導体層１３との間に形成されたＳｉ薄膜２６とを具備した半導体装置であって、ゲート電極２２に対しソース電極２４のゲート側端部とドレイン電極２５のゲート側端部とは非対称の位置関係にあり、ドレイン電極２５のゲート側の端部の方がソース電極２４のゲート側の端部よりも、ゲート電極２２の端部からゲート外側方向に遠く離れている。 （もっと読む）

【課題】横方向二重拡散ＭＯＳトランジスタ（ＬＤＭＯＳ）の特性を悪化させることがなく、回路素子サイズの増大や各素子の製造時のばらつきの影響を抑えることができる、半導体素子の保護回路を提供する。
【解決手段】ＬＤＭＯＳ１１０のバックゲートの出力をトリガーとして用い、ＬＤＭＯＳのドレインに接続される出力端子１２０に印加されるＥＳＤサージを、直列に接続された高耐圧ＭＯＳ１４０及び低耐圧ＭＯＳ１４２を経て接地端子１２２に流す。 （もっと読む）

【課題】リングゲート型ＭＯＳトランジスタ間の領域だけでなく、リング内の領域においてもディッシング現象の発生を抑止する。
【解決手段】半導体装置１は、基板１０と、基板１０上に形成されたリング形状のゲート電極２１を有するトランジスタ２０ｂと、ゲート電極２１の外側に配置され、ゲート電極２１と同層に設けられる複数の外部ダミーパターン４０と、ゲート電極２１の内側に配置され、ゲート電極２１と同層に設けられる少なくとも１つの内部ダミーパターン４１とを備える。 （もっと読む）

【課題】占有面積が小さく、所望の耐圧と熱破壊の防止を両立した保護トランジスタを提供する。
【解決手段】ゲート長方向の一方の側でゲート直下の領域に隣接しているゲート・ドレイン間領域ＲＥｇｄが、ゲート幅方向に互いに隣接する領域として、第１領域ＲＥｇｄ１と第２領域ＲＥｇｄ２とを有する。第１領域は、ドレイン耐圧が相対的に大きく、第２領域は、ドレイン電極（ドレインコンタクト部に設けられているシリサイド層１０Ｄ）からの距離が平面視で第１領域より遠く、ドレイン耐圧が相対的に小さい。このため、耐圧が低いゲート・ドレイン間領域ＲＥｇｄ２の加熱部分Ａからドレインコンタクト部が遠いが、面積は小さく（または拡大しない）構造となっている。 （もっと読む）

【課題】 ＬＤＤ領域の長さを精度良く調整可能で、高周波動作に適用できる非対称な横方向二重拡散型ＭＩＳＦＥＴを提供する。
【解決手段】 第１導電型のウェル１の上方にゲート絶縁膜３を介してゲート電極５を形成する工程、ウェル１に第２導電型の不純物イオン注入によりドレイン領域７を形成する工程、ウェル１の上方にゲート電極５が形成されるゲート電極領域とドレイン領域７を少なくとも覆い、ゲート電極領域とドレイン領域の間が開口したマスクパターン層を形成する工程、マスクパターン層をマスクとして自己整合的に、マスクパターン層で覆われていない領域に第２導電型の不純物イオン注入によりドレイン領域より低濃度のＬＤＤ拡散領域６を形成する工程、及び、ウェル１のゲート電極５を挟んでドレイン領域７の反対側の領域に第２導電型の不純物イオン注入によりＬＤＤ拡散領域より高濃度のソース領域を形成する工程を有する。 （もっと読む）

【課題】消費電力の増加を招くことなくオフの状態を実現することのできる半導体装置を提供する。
【解決手段】ゲートに電圧が印加されていない状態でオン状態であるパワー素子と、パワー素子のゲートに第１の電圧を印加するためのスイッチング用の電界効果トランジスタと、パワー素子のゲートに第１の電圧より低い電圧を印加するためのスイッチング用の電界効果トランジスタと、を有し、上記スイッチング用の電界効果トランジスタはオフ電流が小さい半導体装置である。 （もっと読む）

【課題】インパクトイオン化ＭＩＳＦＥＴに関して、微細素子において二つの入力によりＡＮＤ型論理素子動作することを可能とし、素子バラツキを低減することを可能とし、消費電力を低減することを可能とする半導体装置を提供する。
【解決手段】第１導電型または真性である半導体領域の表面上に形成された二つの独立した第一および第二のゲート電極への両者への入力により反転層が形成された場合に、インパクトイオン化によるスイッチング動作が可能となることを特徴とする、半導体装置である。 （もっと読む）

【課題】注入マスクの低減が図られる半導体装置の製造方法と、そのような半導体装置を提供する。
【解決手段】レジストマスク３１と他のレジストマスクを注入マスクとして、ＮＭＯＳ領域ＲＮにボロンを注入することにより、アクセストランジスタおよびドライブトランジスタのハロ領域となるｐ型不純物領域が形成される。さらに他のレジストマスクを注入マスクとして、ＰＭＯＳ領域ＲＰにリンまたは砒素を注入することにより、ロードトランジスタのハロ領域となるｎ型不純物領域が形成される。 （もっと読む）

【課題】表面上に素子をより高密度に実装する。
【解決手段】第１のトレンチと第２のトレンチとの間の位置において、エピタキシャル層の表面から基板へと下方に延在するドーパントのウェルは、エピタキシャル層の背景ドーピング濃度とは異なるドーピング濃度を有し、エピタキシャル層の残りの部分と第１および第２の接合を形成する。第１の接合は、第１のトレンチの底部から基板に延在し、第２の接合は、第２のトレンチの底部から前記基板に延在する。ウェルおよび第１および第２のトレンチは分離構造を構成し、分離構造は、分離構造の一方側のエピタキシャル層に形成された第１の素子と分離構造の他方側のエピタキシャル層に形成された第２の素子とを電気的に分離する。分離構造による電気的分離は第１および第２のトレンチとＰＮ接合とによってもたらされ、ウェルは第１の導電型の材料でドープされ、基板およびエピタキシャル層は、第１の導電型とは反対の第２の導電型の材料でドープされ、第１および第２の接合はＰＮ接合である。 （もっと読む）

【課題】チップ面積を縮小しつつ、高信頼性を実現する半導体装置を提供する。
【解決手段】半導体装置は、第１、第２配線Ｓ１，Ｓ２を有する第１回路部２１０と、第３、第４配線Ｓ３、Ｓ４を有する第２回路部２２０と、それらの間に設けられ、第１回路部２１０から第２回路部２２０に向かう方向に直交する方向に沿って隣接する第１、第２トランジスタＴＲ１、ＴＲ２を有する中間部２３０と、を備え、第１トランジスタＴＲ１の一方の拡散層ＤＡ１の第１接続領ＣＡ１内の高濃度領域ＣＡＩ１は第１配線Ｓ１に、他方の拡散層ＤＢ１は第３配線Ｓ３に接続される。第１接続領域ＣＡ１とゲートＧ０１との距離は、第２接続領域ＣＡ２とゲートＧ０２との距離よりも長い。第１トランジスタＴＲ１の一方の拡散層ＤＡ１の第１接続領域ＣＡ１とゲートＧ０１との間には、第１接続領域ＣＡ１よりも幅が狭い延在領域ＥＡ１が設けられる。 （もっと読む）

【課題】パワーＭＯＳＦＥＴを備える半導体装置のコストの低減を図る。
【解決手段】半導体装置１では、Ｐ型の半導体基板２上に、Ｎ型の半導体層３が積層されている。そして、半導体装置１は、ＬＤＭＯＳ領域５に、ボディ領域８、ドレインバッファ領域９、ソース領域１１およびゲート電極１４などからなるＬＤＭＯＳＦＥＴを備えている。すなわち、半導体装置１は、ＬＤＭＯＳＦＥＴを備えながら、厚膜ＳＯＩ基板ではなく、Ｎ型の半導体層３が直上に設けられたＰ型の半導体基板２を採用している。そして、フィールド絶縁膜１３上に７つのフィールドプレート１５が設けられ、そのフィールドプレート１５の間隔がボディ領域８側（ソース領域１１側）ほど小さくされている。 （もっと読む）

【課題】トレンチ型絶縁ゲート半導体素子と多結晶シリコンダイオードを同一チップ上に形成して性能を高める。
【解決手段】本発明では、半導体基板上の半導体層の主面に形成されたトレンチ型絶縁ゲート半導体素子のトレンチ溝の外側には、トレンチ溝に連なる多結晶シリコン層を形成する。また、トレンチ溝の外側には、前記トレンチ溝に連なる多結晶シリコン層とは別の多結晶シリコン層が形成され、この多結晶シリコン層には多結晶シリコンダイオードが形成され、そして、この多結晶シリコンダイオードが形成された多結晶シリコン層の膜厚が、前記トレンチ溝に連なる多結晶シリコン層の膜厚よりも薄くなるように形成することを特徴とする。 （もっと読む）

【課題】工数の増加を招くことなく、更には、特性劣化を抑止して高品質の製品を供給することができる半導体素子の製造方法を提供する。
【解決手段】画素２に形成されたトランジスタのゲート電極３０５〜３０７の周辺にイオン注入を行うことでソース領域及びドレイン領域として機能するｎ^＋領域４２６、４２７を形成し、その後に、ブロック膜として機能する第１の絶縁膜３５及び第２の絶縁膜３６を成膜し、エッチバックによって第１の絶縁膜３５及び第２の絶縁膜３６をその一部としたゲート電極のサイドウォールを形成する。 （もっと読む）

【課題】ＳＲＡＭ回路の動作速度を向上させる。
【解決手段】駆動ＭＩＳＦＥＴと転送ＭＩＳＦＥＴとそれらの上部に形成された縦型ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡＭにおいて、周辺回路を構成するＭＩＳＦＥＴ間の電気的接続を、メモリセルの縦型ＭＩＳＦＥＴ（ＳＶ_１、ＳＶ_２）よりも下部に形成されるプラグ２８および中間導電層４６、４７で行うとともに、縦型ＭＩＳＦＥＴ（ＳＶ_１、ＳＶ_２）よりも上部に形成されるプラグ、第１および第２金属配線層を用いて行うことにより、配線の自由度を向上でき、高集積化できる。また、ＭＩＳＦＥＴ間の接続抵抗を低減でき、回路の動作スピードを向上できる。 （もっと読む）

【課題】簡易なプロセスで、高い埋め込み性を確保する必要のない半導体装置およびその製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法では、まず支持基板ＳＳと、埋め込み絶縁膜ＢＯＸと半導体層ＳＬとがこの順で積層された構成を有する半導体基板ＳＵＢが準備される。半導体層ＳＬの主表面に、導電部分を有する素子が完成される。上記素子を平面視において取り囲む溝ＤＴＲが、半導体層ＳＬの主表面から埋め込み絶縁膜ＢＯＸに達するように形成される。上記素子上を覆うように、かつ溝ＤＴＲ内に中空を形成するように素子上および溝ＤＴＲ内に第１の絶縁膜（層間絶縁膜ＩＩ）が形成される。上記第１の絶縁膜に素子の導電部分に達する孔であるコンタクトホールＣＨが形成される。 （もっと読む）