【課題】動作性能および信頼性の高いＥＬ表示装置を提供する。
【解決手段】第１のチャネル形成領域と、第１のソース領域及び第１のドレイン領域と、ゲート絶縁膜と、第１のゲート電極とを備えた第１のＴＦＴと、第２のチャネル形成領域と、第２のソース領域及び第２のドレイン領域と、ゲート絶縁膜と、第２のゲート電極とを備えた第２のＴＦＴと、第１のＴＦＴ及び第２のＴＦＴ上に設けられた第１の絶縁膜と、第１のソース領域及び第１のドレイン領域の一方と接続されたソース配線と、第１のソース領域及び第１のドレイン領域の他方と接続し、且つ第２のゲート電極に接続された第１のドレイン配線と、第１の絶縁膜上に設けられ、第２のソース領域及び第２のドレイン領域の一方に接続された第２のドレイン配線と、第１の絶縁膜上に設けられ、第２のソース領域及び第２のドレイン領域の他方に接続された電流供給線と、を有する。 （もっと読む）

【課題】半導体装置の高集積化を図り、単位面積あたりの記憶容量を増加させる。
【解決手段】半導体装置は、半導体基板に設けられた第１のトランジスタと、第１のトランジスタ上に設けられた第２のトランジスタとを有する。また、第２のトランジスタの半導体層は、半導体層の上側で配線と接し、下側で第１のトランジスタのゲート電極と接する。このような構造とすることにより、配線及び第１のトランジスタのゲート電極を、第２のトランジスタのソース電極及びドレイン電極として機能させることができる。これにより、半導体装置の占有面積を低減することができる。 （もっと読む）

【課題】ダイオードを含む半導体装置において、ダイオードの逆回復挙動とオン状態特性とのトレードオフを改善する。
【解決手段】半導体装置２００は陰極２１６と陽極２１８を含む。陽極は第１のｐ型半導体陽極領域２０４と第２のｐ型半導体陽極領域２０６を含む。第１のｐ型半導体陽極領域２０４は陽極接触領域２１８に電気的に接続される。第２のｐ型半導体陽極領域２０６は、第２のｐ型陽極領域と陽極接触領域２１８間を電気的に接続または切断するように構成された、ＭＯＳＦＥＴ２２８等のスイッチを介し陽極接触領域２１８に電気的に接続される。 （もっと読む）

【課題】 出力ポートの絶縁破壊電圧より低い絶縁破壊電圧を有することが可能な静電放電保護素子を備える半導体装置を提供する。
【解決手段】 半導体装置は、第１ＬＤＭＯＳ素子１を含む出力ポートと、出力ポートを静電放電から保護し、第２ＬＤＭＯＳ素子４及びバイポーラトランジスタ３から構成される静電放電保護素子２と、を備える。第１ＬＤＭＯＳ素子１および第２ＬＤＭＯＳ素子４は、それぞれゲート、第１導電型のドレイン領域、第２導電型のボディ領域、及び第１導電型のドレイン領域と第２導電型のボディ領域との間に形成された素子分離領域を備える。このとき、第２ＬＤＭＯＳ素子４の絶縁破壊電圧は、第１ＬＤＭＯＳ素子１の絶縁破壊電圧より低い。これにより、第１ＬＤＭＯＳ素子１の静電破壊を防止することができる。 （もっと読む）

【課題】工程数を削減して生産性を向上できる構造の半導体装置およびその製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体層１にトレンチ２０を形成する工程と、トレンチ２の内壁およびトレンチ２外の表面を覆うように半導体層１上に絶縁膜３を形成する工程と、トレンチ２を埋め尽くし、トレンチ２外の絶縁膜３上に堆積されるように導電性のポリシリコン膜４を形成する工程と、トレンチ２内、およびトレンチ２外の絶縁膜３上の所定領域にポリシリコン膜４が残るように、当該ポリシリコン膜４を選択的に除去するポリシリコンエッチング工程とを含む。 （もっと読む）

【課題】 本発明は、より寄生容量の少ない素子の実現が可能な素子分離構造を有する半導体装置およびその製造方法を提供することにある。
【解決手段】 ＳＯＩ基板上に形成される半導体装置は、素子分離領域に形成される素子分離溝（空洞）１７と、半導体層１１と支持基板１３の間に介在する埋め込み絶縁層の一部に素子分離溝（空洞）１７に接する空洞領域２０を有する。
【効果】寄生容量を低減でき、また、素子の耐圧を高めることができる。 （もっと読む）

【課題】逆耐圧を高くしてもオン抵抗が高くなることのない半導体装置を提供する。
【解決手段】ｎ型半導体層１１６と、ｎ^＋型半導体層１１６よりも低濃度のｎ型不純物を含有するｎ型のドリフト層１１２と、ドリフト層１１２の表面に形成した、拡散深さが深いボディ部分１１８ａと、拡散深さが浅いチャネル部分１１８ｂとからなるｐ型のボディ領域１１８と、ボディ領域１１８の表面に形成したｎ^＋型のソース領域１２０と、チャネル部分１１８ｂの上にゲート絶縁層１２２を介して形成したゲート電極１２４とを備える半導体装置であって、平面的に見てボディ領域１１８と重ならない領域に位置するドリフト層１１２には、ドリフト層１１２よりも高濃度のｎ型不純物を含有するｎ型の低抵抗領域１４４ａがｎ^＋型半導体層１１６と接するように形成されている半導体装置１００。 （もっと読む）

【課題】低オン抵抗且つ高アバランシェ耐量の半導体装置を提供する。
【解決手段】本発明の半導体装置は、第２導電型の第１のソースコンタクト領域２１と第１導電型のバックゲートコンタクト領域２２とを有する第１のソース部Ｓ１と、第２導電型の第２のソースコンタクト領域２４を有し、第１導電型のバックゲートコンタクト領域を有さない第２のソース部Ｓ２と、第２導電型のドレインコンタクト領域１５と、第１のソースコンタクト領域２１側に形成された第２導電型の第１のドリフト領域１６と、第２のソースコンタクト領域２４側に形成された第２導電型の第２のドリフト領域１７とを有するドレイン部Ｄと、を備え、第２のドリフト領域１７の方が第１のドリフト領域１６よりもチャネル長方向の長さが長い。 （もっと読む）

【課題】工程数やコストを増加させることなく、信頼性の高い高耐圧ｐチャネル型トランジスタが形成された半導体装置を提供する。
【解決手段】主表面を有し、かつ内部にｐ型領域を有する半導体基板ＳＵＢと、ｐ型領域ＰＳＲ上であって主表面に配置された、ドレイン電極ＤＲを取り出すための第１のｐ型不純物領域ＰＲを有するｐ型ウェル領域ＰＬＤと、主表面に沿う方向に関してｐ型ウェル領域ＰＬＤと接するように配置された、ソース電極ＳＯを取り出すための第２のｐ型不純物領域ＰＲを有するｎ型ウェル領域ＮＷＲと、主表面に沿う方向に関して、第１のｐ型不純物領域ＰＲと第２のｐ型不純物領域ＰＲとの間に配置されたゲート電極ＧＥと、ｎ型ウェル領域ＮＷＲの上に配置された、主表面に沿って延びるｐ型埋め込みチャネルＰＰＲとを含んでいる。上記ｎ型ウェル領域ＮＷＲとｐ型ウェル領域ＰＬＤとの境界部は、ゲート電極ＧＥの、第１のｐ型不純物領域ＰＲに近い側の端部よりも、第１のｐ型不純物領域ＰＲに近い位置に配置される。 （もっと読む）

【課題】高速スイッチング動作を行う場合でも、アバランシェブレークダウンを抑制でき、スイッチング損失低減や素子破壊を抑制することが可能な構成とする。
【解決手段】横型ＦＷＤ７などの横型素子において、ＳＲＦＰ２１の全抵抗Ｒの抵抗値を９０ｋΩ〜９０ＭΩ、好ましくは２７０ｋΩ〜２７ＭΩ、より好ましくは９００ｋΩ〜９ＭΩとすることにより、２ｎｄピーク時のアノード電流Ｉ_Aなどの電流が大きくなることを抑制できる。これにより、高速スイッチング動作を行う場合でもアバランシェブレークダウンを抑制でき、横型ＦＷＤ７のスイッチング損失低減や素子破壊を抑制することが可能となる。 （もっと読む）

【課題】出力トランジスタの形成領域から他の素子の形成領域への電子の移動を抑制する効果が高く、素子の誤動作を抑制できる半導体装置を提供する。
【解決手段】半導体基板ＳＵＢと、１対の注入元素子ＤＲと、アクティブバリア構造ＡＢと、ｐ型接地領域ＰＧＤとを備える。半導体基板ＳＵＢは主表面を有し、かつ内部にｐ型領域を有する。１対の注入元素子ＤＲは、ｐ型領域上であって主表面に形成される。アクティブバリア構造ＡＢは、主表面において１対の注入元素子ＤＲに挟まれる領域に配置される。ｐ型接地領域ＰＧＤは、主表面において１対の注入元素子ＤＲに挟まれる領域を避けて１対の注入元素子ＤＲおよびアクティブバリア構造ＡＢよりも主表面の端部側に形成され、かつｐ型領域に電気的に接続された、接地電位を印加可能な領域である。ｐ型接地領域ＰＧＤは、１対の注入元素子ＤＲに挟まれる領域と隣り合う領域において分断されている。 （もっと読む）

【課題】従来に比してオン電圧性能に優れた横型ＩＧＢＴ、および順方向電圧特性に優れた横型ＦＷＤを同一基板上に構成可能とする半導体装置を提供する。
【解決手段】半導体基板上において、横型ＩＧＢＴと、横型ＦＷＤとが、絶縁体であるトレンチ絶縁仕切り部を挟むように横方向に隣接配置されて成る半導体装置であって、横型ＩＧＢＴは、平面視した場合に、エミッタ領域と当該横型ＩＧＢＴのドリフト領域との境界面の幅がコレクタ領域と当該横型ＩＧＢＴのドリフト領域との境界面の幅より狭くなるよう形成されており、横型ＦＷＤは、平面視した場合に、カソード領域と当該横型ＦＷＤのドリフト領域との境界面の幅がアノード領域と当該横型ＦＷＤのドリフト領域との境界面の幅より狭くなるよう形成されていることを特徴とする、半導体装置。 （もっと読む）

【課題】同一基板上に混載された他の素子の誤動作を抑制できる半導体装置を提供する。
【解決手段】半導体装置は、ｐ形半導体層１２と、ｎ形のソース領域１３と、絶縁体２３と、ｎ形半導体領域２０と、ｎ形のドレイン領域１４と、ｐ形のチャネル領域１２ａと、ゲート絶縁膜１５と、ゲート電極１６と、ソース電極１８と、ドレイン電極１９と、電極２１とを備える。前記絶縁体は、前記ｐ形半導体層の表面から前記ｐ形半導体層の厚み方向に延びて形成されたトレンチｔ１内に設けられている。前記ｎ形半導体領域は、前記ドレイン領域と前記絶縁体との間の前記ｐ形半導体層の表面に設けられる。前記電極は、前記ｎ形半導体領域に接続される。 （もっと読む）

【課題】２次電池パックの保護回路を更に小型化すること。
【解決手段】本発明に係る半導体チップは、双方向スイッチを構成する２個のパワートランジスタと、抵抗素子とを備える。２個のパワートランジスタのドレイン同士は接続されている。抵抗素子の一端は、２個のパワートランジスタのうち一方のソース電極と電気的に接続され、その他端は、第１外部パッドと電気的に接続されている。それら２個のパワートランジスタと抵抗素子とは、同一の半導体チップ上に形成されている。 （もっと読む）

【課題】基板表面にシリサイド膜が形成された半導体装置において、ゲート電極パターンの粗密に関わらず、コンタクトの深さの差を緩和する。
【解決手段】半導体装置１００は、活性領域（１０４）に、表面にシリコン酸化膜１２２ａが選択的に形成されたシリサイド膜１２０ａを形成する工程と、その上に、シリコン酸化膜１２０ａとの間でエッチング選択比を有するライナー絶縁膜１２４を形成する工程と、その上に、ライナー絶縁膜１２４との間でエッチング選択比を有する絶縁膜（１２６）を形成する工程と、絶縁膜（１２６）、ライナー絶縁膜１２４、およびシリコン酸化膜１２２ａを貫通してシリサイド膜１２０ａに達する第１のコンタクトホール１４４を形成する工程と、により製造される。 （もっと読む）

【課題】チップ面積を大きくすることなく、チップの空いている外周部分を利用しながら、直列抵抗が小さく、かつ、充分に保護機能を果たすことができる保護ダイオードを有する半導体装置を提供する。
【解決手段】半導体層４に複数個のトランジスタセルＴが配列されて形成されている。その複数個のトランジスタセルＴより外周側（チップ端部側）の絶縁膜６上にポリシリコン膜によるリング状のｐ形層１ｂとｎ形層１ａとが交互に設けられることにより、保護ダイオード１が形成されている。保護ダイオード１は、その一番外側の層にＡｌなどの金属膜がリング状に接続され、そのング状に設けられている金属膜はソース配線３と金属膜１４によりコンタクトされ、一番内側の層にリング状に接続された金属膜がゲート配線２と接続されると共にトランジスタセルＴの外周側の一部セルのゲートと接続されている。 （もっと読む）

【課題】改善されたパワーデバイスに加えてそれらの製造方法，パッケージ化の実施例を提供する。１実施例としては、シールドされたゲートトレンチＭＯＳＦＥＴにおいて、多くの電荷調整技術と寄生容量を低減する他の技術とを組み合わせて、改善された電圧性能，速いスイッチング速度および低いオン抵抗を有するパワーデバイスを提供する。
【解決手段】シールドポリ３１１の上にゲートポリ３１０を含み、垂直方向電荷制御のために、ゲートトレンチ３０２より深い位置にある非ゲートトレンチを含み、電荷制御トレンチ３０１は、トレンチの最上部でソース金属に接続する導電材料の単層を有し得るが、独立してバイアスがかけられ、多重に積み重ねられたポリ電極３１３を使用する。また、デュアルゲート構造を用いることによってゲートとドレインとの間の容量Ｃｇｄを低減する。 （もっと読む）

【課題】ウェーハテスト後のウェーハ状態において所望の回路を印刷処理により容易に形成することが可能な半導体製造方法および半導体装置を提供することを課題する。
【解決手段】本発明に係る半導体製造方法は、ウェーハの被描画パターン形成領域に所定の深さを有する溝部を形成する工程、ウェーハに対してトリミング要否の検査を行う工程、前記ウェーハにおけるトリミング必要なウェーハの前記溝部に導電性溶剤を射出し描画パターンを描画する工程、描画パターンを描画した後、脱気および低温アニールする工程、脱気および低温アニールした成膜後、当該成膜表面を平坦化する工程、および平坦化した後、高温アニールする工程、を有する。 （もっと読む）

【課題】構造が簡単なトランジスタにより、サステイン耐圧を改善し且つサステイン耐圧のばらつきの抑制及びトランジスタ形成後のドレイン抵抗及び接合プロファイルの調整が可能な、自由度が高い半導体装置を実現できるようにする。
【解決手段】半導体装置は、ｐ型ウェル１０２に形成され、互いに並行に延びると共に、ゲート長方向の幅が比較的に大きい第１ゲート電極１２５と、ゲート長方向の幅が比較的に小さい第２ゲート電極１２６と、ｐ型ウェル１０２における第１ゲート電極１２５及び第２ゲート電極１２６同士の間に形成されたＬＤＤ低濃度領域１３５と、該ｐ型ウェル１０２における第１ゲート電極１２５及び第２ゲート電極１２６のそれぞれの外側に形成されたＬＤＤ中濃度領域１３４とを有している。ＬＤＤ低濃度領域１３５の不純物濃度は、ＬＤＤ中濃度領域１３４の不純物濃度よりも低い。 （もっと読む）

【課題】本願発明で開示する発明は、従来と比較して、さらに結晶成長に要する熱処理時間を短縮してプロセス簡略化を図る。
【解決手段】
一つの活性層２０４を挟んで二つの触媒元素導入領域２０１、２０２を配置して結晶化を行い、触媒元素導入領域２０１からの結晶成長と、触媒元素導入領域２０２からの結晶成長とがぶつかる境界部２０５をソース領域またはドレイン領域となる領域２０４ｂに形成する。 （もっと読む）