半導体装置及びその製造方法
【課題】構造が簡単なトランジスタにより、サステイン耐圧を改善し且つサステイン耐圧のばらつきの抑制及びトランジスタ形成後のドレイン抵抗及び接合プロファイルの調整が可能な、自由度が高い半導体装置を実現できるようにする。
【解決手段】半導体装置は、ｐ型ウェル１０２に形成され、互いに並行に延びると共に、ゲート長方向の幅が比較的に大きい第１ゲート電極１２５と、ゲート長方向の幅が比較的に小さい第２ゲート電極１２６と、ｐ型ウェル１０２における第１ゲート電極１２５及び第２ゲート電極１２６同士の間に形成されたＬＤＤ低濃度領域１３５と、該ｐ型ウェル１０２における第１ゲート電極１２５及び第２ゲート電極１２６のそれぞれの外側に形成されたＬＤＤ中濃度領域１３４とを有している。ＬＤＤ低濃度領域１３５の不純物濃度は、ＬＤＤ中濃度領域１３４の不純物濃度よりも低い。
【解決手段】半導体装置は、ｐ型ウェル１０２に形成され、互いに並行に延びると共に、ゲート長方向の幅が比較的に大きい第１ゲート電極１２５と、ゲート長方向の幅が比較的に小さい第２ゲート電極１２６と、ｐ型ウェル１０２における第１ゲート電極１２５及び第２ゲート電極１２６同士の間に形成されたＬＤＤ低濃度領域１３５と、該ｐ型ウェル１０２における第１ゲート電極１２５及び第２ゲート電極１２６のそれぞれの外側に形成されたＬＤＤ中濃度領域１３４とを有している。ＬＤＤ低濃度領域１３５の不純物濃度は、ＬＤＤ中濃度領域１３４の不純物濃度よりも低い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Transistor）分野における高電圧を駆動可能な高集積ＣＭＩＳ（Complementary Metal Insulator semiconductor）用トランジスタ等の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高度集積化及び微細化に伴い、トランジスタにおいても微細化が急速に進められている。トランジスタの微細化に伴い、半導体集積回路装置の電源電圧は、スケーリング則に応じて低下している。一方、高耐圧トランジスタを搭載した高性能ＬＳＩ（Large Scale Integration）が環境分野及び車載分野の用途として必要性を増している。これらの市場の要望を満たすために、現在では微細ＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスである、例えば駆動電圧が１．２Ｖの低電圧駆動トランジスタと駆動電圧が３．３ＶのＩ／Ｏトランジスタとに加えて、電源コントローラ、モータコントローラ又はＬＣＤ等を駆動するための５Ｖ、１２Ｖ若しくは２４Ｖ、又はそれ以上の電源電圧を要求される高耐圧トランジスタが必要となっており、これらを混載した集積回路装置の開発が加速している。
【０００３】
これら高耐圧トランジスタを作製するには、ゲート絶縁膜の耐圧及びソース・ドレイン間の耐圧（サステイン耐圧）等の各耐圧を十分に高める必要があり、一般に、ゲート絶縁膜の耐圧は、その厚膜化により耐圧を向上させている。一方、サステイン耐圧の向上を図るには、通常、ＭＯＳ型のトランジスタにおいて、図２６に示すように、ゲート電極１９の近傍のドレイン領域１５に、レジストマスクを用いて濃度が薄い拡散層１６を形成するドレイン拡張型のＮＭＯＳトランジスタ１Ａがある。また、図２７に示すように、ゲート電極１９の下側に濃度が低い不純物領域よりなるＰＮ接合を備えたドレイン拡張型のＮＭＯＳトランジスタ１Ｂが提案されている（例えば、特許文献１を参照。）。
【０００４】
図２６に示すＮＭＯＳトランジスタ１Ａは、その全体が半導体基板１１のｐ型ウェル領域１２に形成される。ソース領域１３と隣接するソースＬＤＤ領域１４は、通常のＣＭＯＳに適用されるｎ型ＬＤＤ（Lightly Doped Drain）注入法により形成される。ドレイン領域１０５と隣接するドレインＬＤＤ領域１６の不純物濃度は、ソースＬＤＤ領域１４の不純物濃度よりも低いｎ型ドーパント濃度を有する、極低濃度にドープされた領域である。
【０００５】
ＮＭＯＳトランジスタ１Ａの製造方法は、まず、半導体基板１１の上部に素子分離１７を選択的に形成し、さらに、半導体基板１１にｐ型ウェル領域１２を形成する。その後、半導体基板１１の主面上にゲート絶縁膜１８を形成し、続いて、ゲート絶縁膜１８の上にゲート電極１９を選択的に形成する。
【０００６】
次に、イオン注入法により、ゲート電極１９をマスクとしてｐ型ウェル領域１２にイオン打ち込みを行って、ドレインＬＤＤ領域１６を形成する。
【０００７】
次に、ゲート電極１９をマスクとして、コアＣＭＯＳのｎ型ＬＤＤ注入法により、ｐ型ウェル領域１２にソースＬＤＤ領域１４を形成する。このとき、先に形成されたドレインＬＤＤ領域１６を第１のレジストマスク（図示せず）によりマスクする。
【０００８】
次に、ゲート電極１９を覆うように、半導体基板１１の主面上に、シリコン酸化膜又はシリコン窒化膜を成膜する。その後、第２のレジストマスクにより、ドレインＬＤＤ領域１６を保護した状態で、成膜されたシリコン酸化膜等に対して異方性エッチングを行って、サイドウォール２０及びシリサイドブロック２２を形成する。
【０００９】
次に、ＣＭＯＳのｎ型ソース・ドレイン注入法により、ゲート電極１９、サイドウォール２０及びシリサイドブロック２２をマスクとして、ｐ型ウェル領域１２の上部にソース領域１３及びドレイン領域１５を自己整合的に形成する。
【００１０】
次に、半導体基板１１の上に、高融点金属膜を成膜した後、熱処理を行うことにより、ソース領域１３及びドレイン領域１５の上部並びにゲート電極１９のシリサイドブロック２２からの露出面に、それぞれシリサイド層１１２を自己整合的に形成する。
【００１１】
これにより、極めて低濃度のドレインＬＤＤ領域１６であるドレイン拡張領域を備えたＮＭＯＳトランジスタ１Ａが形成される。
【００１２】
一方、図２７に示すように、ドレイン拡張型のＮＭＯＳトランジスタ１Ｂの製造方法は、まず、半導体基板１１の上部に、第１の素子分離１７及び第２の素子分離２５を選択的に形成する、その後、通常ＣＭＯＳに適用されるＮＭＯＳ及びＰＭＯＳトランジスタ製造用のツイン・ウェル注入法により、半導体基板１１の上部に、それぞれレジストマスクによって定義された領域に対して、ｐ型ウェル領域１２及びｎ型ウェル領域１４を形成する。
【００１３】
次に、半導体基板１１の主面上に、ゲート絶縁膜１８及びゲート電極１９を順次形成する。この際、ゲート電極１９は第２の素子分離２５の一部と重なるように形成される。
【００１４】
次に、通常のＣＭＯＳに適用されるｎ型ＬＤＤ注入法により、トランジスタ領域の全面に不純物の打ち込みを行って、ソースＬＤＤ領域１４を形成する。このとき、ゲート電極１９及び第２の素子分離２５によって自己整合的に必要な部分にのみ不純物が注入される。
【００１５】
次に、ゲート電極１９を覆うように、半導体基板１１の主面上に、シリコン酸化膜又はシリコン窒化膜を成膜する。その後、成膜されたシリコン酸化膜等に対して異方性エッチングを行って、サイドウォール２０を形成する。
【００１６】
次に、ＣＭＯＳのｎ型ソース・ドレイン注入法により、ゲート電極１９及びサイドウォール２０、第１の素子分離１７及び第２の素子分離２５をマスクとして、ｐ型ウェル領域１２及びｎ型ウェル領域１４の各上部にソース領域１３及びドレイン領域１５をそれぞれ自己整合的に形成する。
【００１７】
次に、半導体基板１１の上に、高融点金属膜を成膜した後、熱処理を行うことにより、ソース領域１３、ドレイン領域１５及びゲート電極１９の各上部にシリサイド層２３をそれぞれ自己整合的に形成する。
【００１８】
ここで、ｐ型ウェル領域１２の濃度並びにｎ型ウェル領域１６の横方向のサイズ及び濃度は、ドレインからバルクへの破壊電圧を制御する必要性（例えば、サイズが大きくなれば破壊電圧が上昇し、また、濃度が薄くなれば破壊耐圧が上昇する）と、トランジスタの動作特性とに対して、別々に最適化されている。これにより、ドレイン拡張型のＮＭＯＳトランジスタ１Ｂは、ソース領域１３とドレイン領域１５との各拡散層とそれぞれ接続され、且つゲート電極１９の下側のゲート絶縁膜１８の直下に極めて低濃度にドープされたＰＮ接合２６を形成することにより、耐圧の向上を図っている。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２００１−１６８２１０号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
しかしながら、図２６に示したドレイン拡張型のＮＭＯＳトランジスタ１Ａは、ドレインＬＤＤ領域１６をマスクする際にレジストマスクを用いているため、マスク境界２７及びマスク境界２８が存在するため、マスクのアライメントずれを考慮する必要がある。このため、特にドレイン領域１５上のマスク境界２８においては、ゲート電極１９から所定の距離を保つ必要があり、そのためのマージンによってサステイン耐圧のばらつきが発生し易く、且つ、デバイスの面積が増大するという問題が生じる。その上、互いに隣接して形成された２つのゲート電極１９を有し、各ソース領域１３又はドレイン領域１５のいずれか一方を共有する２つのトランジスタ１Ａを差動回路として用いるペア型トランジスタにおいては、マスクのアライメントずれが一方向にずれると、非対称なペア型トランジスタが形成されてしまう。この非対称に形成されたペア型トランジスタでは、駆動電流等の動作特性にばらつきが生じて、デバイス性能が劣化するという問題がある。
【００２１】
また、図２７に示したドレイン拡張型のＮＭＯＳトランジスタ１Ｂは、サステイン耐圧の改善は見込めるものの、ゲート絶縁膜１８の直下に形成された低濃度のＰＮ接合２６を形成するためにレジストマスクを用いている。このため、マスク境界２９及びマスク境界３０が存在する。従って、ｐ型ウェル領域１２及びｎ型ウェル領域１４のそれぞれのアライメントずれにより、ＰＮ接合２６の濃度が一定とならず、耐圧にばらつきが生じる。その上、ドレイン拡張型のＮＭＯＳトランジスタ１Ａと同様に、各ソース領域１３又はドレイン領域１５のいずれか一方を共有する２つのトランジスタ１Ｂを差動回路として用いるペア型トランジスタにおいては、マスクのアライメントずれが一方向にずれることにより、非対称なペア型トランジスタが形成されてしまう。このため、駆動電流等の動作特性にばらつきが生じて、デバイス性能が劣化するという問題がある。
【００２２】
前記に鑑み、本発明は、構造が簡単なトランジスタにより、面積の増大及び製造工程の増加を生じることなくサステイン耐圧を改善し、且つサステイン耐圧のばらつきの抑制及びトランジスタ形成後のドレイン抵抗及び接合プロファイルの調整が可能な、自由度が高い半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００２３】
前記の目的を達成するため、本発明は、半導体装置を、一の半導体領域に形成され、互いに並行に延びると共に、ゲート長方向の幅が比較的に大きい第１ゲート電極及び比較的に小さい第２ゲート電極とを有し、半導体領域における第１ゲート電極及び第２ゲート電極同士の間の拡散層の不純物濃度が、該半導体領域における第１ゲート電極及び第２ゲート電極のそれぞれ外側の拡散層の不純物濃度よりも低い構成とする。
【００２４】
具体的に、本発明に係る半導体装置は、第１導電型の第１半導体領域の上に第１ゲート絶縁膜を介在させて形成された第１ゲート電極と、第１半導体領域の上に第１ゲート絶縁膜を介在させると共に、第１ゲート電極と間隔をおいて並行に形成され、第１ゲート電極よりもゲート長方向の幅が小さい第２ゲート電極と、第１半導体領域における第１ゲート電極の両側方の領域にそれぞれ形成され、第２導電型の第１不純物を含む第１ソース領域及び第２導電型の第２不純物を含む第１ドレイン領域と、第１半導体領域における第２ゲート電極の両側方の領域にそれぞれ形成され、第２導電型の第３不純物を含む第２ソース領域及び第２導電型の第４不純物を含む第２ドレイン領域とを備え、第１ソース領域における第１不純物の濃度は、第１ドレイン領域における第２不純物の濃度よりも高く、第２ソース領域における第３不純物の濃度は、第２ドレイン領域における第４不純物の濃度よりも低く、第２ソース領域は、第１ドレイン領域と共有されている。
【００２５】
本発明の半導体装置によると、第１ゲート電極と第２ゲート電極とを並行に形成することにより、第１ゲート電極と第２ゲート電極との間にある第１ドレイン領域及び第２ソース領域への不純物の注入量をレジストマスクを用いることなく自己整合的に減らすことができる。その結果、マスク合わせが不要となるため、サステイン耐圧のばらつきがなく、且つデバイス面積の増大と工程の増加によるコストの増大を抑制することができる。
【００２６】
また、第１ゲート電極と第２ゲート電極との間の第１ドレイン領域及び第２ソース領域の不純物濃度が低いため、第１ゲート電極の端部では電界が緩やかな注入プロファイルを形成できる。このため、インパクトイオン化率を低減できるので、基板リーク電流の増加による基板電位の上昇に伴うサステイン耐圧の低下を改善することができる。
【００２７】
また、第１ゲート電極における第１ソース領域と第１ドレイン領域との間の実効チャネル長を広げることができるため、ショートチャネル効果の影響を低減できるので、トランジスタ領域を縮小でき、小チップ化を図ることができる。
【００２８】
さらに、第２ゲート電極に適当な電位を与えることにより、外部から第１ドレイン領域及び第２ドレイン領域の空乏層の幅、抵抗及び電界を調整できるため、回路設計の自由度が高く、サステイン耐圧の向上に加えてホットキャリアが流れる方向と位置とを変更できるので、ホットキャリアの寿命の劣化を改善することができる。
【００２９】
本発明の半導体装置は、第１ゲート電極と第２ゲート電極との各側面上にそれぞれ形成され、絶縁体からなるサイドウォールをさらに備え、第１ゲート電極と第２ゲート電極との対向する側面上に形成されたサイドウォール同士は、互いに接触していてもよい。
【００３０】
本発明の半導体装置において、第１ソース領域、第１ドレイン領域、第２ソース領域及び第２ドレイン領域は、それぞれの接合深さが互いに同一の接合面を有していてもよい。
【００３１】
本発明の半導体装置において、第１ドレイン領域は、第１不純物を含み且つ第１ゲート電極と重なるように形成され、第１不純物による第１のＰＮ接合と、第１のＰＮ接合から第２ゲート電極側に離れた領域に形成され、第１のＰＮ接合よりも高い濃度を持つ、第２不純物による第２のＰＮ接合と、第２のＰＮ接合から第２ゲート電極側の領域に形成され、第２のＰＮ接合よりも高い濃度を持つ、第３不純物による第３のＰＮ接合とを有していてもよい。
【００３２】
本発明の半導体装置において、第１ソース領域における第１不純物が添加された領域及び第２ドレイン領域における第４不純物が添加された領域には、第１不純物及び第４不純物よりも高い濃度を持つ第２導電型の第５不純物が添加され、第５不純物が添加された領域は、第１不純物が添加された領域及び第４不純物が添加された領域に包含されて形成されていてもよい。
【００３３】
本発明の半導体装置は、第１ソース領域及び第２ドレイン領域の上部に形成された金属層をさらに備え、金属層は、第１ドレイン領域及び第２ソース領域の上部には形成されていなくてもよい。
【００３４】
本発明の半導体装置は、第１半導体領域の上に第１ゲート絶縁膜をそれぞれ介在させると共に、第１ソース領域における第１ゲート電極のゲート幅方向に沿った中心線をそれぞれ線対称として形成され、第１ゲート電極と同一の構成を持つ第３ゲート電極、及び第２ゲート電極と同一の構成を持つ第４ゲート電極と、第１半導体領域における第３ゲート電極の両側方の領域にそれぞれ形成され、第１不純物を含む第３ソース領域及び第２不純物を含む第３ドレイン領域と、第１半導体領域における第４ゲート電極の両側方の領域にそれぞれ形成され、第３不純物を含む第４ソース領域及び第４不純物を含む第４ドレイン領域とをさらに備え、第３ソース領域における第１不純物の濃度は、第３ドレイン領域における第２不純物の濃度よりも高く、第４ソース領域における第３不純物の濃度は、第４ドレイン領域における第４不純物の濃度よりも低く、第３ソース領域は、第１ソース領域と共有され、且つ第４ソース領域は、第３ドレイン領域と共有されていてもよい。
【００３５】
このようにすると、ソース領域を共有した隣り合わせのトランジスタを差動回路として用いるペア型トランジスタにおいても、マスクのアライメントずれが生じないため、特性ばらつきの増大によるデバイスの性能劣化がない。
【００３６】
また、本発明の半導体装置は、第１半導体領域の上に第１ゲート絶縁膜をそれぞれ介在させると共に、第２ドレイン領域における第２ゲート電極のゲート幅方向に沿った中心線をそれぞれ線対称として形成され、第２ゲート電極と同一の構成を持つ第４ゲート電極、及び第１ゲート電極と同一の構成を持つ第３ゲート電極と、第１半導体領域における第３ゲート電極の両側方の領域にそれぞれ形成され、第１不純物を含む第３ソース領域及び第２不純物を含む第３ドレイン領域と、第１半導体領域における第４ゲート電極の両側方の領域にそれぞれ形成され、第３不純物を含む第４ソース領域及び第４不純物を含む第４ドレイン領域とをさらに備え、第３ソース領域における第１不純物の濃度は、第３ドレイン領域における第２不純物の濃度よりも高く、第４ソース領域における第３不純物の濃度は、第４ドレイン領域における第４不純物の濃度よりも低く、第４ドレイン領域は、第２ドレイン領域と共有され、且つ第４ソース領域は、第３ドレイン領域と共有されていてもよい。
【００３７】
このようにすると、ドレイン領域を共有した隣り合わせのトランジスタを差動回路として用いるペア型トランジスタにおいても、マスクのアライメントずれが生じないため、特性ばらつきの増大によるデバイスの性能劣化がない。
【００３８】
本発明の半導体装置において、第１ソース領域と第１ゲート電極との重なり部分の第１オーバラップ量は、第１ドレイン領域と第２ゲート電極との重なり部分の第２オーバラップ量よりも大きくてもよい。
【００３９】
また、本発明の半導体装置において、第２ソース領域と第２ゲート電極との重なり部分の第３オーバラップ量は、第２ドレイン領域と第２ゲート電極との重なり部分の第４オーバラップ量よりも小さくてもよい。
【００４０】
本発明の半導体装置において、第２ソース領域と第２ドレイン領域とは、第１半導体領域における第２ゲート電極の下側部分において接触して短絡していてもよい。
【００４１】
本発明の半導体装置において、第１半導体領域における第１ゲート電極の中央部の下側部分の導電型と、第２ゲート電極の中央部の下側部分の導電型とは、極性が互いに逆であってもよい。
【００４２】
本発明の半導体装置において、第１ゲート電極と第２ゲート電極との間隔は、第１ゲート電極及び第２ゲート電極の高さの７０％以下であり、第２ゲート電極のゲート長方向の幅は、第１ゲート電極及び第２ゲート電極の高さの１．３倍以上であってもよい。
【００４３】
本発明の半導体装置は、第２半導体領域の上に第１ゲート絶縁膜よりも薄い第２ゲート絶縁膜を介在させて形成された第３ゲート電極をさらに備えていてもよい。
【００４４】
このようにすると、通常のＭＩＳ構造による拡散から変更がなく、簡単な構造で低電圧駆動のロジックコアトランジスタとの混載が容易となる。
【００４５】
本発明に係る半導体装置の製造方法は、第１ソース領域、第１ドレイン領域、第２ソース領域及び第２ドレイン領域を、第１ゲート電極及び第２ゲート電極をマスクとして、互いに異なる少なくとも３方向からのイオン注入によって形成する。
【００４６】
本発明の半導体装置の製造方法によると、互いに並行に形成された第１ゲート電極と第２ゲート電極とをマスクとしてイオン注入することにより、第１ゲート電極と第２ゲート電極との間にある第１ドレイン領域及び第２ソース領域への不純物の注入量をレジストマスクを用いることなく自己整合的に減らすことができる。その結果、マスク合わせが不要となることから、サステイン耐圧のばらつきがなく、且つデバイス面積の増大と工程の増加によるコストの増大を抑制することができる。
【発明の効果】
【００４７】
本発明に係る半導体装置及びその製造方法によると、面積の増大及び製造工程の増加を生じることなくサステイン耐圧を改善し、サステイン耐圧のばらつきの抑制及びトランジスタの形成後のドレイン抵抗及び接合プロファイルの調整が可能な、自由度が高い半導体装置を実現することができる。
【図面の簡単な説明】
【００４８】
【図１】図１は本発明の一実施形態に係る半導体装置を示す要部の断面図である。
【図２】図２は本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図３】図３は本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図４】図４は本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図５】図５は本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図６】図６は本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図７】図７（ａ）は本発明の一実施形態に係る半導体装置における低濃度ＬＤＤ領域が形成可能な最大チルト角の範囲を示す図である。図７（ｂ）は本発明の一実施形態に係る半導体装置における低濃度ＬＤＤ領域が形成可能な最大ゲート電極間隔の範囲を示す図である。
【図８】図８（ａ）及び図８（ｂ）は本発明の一実施形態に係る半導体装置における高耐圧ＬＤＤ注入時のレイアウト図である。
【図９】図９は本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１０】図１０は本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１１】図１１は本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１２】図１２は本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１３】図１３は本発明の一実施形態の第１変形例に係る半導体装置であって、ソース領域を共有するペア型トランジスタの要部を示す断面図である。
【図１４】図１４は本発明の一実施形態の第２変形例に係る半導体装置であって、ドレイン領域を共有するペア型トランジスタの要部を示す断面図である。
【図１５】図１５は本発明の一実施形態に係る半導体装置における第１ゲート電極及び第２ゲート電極の各電位と空乏層を示す模式的な断面図である。
【図１６】図１６は本発明の一実施形態に係る半導体装置における第１ゲート電極及び第２ゲート電極の各電位と空乏層を示す模式的な断面図である。
【図１７】図１７は本発明の一実施形態に係る半導体装置における第１ゲート電極及び第２ゲート電極の各電位と空乏層を示す模式的な断面図である。
【図１８】図１８は本発明の一実施形態に係る半導体装置における第１ゲート電極及び第２ゲート電極の各電位と空乏層を示す模式的な断面図である。
【図１９】図１９は本発明の一実施形態の第３変形例に係る半導体装置の要部を示す断面図である。
【図２０】図２０は本発明の一実施形態の第４変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図２１】図２１は本発明の一実施形態の第５変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図２２】図２２は本発明の一実施形態の第５変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図２３】図２３は本発明の一実施形態の第６変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図２４】図２４は本発明の一実施形態の第７変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図２５】図２５は本発明の一実施形態の第７変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図２６】図２６は第１の従来例に係る半導体装置を示す断面図である。
【図２７】図２７は第２の従来例に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【００４９】
（一実施形態）
本発明の一実施形態に係る半導体装置について図１を参照しながら説明する。
【００５０】
図１に示すように、一実施形態に係る半導体装置は、例えば、環境保護に対応する高効率な電源制御機能付きポータブルデバイスで使用される、５Ｖの電源電圧と接続された高耐圧トランジスタ１２０と、１．２Ｖの電源電圧と接続され、高速動作用途の微細トランジスタ１２１とが混載されている構成例を説明する。
【００５１】
なお、図１においては、高圧トランジスタ１２０において、ＮＭＩＳトランジスタのみを示しているが、例えばＣＭＩＳを構成するために、１つの半導体基板１０１にＮＭＩＳトランジスタとＰＭＩＳトランジスタとが同時に形成されていることは自明であることから、ＮＭＩＳトランジスタのみを図示している。同様に、微細トランジスタ１２１においても、ＮＭＩＳトランジスタのみを図示し、ＰＭＩＳトランジスタを省略している。
【００５２】
高耐圧トランジスタ１２０は、例えばシリコン（Ｓｉ）からなる半導体基板１０１の上部に形成されたｐ型ウェル１０２及び該ｐ型ウェル１０２の上に形成されている。ｐ型ウェル１０２は、シャロウトレンチ分離（ＳＴＩ：Shallow Trench Isolation）からなる素子分離１０７によって区画されており、ｐ型ウェル１０２の上には、例えば酸化シリコン（ＳｉＯ２）からなるゲート絶縁膜１０８をそれぞれ介在させ、互いに間隔をおいて並行に延びる第１ゲート電極１２５及び第２ゲート電極１２６が形成されている。ここで、第１ゲート電極１２５のゲート長方向の幅は比較的に大きく、例えば５００ｎｍ〜１０００ｎｍ程度に設定されている。これに対し、第２ゲート電極１２６のゲート長方向の幅は比較的に小さく、例えば１００ｎｍ〜２００ｎｍ程度に設定されている。また、第１ゲート電極１２５と第２ゲート電極１２６との間隔は、８０ｎｍ〜２００ｎｍ程度に設定されている。
【００５３】
各ゲート電極１２５、１２６のゲート長方向の両側面上には、積層された絶縁膜からなるサイドウォール１１０が形成されている。該サイドウォール１１０は、内側から順次形成されたオフセットサイドウォール１４５、断面Ｌ字状のサイドウォール下層膜１４９及びサイドウォール上層膜１５０から構成される。なお、本実施形態においては、第１ゲート電極１２５と第２ゲート電極１２６との間の領域に形成されるサイドウォール１１０同士は、互いに接触して形成されている。
【００５４】
ｐ型ウェル１０２の上部であって、第１ゲート電極１２５における第２ゲート電極１２６と反対側の側部の下側及びその側方の領域には、ｎ型のＬＤＤ中濃度領域１３４が形成されている。また、ｐ型ウェル１０２の上部における第１ゲート電極１２５と第２ゲート電極１２６との間の領域には、ｎ型のＬＤＤ低濃度領域１３５が形成され、第２ゲート電極１２６の下側の領域及び第１ゲート電極１２５と反対側の側方の領域には、ｎ型のＬＤＤ中濃度領域１３４が形成されている。ここで、ＬＤＤ低濃度領域１３５は、第１ゲート電極１２５における第２ゲート電極１２６側の側部の下側にも重なり部分を有している。また、ＬＤＤ低濃度領域１３５は、第１ゲート電極１２５に対するドレイン領域と第２ゲート電極１２６に対するソース領域として共有されている。また、ＬＤＤ中濃度領域１３４及びＬＤＤ低濃度領域１３５の不純物の拡散深さは、ほぼ同一に設定されている。
【００５５】
第１ゲート電極１２５に対して第２ゲート電極１２６と反対側に位置するＬＤＤ中濃度領域１３４には、外側のサイドウォール１１０の下側及びその側方の領域に、ＬＤＤ中濃度領域１３４よりも接合深さが浅く且つ高濃度のｎ型のソース領域１０３が形成されている。また、第２ゲート電極１２６に対して第１ゲート電極１２５と反対側に位置するＬＤＤ中濃度領域１３４には、外側のサイドウォール１１０の下端部及びその側方の領域に、ＬＤＤ中濃度領域１３４よりも接合深さが浅く且つ高濃度のｎ型のドレイン領域１０５が形成されている。
【００５６】
第１ゲート電極１２５、第２ゲート電極１２６、ソース領域１０３及びドレイン領域１０５の各上部には、ニッケル（Ｎｉ）等からなるシリサイド層１１２がそれぞれ形成されている。
【００５７】
なお、図示しないＰＭＩＳトランジスタは、図１に示すＮＭＩＳトランジスタのソース領域１０３、ドレイン領域１０５、ＬＤＤ中濃度領域１３４及びＬＤＤ低濃度領域１３５の各導電型がｐ型に形成されている。
【００５８】
次に、微細トランジスタ１２１の構成を説明する。
【００５９】
微細トランジスタ１２１は、半導体基板１０１の上部に形成された、ｐ型ウェル１０２とは異なるｐ型ウェル１２２及び該ｐ型ウェル１２２の上に形成されている。ｐ型ウェル１２２は、ＳＴＩからなる素子分離１０７で区画されており、ｐ型ウェル１２２の上には、ＳｉＯ２からなる薄膜ゲート絶縁膜１２４を介在させた第３ゲート電極１２７が形成されている。ここで、第３ゲート電極１２７のゲート長方向の幅は、例えば５０ｎｍ〜１００ｎｍ程度に設定されている。
【００６０】
第３ゲート電極１２７のゲート長方向の両側面上には、積層された絶縁膜からなるサイドウォール１１０が形成されている。該サイドウォール１１０は、内側から順次形成されたオフセットサイドウォール１４５、断面Ｌ字状のサイドウォール下層膜１４９及びサイドウォール上層膜１５０から構成される。
【００６１】
ｐ型ウェル１２２の上部であって、第３ゲート電極１２７における両側部の下側及びその両側方の領域には、ｎ型のエクステンション領域１４８が形成されている。また、ｐ型ウェル１２２の上部における各エクステンション領域１４８の外側の領域には、該エクステンション領域１４８よりも接合深さが深く且つ高濃度のソース領域１０３及びドレイン領域１０５が形成されている。
【００６２】
さらに、第３ゲート電極１２７、ソース領域１０３及びドレイン領域１０５の各上部には、Ｎｉ等からなるシリサイド層１１２がそれぞれ形成されている。
【００６３】
なお、微細トランジスタ１２１においても、図示しないＰＭＩＳトランジスタは、図１に示すＮＭＩＳトランジスタのソース領域１０３、ドレイン領域１０５及びエクステンション領域１４８の各導電型をｐ型としている。
【００６４】
このように、本実施形態に係る高耐圧トランジスタ１２０は、ゲート長方向の幅が比較的に大きい第１ゲート電極１２５と比較的に小さい第２ゲート電極１２６とを並行に形成することにより、第１ゲート電極１２５と第２ゲート電極１２６との間に形成されたＬＤＤ低濃度領域１３５への不純物の注入量を、後述するように、レジストマスクを用いることなく自己整合的に減らすことができる。その結果、マスク合わせが不要となるため、サステイン耐圧のばらつきがなく、且つデバイス面積の増大と工程の増加によるコストの増大を抑制することができる。
【００６５】
また、第１ゲート電極１２５と第２ゲート電極１２６との間のＬＤＤ低濃度領域１３５の不純物濃度が低いため、第１ゲート電極１２５の端部では電界が緩やかな注入プロファイルを実現できる。このため、インパクトイオン化率を低減できるので、基板リーク電流の増加による基板電位の上昇に伴うサステイン耐圧の低下を改善することができる。
【００６６】
また、第１ゲート電極１２５におけるソース領域１０３とＬＤＤ低濃度領域１３５との間の実効チャネル長を広げることができるため、ショートチャネル効果の影響を低減できる。その結果、トランジスタ領域を縮小でき、小チップ化を図ることができる。
【００６７】
さらに、後述するように、第２ゲート電極１２６に適当な電位を与えることにより、外部からＬＤＤ中濃度領域１３４及びドレイン領域１０５の空乏層の幅、抵抗及び電界をそれぞれ調整することができる。このため、回路設計の自由度が高く、サステイン耐圧の向上に加えてホットキャリアが流れる方向と位置とを変更できるので、ホットキャリアの寿命の劣化を改善することができる。
【００６８】
また、通常のＭＩＳトランジスタにおける拡散方法から変更がなく、構造が簡単であり、微細トランジスタ１２１等の低電圧駆動のロジックコアトランジスタとの混載が容易である。
【００６９】
（製造方法）
以下、前記のように構成された高耐圧トランジスタ１２０及び微細トランジスタ１２１の製造方法について図２〜図１２を参照しながら説明する。
【００７０】
まず、図２に示すように、Ｓｉからなる半導体基板１０１の上部に、３００ｎｍ〜４００ｎｍ程度の深さを持つＳＴＩからなる素子分離１０７を形成する。続いて、半導体基板１０１における高耐圧トランジスタ１２０のＮＭＩＳ領域には、イオンエネルギー（加速エネルギー）が１８０ｋｅＶ〜２３０ｋｅＶで、ドーズ量が１×１０１３ａｔｏｍ／ｃｍ２〜５×１０１３ａｔｏｍ／ｃｍ２程度のホウ素（Ｂ）をイオン注入することにより、ｐ型ウェル１０２を形成する。一方、半導体基板１０１における図示しないＰＭＩＳ領域には、イオンエネルギーが３５０ｋｅＶ〜４５０ｋｅＶで、ドーズ量が２×１０１２ａｔｏｍ／ｃｍ２〜８×１０１２ａｔｏｍ／ｃｍ２程度の燐（Ｐ）をイオン注入することにより、ｎ型ウェルを形成する。また、図示はしないが、ＮＭＩＳ及びＰＭＩＳの各高耐圧トランジスタの閾値電圧を決定するための、イオン注入をそれぞれ行う。
【００７１】
続いて、微細トランジスタ１２１のＮＭＩＳ領域に、イオンエネルギーが１８０ｋｅＶ〜２３０ｋｅＶで、ドーズ量が１×１０１３ａｔｏｍ／ｃｍ２〜５×１０１３ａｔｏｍ／ｃｍ２程度のホウ素（Ｂ）をイオン注入することにより、ｐ型ウェル１２２を形成する。一方、半導体基板１０１における図示しないＰＭＩＳ領域には、イオンエネルギーが３５０ｋｅＶ〜４５０ｋｅＶで、ドーズ量が０．５×１０１３ａｔｏｍ／ｃｍ２〜２×１０１３ａｔｏｍ／ｃｍ２程度の燐（Ｐ）をイオン注入することにより、ｎ型ウェルを形成する。また、図示はしないが、ＮＭＩＳ及びＰＭＩＳの各微細トランジスタの閾値電圧を決定するための、イオン注入をそれぞれ行う。
【００７２】
なお、高耐圧トランジスタ１２０と微細トランジスタ１２１の各ウェル注入及び閾値注入の順序は、特に問われない。
【００７３】
次に、図３に示すように、電源回路等に使用される高耐圧トランジスタ１２０の比較的に厚膜のゲート絶縁膜１０８として、半導体基板１０１上の全面に膜厚が１５ｎｍ〜２０ｎｍ程度のＳｉＯ２膜を形成する。このとき、ＳｉＯ２膜は、基板酸化（熱酸化）法による酸化膜とＬＰ−ＣＶＤ（Low Pressure-Chemical Vapor Deposition）膜等との積層膜とすることにより、素子分離（ＳＴＩ）１０７の端部によるストレス等を緩和することができる。また、ロジックトランジスタ又はＳＲＡＭ（Static Random Access Memory）トランジスタに使用される微細トランジスタ１２１の薄膜ゲート絶縁膜１２４は、一旦形成された厚膜のゲート絶縁膜１０８を酸化膜ウェットエッチによって除去し、その後、ｐ型ウェル１２２及び図示しないｎ型ウェルの上に、薄膜基板酸化法により膜厚が２ｎｍ〜３ｎｍ程度となるように形成する。
【００７４】
次に、図４に示すように、半導体基板１０１上の全面に、膜厚が１００ｎｍ〜１５０ｎｍ程度のノンドープのポリシリコン膜１０９を堆積する。その後、堆積したポリシリコン膜１０９における、高耐圧トランジスタ１２０のＮＭＩＳ領域及びＰＭＩＳ領域と微細トランジスタ１２１のＮＭＩＳ領域及びＰＭＩＳ領域とに、それぞれレジストマスクを用いて適宜イオン注入を行う。これにより、ゲート絶縁膜１０８及び薄膜ゲート絶縁膜１２４とポリシリコン膜１０９との界面における空乏化の抑制及びトランジスタの閾値電圧の調整を行い、ＣＭＩＳ構造に必要なポリシリコンゲートを形成する。
【００７５】
次に、図５に示すように、レジストマスク（図示せず）を用いてゲートパターンを形成する。このとき、高耐圧トランジスタ１２０のＮＭＩＳ領域においては、駆動能力及び閾値電圧を制御するトランジスタゲート電極となる第１ゲート電極１２５、及び該第１ゲート電極１２５のドレイン電極１０５側に所定の間隔をおいて配置され、ドレイン電極１０５の制御用のゲート電極となる第２ゲート電極１２６を同時に形成する。また、第１ゲート電極１２５と第２ゲート電極１２６とは、１つの活性領域であるｐ型ウェル１０２内に配置され、該ｐ型ウェル１０２内では、第１ゲート電極１２５と第２ゲート電極１２６とは互いに並行に形成されることを特徴とする。同様に、高耐圧トランジスタ１２０の図示しないＰＭＩＳ領域においても、第１ゲート電極１２５と第２ゲート電極１２６とは、１つの活性領域であるｎ型ウェル内に配置され、該ｎ型ウェル内では第１ゲート電極１２５と第２ゲート電極１２６とは互いに並行に形成される。
【００７６】
これと同時に、高耐圧トランジスタ１２０と同一のレジストマスクにより、微細トランジスタ１２１のＮＭＩＳ領域に、高速動作が可能なロジック回路を構成するための微細トランジスタ用ゲート電極である第３ゲート電極１２７を形成する。
【００７７】
なお、第１ゲート電極１２５と第２ゲート電極１２６との間隔は、後工程の高耐圧トランジスタ１２０におけるＬＤＤ注入工程で決められる値であり、８０ｎｍ〜２００ｎｍ程度とする。
【００７８】
このように、高耐圧トランジスタ１２０の、例えばＮＭＩＳ領域に、互いに並行な第１ゲート電極１２５及び第２ゲート電極１２６を形成することにより、第１ゲート電極１２５のドレイン形成領域が２つに分離される。これにより、ｐ型ウェル１０２には、第１ゲート電極１２５の両側のソース形成領域１２８及び第１ドレイン形成領域１２９と、第２ゲート電極１２６に対して第１ドレイン形成領域１２９と反対側に位置する第２ドレイン形成領域１３０の３つの拡散領域が形成される。これは、図示しないＰＭＩＳ領域においても同様である。
【００７９】
次に、図６に示すように、リソグラフィ法により、微細トランジスタ１２１のＮＭＩＳ領域及びＰＭＩＳ領域に、レジストマスク１３１を形成する。その後、高耐圧トランジスタ１２０のＮＭＩＳ領域及びＰＭＩＳ領域に、中濃度で比較的に深い接合面を形成するＬＤＤ注入である高耐圧ＬＤＤ注入１３２を実施する。
【００８０】
このとき、ＬＤＤ注入のチルト角１３３を高角度（大きい角度）とし、且つ第１ゲート電極１２５及び第２ゲート電極１２６に対して４方向からそれぞれ１回ずつの４回のイオン注入を行う。例えば、ＮＭＩＳ領域には、イオンエネルギーが４０ｋｅＶ〜６０ｋｅＶで、ドーズ量が０．７×１０１２ａｔｏｍ／ｃｍ２〜２×１０１２ａｔｏｍ／ｃｍ２程度の燐（Ｐ）をそれぞれチルト角が３５°〜６５°程度で４回注入する。また、ＰＭＩＳ領域には、イオンエネルギーが１２ｋｅＶ〜２０ｋｅＶで、ドーズ量が０．７×１０１２ａｔｏｍ／ｃｍ２〜２×１０１２ａｔｏｍ／ｃｍ２程度のホウ素（Ｂ）をそれぞれチルト角が３５°〜６５°程度で４回注入する。
【００８１】
このように、互いに近接して配置された第１ゲート電極１２５及び第２ゲート電極１２６をマスクとして、４方向から４回のイオン注入を行うことにより、ｐ型ウェル１０２の上部における第１ゲート電極１２５及び第２ゲート電極１２６のそれぞれ外側に位置するソース形成領域１２９及び第２ドレイン形成領域１３０には、３回から４回分のＬＤＤ注入が実施されて、ＬＤＤ中濃度領域１３４が形成される。一方、互いに隣接する第１ゲート電極１２５と第２ゲート電極１２６との間に位置する第１ドレイン形成領域１２９には、各ゲート電極１２５、１２６がＬＤＤ注入の影（マスク）となるため、２回分のＬＤＤ注入が実施される結果、ＬＤＤ低濃度領域１３５が形成される。該ＬＤＤ低濃度領域１３５には、２回分のイオンが注入されることから、例えば、ＮＭＩＳ領域には、合計で燐（Ｐ）が１．４×１０１２ａｔｏｍ／ｃｍ２〜４×１０１２ａｔｏｍ／ｃｍ２程度にイオン注入されることになる。また、ＰＭＩＳ領域には、ホウ素（Ｂ）が１．４×１０１２ａｔｏｍ／ｃｍ２〜４×１０１２ａｔｏｍ／ｃｍ２程度がイオン注入されることになる。
【００８２】
これらＬＤＤ低濃度領域１３５とＬＤＤ中濃度領域１３４とは、２つの並行するゲート電極１２５、１２６により同時に形成され、不純物イオンが注入される領域がゲート電極間隔１３６によって決定される。従って、ＬＤＤ中濃度領域１３４とＬＤＤ低濃度領域１３５とは、レジストマスクのアライメントに依存することなく、高精度に形成できるという効果を有する。
【００８３】
また、第１ゲート電極１２５のソース形成領域１２８に形成されたＬＤＤ中濃度領域１３４と第１ゲート電極１２５との重なり幅である第１オーバラップ幅１３７は、５０ｎｍ〜１５０ｎｍ程度と比較的に大きい。これに対し、ＬＤＤ低濃度領域１３５は、ＬＤＤ注入が各ゲート電極１２５、１２６に並行な方向に限定されるため、第１ゲート電極１２５とＬＤＤ低濃度領域１３５との重なり幅である第２オーバラップ幅１３８は２０ｎｍ〜５０ｎｍ程度と重なり幅が小さい。これにより、第１ゲート電極１２５のソース形成領域１２８と第１ドレイン形成領域１２９との間の実効チャネル長１３９を拡大することができる。これにより、ショートチャネル効果の影響を低減できるため、トランジスタ領域を縮小でき、デバイス面積の縮小を図ることができる。従って、マスク合わせを必要としないことから、サステイン耐圧のばらつきをなくすことができる上に、デバイス面積の縮小を図れる共に、工程の増加によるコストの増大を抑制することができる。
【００８４】
また、第１ドレイン形成領域１２９は、注入濃度が低く、電界の変化が緩やかな注入プロファイルを形成し、インパクトイオン化率を低減できる。このため、基板リーク電流の増加による基板電位の上昇に伴うサステイン耐圧の低下を改善することができる。
【００８５】
さらに、高耐圧ＬＤＤ注入１３２を行った後に熱処理を加えることにより、緩やかな注入プロファイルを形成できる。このため、サステイン耐圧の改善効果をより一層高めることができる。熱処理条件は、不純物の注入条件にもよるが、低温且つ長時間の加熱条件の場合は、例えば温度が５００℃〜７５０℃で６０分〜１２０分程度の熱処理を用いることができる。一方、高温且つ短時間の加熱条件の場合は、例えば温度が７５０℃〜１０００℃でスパイク熱処理〜６０分の熱処理を用いることができる。本熱処理工程は、微細トランジスタ１２１におけるトランジスタ特性に大きく関わるエクステンション注入を行う前に実施されるため、微細トランジスタ１２１の特性劣化は無視できる。
【００８６】
また、第２ゲート電極１２６の第１ドレイン形成領域１２９と第２ドレイン形成領域１３０については、ＬＤＤ中濃度領域１３４と第２ゲート電極１２６との重なり幅である第３オーバラップ幅１４０は５０ｎｍ〜１５０ｎｍ程度と大きい。一方、ＬＤＤ低濃度領域１３５と第２ゲート電極１２６との重なり幅である第４オーバラップ幅１４１は２０ｎｍ〜５０ｎｍ程度である。また、ＬＤＤ注入が各ゲート電極１２５、１２６に対して並行な方向に限定されているため、ＬＤＤ中濃度領域１３４とＬＤＤ低濃度領域１３５との重なり幅は小さいが、高耐圧ＬＤＤ注入１３２を行った後に熱処理を加えるため、第２ゲート電極幅１４２を小さくすることにより、ＬＤＤ中濃度領域１３４とＬＤＤ低濃度領域１３５とを第２ゲート電極１２６の下側で接触させることが可能となる。図６は、熱処理を加えた状態を示している。
【００８７】
ここで、所定のＬＤＤ低濃度領域１３５が形成されるための条件として、図６に示すゲート電極間隔１３６、ゲート電極高さ１４３、第２ゲート電極幅１４２、チルト角１３３及びＬＤＤ注入深さ１４４の関係について整理する。
【００８８】
図７（ａ）及び図７（ｂ）に、高耐圧ＬＤＤ注入１３２を行った後に、前述した熱処理による注入イオンの熱拡散距離が３０ｎｍ程度であると想定して、それぞれ許容できるチルト角１３３とゲート電極間隔１３６とを示す。
【００８９】
例えば、図７（ａ）において、ゲート電極高さ１４３を１２０ｎｍとし、熱処理後のＬＤＤ注入深さ１４４を８０ｎｍとし、且つ、第２ゲート電極幅１４２を１５０ｎｍとした場合には、チルト角１３３を５１°以下とすれば、第２ゲート電極１２６をＬＤＤ注入による注入イオンが突き抜けることなく、第１ドレイン形成領域１２９に不純物イオンが注入される。従って、図７（ｂ）からは、この条件でのゲート電極間隔１３６は、８８ｎｍ以下に設定すれば良いことが分かる。また、図７（ｂ）から、第２ゲート電極幅１４２を２００ｎｍとした場合には、ゲート電極間隔１３６は１１７ｎｍ以下に設定すれば良いことが分かる。
【００９０】
図８（ａ）に高耐圧トランジスタ１２０のＮＭＩＳ領域の平面構成を示す。また、図８（ｂ）には、図８（ａ）の構成を９０°回転したトランジスタも併記している。いずれのトランジスタ配置においても、ＬＤＤ注入のチルト角１３３を比較的に高角度とし、且つ、ゲート電極１２５、１２６に対して４方向のイオン注入を行っている。このため、近接して配置された第１ゲート電極１２５及び第２ゲート電極１２６の外側のソース形成領域１２９及び第２ドレイン形成領域１３０には、３回から４回分のＬＤＤ注入によってＬＤＤ中濃度領域１３４が形成される。一方、近接して配置された第１ゲート電極１２５及び第２ゲート電極１２６の間の第１ドレイン形成領域１２９には、近接したゲート電極同士がＬＤＤ注入の影となるため、２回分のＬＤＤ注入となり、その結果、不純物濃度が最も低いＬＤＤ低濃度領域１３５が形成される。このように、本実施形態によると、トランジスタの配置方向の制約がなく、設計の自由度が高くなる。
【００９１】
次に、図９に示すように、ＬＰ−ＣＶＤ法により、各ゲート電極１２５、１２６及び１２７を含む半導体基板１０１上の全面に、膜厚が５ｎｍ〜２０ｎｍ程度のＴＥＯＳ（Tetra-Etyhl-Ortho-Silicate）又は窒化シリコン（ＳｉＮ）等からなる絶縁膜を堆積し、堆積した絶縁膜に対して異方性のドライエッチによるエッチバックを行って、各ゲート電極１２５、１２６及び１２７の両側面上にそれぞれオフセットサイドウォール１４５を形成する。なお、このとき、図９に示すように、オフセットサイドウォール１４５の各上端部は必ずしも形成されていなくてもよい。続いて、リソグラフィ法により、高耐圧トランジスタ１２０を覆うレジストマスク１４６を形成し、微細トランジスタ１２１におけるＮＭＩＳ領域の基板表面に高濃度で且つ浅い接合面となるエクステンション注入１４７を行って、ｎ型のエクステンション領域１４８を形成する。ＮＭＩＳ領域のエクステンション注入条件として、イオンエネルギーが２ｋｅＶ〜４ｋｅＶで、ドーズ量が１×１０１５ａｔｏｍ／ｃｍ２〜３×１０１５ａｔｏｍ／ｃｍ２程度の砒素（Ａｓ）をチルト角０°程度でイオン注入する。また、ＰＭＩＳ領域のエクステンション注入条件として、イオンエネルギーが０．３ｋｅＶ〜１ｋｅＶで、ドーズ量が２×１０１４ａｔｏｍ／ｃｍ２〜８×１０１４ａｔｏｍ／ｃｍ２程度のホウ素（Ｂ）をチルト角０°程度でイオン注入する。
【００９２】
次に、図１０に示すように、それぞれオフセットサイドウォール１４５が形成された各ゲート電極１２５、１２６及び１２７を含む半導体基板１０１上の全面に、ＬＰ−ＣＶＤ法によるＴＥＯＳ、又はＳＡ−ＣＶＤ（Sub Atmospheric-Chemical Vapor Deposition）法によるＮＳＧ（Non-doped Silicate Glass）からなり、膜厚が１０ｎｍ程度のサイドウォール下層膜１４９を堆積し、続いて、サイドウォール下層膜１４９の上に、ＡＬＤ（Atomic Layer Deposition）法によるＳｉＮからなり、膜厚が３５ｎｍ〜６０ｎｍ程度のサイドウォール上層膜１５０を堆積する。続いて、サイドウォール上層膜１５０及びサイドウォール下層膜１４９に対して異方性のドライエッチによるエッチバックを行って、各ゲート電極１２５、１２６及び１２７の側面上に、それぞれオフセットサイドウォール１４５、サイドウォール下層膜１４９及びサイドウォール上層膜１５０からなるサイドウォール１１０を形成する。このとき、第１ゲート電極１２５と第２ゲート電極１２６との間のゲート電極間隔１３６が小さく、例えば８８ｎｍ程度の場合には、第１ゲート電極１２５と第２ゲート電極１２６との間にサイドウォール１１０が埋め込まれるため、第１ゲート電極１２５と第２ゲート電極１２６との間に形成されるサイドウォール１１０同士は互いに接続される。
【００９３】
次に、図１１に示すように、高耐圧トランジスタ１２０及び微細トランジスタ１２１のＮＭＩＳ領域とＰＭＩＳ領域とに、それぞれ同時にソース・ドレイン注入１５１を行う。ＮＭＩＳ領域には、例えば、イオンエネルギーが１５ｋｅＶ〜４０ｋｅＶで、ドーズ量が２×１０１５ａｔｏｍ／ｃｍ２〜８×１０１５ａｔｏｍ／ｃｍ２程度の砒素（Ａｓ）、及びイオンエネルギーが５ｋｅＶ〜１５ｋｅＶで、ドーズ量が１×１０１５ａｔｏｍ／ｃｍ２〜５×１０１５ａｔｏｍ／ｃｍ２程度の燐（Ｐ）のうちの少なくとも一方をイオン注入する。また、ＰＭＩＳ領域には、イオンエネルギーが１ｋｅＶ〜３ｋｅＶで、ドーズ量が２×１０１５ａｔｏｍ／ｃｍ２〜８×１０１５ａｔｏｍ／ｃｍ２程度のホウ素（Ｂ）をイオン注入する。これにより、高耐圧トランジスタ１２０及び微細トランジスタ１２１のソース領域１０３及びドレイン領域１０５がそれぞれ形成される。このとき、図示はしないが、ソース・ドレイン注入１５１は、各ゲート電極１２５、１２６及び１２７の上部にも同時にイオン注入される。なお、ＮＭＩＳ領域とＰＭＩＳ領域とのソース・ドレイン注入１５１の実施順序は、特に問われない。続いて、イオン注入で導入された各不純物を活性化するため、高温短時間のランプ加熱又はレーザ加熱により、温度が１０００℃以上の活性化熱処理を行う。
【００９４】
次に、図１２に示すように、スパッタ法等により、ソース領域１０３及びドレイン領域１０５と、各ゲート電極１２５、１２６及び１２７とを含む半導体基板１０１上の全面に、膜厚が５ｎｍ〜２０ｎｍ程度の高融点金属であるニッケル（Ｎｉ）膜を堆積する。その後、堆積したＮｉ膜をシリサイド化する熱処理を加える。続いて、塩酸等により、シリサイド化されない未反応のＮｉ膜をウェットエッチにより除去する。その後、熱処理を適宜行うことにより、半導体基板１０１の第１ドレイン形成領域１２９を除く、第１ゲート電極１２５、第２ゲート電極１２６及び第３ゲート電極１２７の各上部、並びにソース領域１０３及びドレイン領域１０５の各上部に、ＮｉＳｉからなるシリサイド層１１２をそれぞれ形成する。
【００９５】
以上のように、本実施形態に係る半導体装置の製造方法によると、ＬＤＤ中濃度領域１３４、ＬＤＤ低濃度領域１３５、ソース領域１０３及びドレイン領域１０５、並びに各シリサイド層１１２を、全て自己整合的に形成することができる。従って、レジストマスクに依存せず、アライメントずれが生じないことから、サステイン耐圧のばらつきが抑制された、高精度なドレイン拡張型のトランジスタを実現することができる。
【００９６】
（一実施形態の第１変形例）
一実施形態の第１変形例に係る半導体装置について図１３を参照しながら説明する。
【００９７】
図１３に示すように、ソース領域１０３を共有した、互いに隣接する２つのトランジスタを差動回路として用いるペア型トランジスタであって、ソース領域１０３を中心に左右反転したペア型トランジスタ１５２Ａとペア型トランジスタ１５２Ｂとがそれぞれ配置されている。ここで、図１３において、図１と同一の構成部材には同一の符号を付すことにより、説明を省略する。
【００９８】
ペア型トランジスタ１５２Ａ及び１５２Ｂは、本実施形態に係る高耐圧トランジスタ１２０からなり、従って、上述したように、マスクのアライメントずれが生じないため、動作特性のばらつきの増大によるデバイスの性能劣化が生じない。
【００９９】
（一実施形態の第２変形例）
また、図１４の第２変形例に示すように、ドレイン領域１０５を共有した、互いに隣接する２つのトランジスタを差動回路として用いるペア型トランジスタ１５０Ａ及び１５０Ｂについても同様にマスクのアライメントずれが生じないため、動作特性のばらつきの増大によるデバイスの性能劣化が生じない。
【０１００】
（動作説明）
次に、図１５〜図１８を用いて、第１ゲート電極１２５及び第２ゲート電極１２６に印加される４通りの電位によるチャネルの形成と空乏層の広がりについて説明する。
【０１０１】
まず、図１５に示すように、第１ゲート電極１２５と第２ゲート電極１２６に共にハイ（Ｈｉ）電圧が印加された場合は、ｐ型ウェル１０２における第１ゲート電極１２５のゲート絶縁膜１０８の直下の領域には反転層によるチャネル１０２ａが形成される。このとき、ドレイン領域１０５にもハイ電圧が印加されていることから、第２ゲート電極１２６及びドレイン領域１０５には、バイアス電圧が実質的に印加されていない。このため、高耐圧トランジスタ１２０には、あたかも第２ゲート電極１２６が設けられていない、ドレイン抵抗が付加されたトランジスタのような動作を行わせることができる。
【０１０２】
次に、図１６に示すように、第１ゲート電極１２５にハイ電圧が印加され、第２ゲート電極１２６にロウ（Ｌｏｗ）電圧が印加された場合は、ｐ型ウェル１０２における第１ゲート電極１２５のゲート絶縁膜１０８の直下の領域には、反転層によるチャネル１０２ａが形成される。一方、ドレイン領域１０５には、ハイ電圧のバイアスが印加されている。ＮＭＩＳトランジスタの場合は、第２ゲート電極１２６の下のＬＤＤ中濃度領域１３４の不純物はｎ型キャリアの電子である。従って、発生した電界により第２ゲート電極１２６のゲート絶縁膜１０８の表面の電子がドレイン領域１０５の方向に移動する。このため、ゲート絶縁膜１０８の表面に空乏層１５７が形成されることから、第２ゲート電極１２６付近の電流パスが細くなり、その結果、ドレイン抵抗を増大させることができる。
【０１０３】
次に、図１７に示すように、第１ゲート電極１２５にロウ電圧が印加され、第２ゲート電極１２６にハイ電圧が印加された場合は、ｐ型ウェル１０２における第１ゲート電極１２５のゲート絶縁膜１０８の直下の領域には、チャネル１０２ａが形成されておらず、オフ状態となっている。一方、ドレイン領域１０５にもハイ電圧が印加されているため、第２ゲート電極１２６及びドレイン領域１０５には、バイアス電圧が実質的に印加されていない。このため、高耐圧トランジスタ１２０には、あたかも第２ゲート電極が設けられていない、ドレイン抵抗が付加されたトランジスタのような動作を行わせることができる。
【０１０４】
次に、図１８に示すように、第１ゲート電極１２５及び第２ゲート電極１２６に共にロウ電圧が印加された場合は、ｐ型ウェル１０２における第１ゲート電極１２５のゲート絶縁膜１０８の直下の領域には、チャネル１０２ａが形成されておらず、オフ状態となっている。一方、ドレイン領域１０５にはハイ電圧が印加されているため、第２ゲート電極１２６及びドレイン領域１０５には、バイアス電圧が印加されている。ＮＭＩＳトランジスタの場合には、第２ゲート電極１２６の下のＬＤＤ中濃度領域１３４の不純物はｎ型キャリアの電子である。従って、発生した電界により第２ゲート電極１２６のゲート絶縁膜１０８の表面の電子がドレイン領域１０５の方向に移動する。このため、ゲート絶縁膜１０８の表面に空乏層１５７が形成されて、第２ゲート電極１２６付近の電流パスが細くなる。その結果、ドレイン抵抗を増大させることができるので、オフリーク電流も低減することができる。
【０１０５】
このように、第２ゲート電極１２６に所定の電位を付与することにより、外部からＬＤＤ中濃度領域１３４及びＬＤＤ低濃度領域１３５を含むドレイン領域１０５の空乏層の幅、抵抗値及び電界を調整できるため、回路設計の自由度が高くなると共に、ＬＤＤ中濃度領域１３４、ＬＤＤ低濃度領域１３５及びドレイン領域１０５の空乏層１５７の制御が可能となる。これにより、サステイン耐圧の向上に加え、ホットキャリアが流れる方向と位置とを調整できるので、ホットキャリアの寿命の劣化を改善することができる。
【０１０６】
なお、図１５〜図１８においては、ＮＭＩＳトランジスタの場合について説明したが、ＰＭＩＳトランジスタの場合にも同様の効果を得ることができる。すなわち、ＰＭＩＳトランジスタの場合は、ＮＭＩＳトランジスタのｎ型不純物をｐ型不純物に変更し、ｐ型不純物をｎ型不純物に変更することにより得られる。また、ＮＭＩＳトランジスタの場合のハイ電圧は、例えば５Ｖであり、ロウ電圧は、例えば０Ｖである。従って、ＰＭＩＳトランジスタにおけるハイ電圧は、例えば０Ｖと、ロウ電圧は、例えば５Ｖと読みかえればよい。
【０１０７】
（一実施形態の第３変形例）
図１９は一実施形態の第３変形例に係る半導体装置である高耐圧トランジスタの断面構成を示している。
【０１０８】
図１９に示すように、第３変形例に係る高耐圧トランジスタ１２０は、第２ゲート電極１２６のゲート長方向の幅寸法（ゲート電極幅１４２）を大きくした構成を採る。このようにしても、上述した図１５〜図１８までの動作による効果と同様の効果を得ることができる。すなわち、第１ゲート電極１２５及び第２ゲート電極１２６に共にハイ電圧が印加された場合には、ｐ型ウェル１０２における第１ゲート電極１２５及び第２ゲート電極１２６の各ゲート絶縁膜１０８の直下の領域には、それぞれ反転層によるチャネルが形成される。
【０１０９】
なお、第２ゲート電極幅１４２が比較的に小さい場合には、ＬＤＤ低濃度領域１３５とＬＤＤ中濃度領域１３４との空乏層を短絡させることも可能である。
【０１１０】
また、第１ゲート電極１２５にハイ電圧が印加され、第２ゲート電極１２６にロウ電圧が印加された場合には、ｐ型ウェル１０２における第２ゲート電極１２６のゲート絶縁膜１０８の下側部分を高抵抗層として使用可能である。
【０１１１】
また、第１ゲート電極１２５にロウ電圧が印加され、第２ゲート電極１２６にハイ電圧が印加された場合は、通常の第１ゲート電極１２５のみのオフ状態とすることができる。また、第１ゲート電極１２５及び第２ゲート電極１２６に共にロウ電圧を印加した場合は、通常のオフ状態とすることができる。
【０１１２】
このように、第２ゲート電極幅１４２の値を適当に調節することによっても、種々のトランジスタ動作が可能となる。
【０１１３】
（一実施形態の第４変形例）
図２０は一実施形態の第４変形例に係る半導体装置である高耐圧トランジスタの製造方法の要部の一工程の断面構成を示している。
【０１１４】
図２０に示すように、ＬＤＤ低濃度領域１３５が形成できる範囲で、第１ゲート電極１２５と第２ゲート電極１２６との間のゲート電極間隔１３６の値を大きく設定した場合には、サイドウォール１１０をゲート電極同士の隙間に埋め込むことは困難となる。
【０１１５】
従って、ソース・ドレイン注入１５１を実施する工程において、第１ゲート電極１２５及び第２ゲート電極１２６の上側部分にそれぞれ端面の境界を設けるように、レジストマスク１５４を形成することにより、アライメントずれの影響を実質的に受けない構造を得ることができる。
【０１１６】
（一実施形態の第５変形例）
図２１及び図２２は一実施形態の第５変形例に係る半導体装置である高耐圧トランジスタの製造方法の要部の工程順の断面構成を示している。
【０１１７】
ゲート電極間隔１３６を比較的に大きい値に設定している場合には、まず、図２１に示すように、半導体基板１０１の上の全面に、絶縁膜であるシリサイドブロック膜１５５をゲート電極同士の隙間に埋め込むように堆積する。
【０１１８】
次に、図２２に示すように、堆積されたシリサイドブロック膜１５５に対して、等方性のウェットエッチを行うことにより、シリサイドブロック膜１５５をゲート電極同士の隙間にのみ残留させる。これにより、ゲート電極同士の隙間がサイドウォール１１０によって埋め込むことができない場合であっても、ゲート電極同士の隙間にシリサイドブロック膜１５５を選択的に形成することにより、各シリサイド層１１２をセルファラインにより形成することができる。
【０１１９】
（一実施形態の第６変形例）
図２３に示すように、堆積されたシリサイドロック膜１５５に対して、等方性のウェットエッチに代えて、異方性のドライエッチを行うことによっても、ゲート電極同士の隙間にのみシリサイドロック膜１５５を残留させることができる。従って、第５変形例と同様に、各シリサイド層１１２をセルファラインにより形成することができる。
【０１２０】
さらに、第６変形例においては、ゲート電極同士の隙間だけでなく、第１ゲート電極１２５及び第２ゲート電極１２６の外側のサイドウォール１１０の下部の側面上にもシリサイドブロック膜１５５をサイドウォール状に残留させることができる。このため、ソース領域１０３及びドレイン領域１０５において、それらの上部に形成される各シリサイド層１１２の内側の端部と各ゲート電極１２５、１２６の外側の端部との間隔を大きくすることができる。従って、各シリサイド層１１２からの各ゲート電極１２５、１２６に対する電界集中を緩和することができる。
【０１２１】
（一実施形態の第７変形例）
図２４に示すように、ＬＤＤ低濃度領域１３５が形成できる範囲で、且つゲート電極同士の隙間にシリサイドブロック膜１５５を埋め込むことができない、すなわちＬＤＤ低濃度領域１３５の上面が露出してしまうような場合は、シリサイドブロック膜１５５の上における第１ゲート電極１２５及び第２ゲート電極１２６の上側部分にそれぞれ端面の境界を設けるように、レジストマスク１５６を形成すればよい。
【０１２２】
従って、形成したレジストマスク１５６を用いて、シリサイドブロック膜１５５をエッチングした後、図２５に示すように、各シリサイド層１１２を形成することにより、アライメントずれの影響を実質的に受けない半導体装置を得ることができる。
【０１２３】
なお、上述した実施形態及びその変形例において、オフセットサイドウォール１４５にＴＥＯＳ膜又はＳｉＮ膜等の絶縁膜を用いたが、ゲート電極１２５、１２６又は半導体基板１０１が被る酸化等を抑制するために、低温で成膜が可能なＳＡ−ＣＶＤによるＮＳＧ膜、低温ＬＰ−ＴＥＯＳ膜、低温ＡＬＤ−ＳｉＮ膜、低温炭化シリコン（ＳｉＣ）膜又は酸窒化シリコン（ＳｉＯＮ）等を用いることができる。
【０１２４】
また、本実施形態及びその変形例において、シリサイド層１１２には、Ｎｉシリサイドを用いたが、コバルト（Ｃｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、白金（Ｐｔ）若しくはモリブデン（Ｍｏ）、又やそれらの金属合金若しくは積層金属によるシリサイドを用いても特に問題はない。
【０１２５】
また、本実施形態及びその変形例において、微細トランジスタ１２１を構成する薄膜ゲート絶縁膜１２４の構成材料は、ＳｉＯ２に限られない。例えば、酸化ハフニウム（ＨｆＯ２）、ハフニウムシリケート（ＨｆＳｉｘＯｙ）若しくはハフニウムアルミネート（ＨｆＡｌｘＯｙ）等の高誘電率（ｈｉｇｈ−ｋ）材料、又はＳｉＯ２を含め、これらに窒素を添加した絶縁膜の群から選ばれるいずれか１つを含む単層膜、又はこれらの群から選ばれる少なくとも１つの膜を含む積層膜であってもよい。また、薄膜ゲート絶縁膜１２４の膜厚は、ゲート長、ＥＯＴ（等価酸化膜厚）の許容値、及びリーク電流の許容値等を考慮して適宜決定すればよい。
【０１２６】
また、各ゲート電極１２５、１２６及び１２７の構成材料には、アモルファスＳｉ又はノンドープポリシリコンに、燐（Ｐ）、砒素（Ａｓ）、ホウ素（Ｂ）又はインジウム（Ｉｎ）等をイオン注入によりドーピングした、シリコン（Ｓｉ）を含む電極材料を用いることができる。また、ゲルマニウム（Ｇｅ）をドーピングしたシリコンゲルマニウム（ＳｉＧｅ）等のＳｉを含む電極材料でもよく、加工性又はシリサイド反応等の観点から適宜決定すればよい。各ゲート電極１２５、１２６及び１２７の形成方法としては、ＬＰ−ＣＶＤ法、スパッタ法若しくはＡＬＤ法等の堆積法、又は塗布系シリコン材料による塗布法を用いることもできる。さらには、カーボン若しくは金属をドーピングしたシリコン材料又はポーラスシリコン等も選択が可能である。
【０１２７】
また、本実施形態及びその変形例においては、電圧が５Ｖの電源電圧と接続された高耐圧トランジスタ１２０、及び電圧が１．２Ｖの電源電圧と接続され高速動作用途の微細トランジスタ１２１を混載した半導体装置を例に説明したが、この構成に限られない。すなわち、据え置きデバイスとして使用される、電圧が１２Ｖ又は２４Ｖの電源電圧、さらには高耐圧の６０Ｖの電源電圧を持つ車載デバイスに対応するための高効率な電源制御機能付きバッテリー制御回路にも応用可能である。この場合は、当然ながら、電源電圧に応じてゲート絶縁膜１０８の膜厚、ゲート長及びゲート電極の高さ等はスケーリングする必要がある。
【産業上の利用可能性】
【０１２８】
本発明に係る半導体装置及びその製造方法は、面積の増大及び製造工程の増加を生じることなくサステイン耐圧を改善し、サステイン耐圧のばらつきの抑制及びトランジスタの形成後のドレイン抵抗及び接合プロファイルの調整が可能な、自由度が高い半導体装置を実現でき、例えば電源電圧が高い環境分野又は車載分野用途の高性能ＬＳＩデバイス等に有用である。
【符号の説明】
【０１２９】
１０１ 半導体基板
１０２ ｐ型ウェル（半導体領域）
１０２ａ チャネル
１０３ ソース領域
１０５ ドレイン領域
１０７ 素子分離
１０８ ゲート絶縁膜
１０９ ポリシリコン膜
１１０ サイドウォール
１１２ シリサイド層
１２０ 高耐圧トランジスタ
１２１ 微細トランジスタ
１２２ ｐ型ウェル
１２４ 薄膜ゲート絶縁膜
１２５ 第１ゲート電極
１２６ 第２ゲート電極
１２７ 第３ゲート電極
１２８ ソース形成領域
１２９ 第１ドレイン形成領域
１３０ 第２ドレイン形成領域
１３１ レジストマスク
１３２ 高耐圧ＬＤＤ注入
１３３ チルト角
１３４ ＬＤＤ中濃度領域
１３５ ＬＤＤ低濃度領域
１３６ ゲート電極間隔
１３７ 第１オーバラップ幅
１３８ 第２オーバラップ幅
１３９ 実効チャネル長
１４０ 第３オーバラップ幅
１４１ 第４オーバラップ幅
１４２ 第２ゲート電極幅
１４３ ゲート電極高さ
１４４ ＬＤＤ注入深さ
１４５ オフセットサイドウォール
１４６ レジストマスク
１４７ エクステンション注入
１４８ エクステンション領域
１４９ サイドウォール下層膜
１５０ サイドウォール上層膜
１５１ ソース・ドレイン注入
１５２Ａ ペア型トランジスタ
１５２Ｂ ペア型トランジスタ
１５４ レジストマスク
１５５ シリサイドブロック膜
１５６ レジストマスク
１５７ 空乏層
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Transistor）分野における高電圧を駆動可能な高集積ＣＭＩＳ（Complementary Metal Insulator semiconductor）用トランジスタ等の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高度集積化及び微細化に伴い、トランジスタにおいても微細化が急速に進められている。トランジスタの微細化に伴い、半導体集積回路装置の電源電圧は、スケーリング則に応じて低下している。一方、高耐圧トランジスタを搭載した高性能ＬＳＩ（Large Scale Integration）が環境分野及び車載分野の用途として必要性を増している。これらの市場の要望を満たすために、現在では微細ＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスである、例えば駆動電圧が１．２Ｖの低電圧駆動トランジスタと駆動電圧が３．３ＶのＩ／Ｏトランジスタとに加えて、電源コントローラ、モータコントローラ又はＬＣＤ等を駆動するための５Ｖ、１２Ｖ若しくは２４Ｖ、又はそれ以上の電源電圧を要求される高耐圧トランジスタが必要となっており、これらを混載した集積回路装置の開発が加速している。
【０００３】
これら高耐圧トランジスタを作製するには、ゲート絶縁膜の耐圧及びソース・ドレイン間の耐圧（サステイン耐圧）等の各耐圧を十分に高める必要があり、一般に、ゲート絶縁膜の耐圧は、その厚膜化により耐圧を向上させている。一方、サステイン耐圧の向上を図るには、通常、ＭＯＳ型のトランジスタにおいて、図２６に示すように、ゲート電極１９の近傍のドレイン領域１５に、レジストマスクを用いて濃度が薄い拡散層１６を形成するドレイン拡張型のＮＭＯＳトランジスタ１Ａがある。また、図２７に示すように、ゲート電極１９の下側に濃度が低い不純物領域よりなるＰＮ接合を備えたドレイン拡張型のＮＭＯＳトランジスタ１Ｂが提案されている（例えば、特許文献１を参照。）。
【０００４】
図２６に示すＮＭＯＳトランジスタ１Ａは、その全体が半導体基板１１のｐ型ウェル領域１２に形成される。ソース領域１３と隣接するソースＬＤＤ領域１４は、通常のＣＭＯＳに適用されるｎ型ＬＤＤ（Lightly Doped Drain）注入法により形成される。ドレイン領域１０５と隣接するドレインＬＤＤ領域１６の不純物濃度は、ソースＬＤＤ領域１４の不純物濃度よりも低いｎ型ドーパント濃度を有する、極低濃度にドープされた領域である。
【０００５】
ＮＭＯＳトランジスタ１Ａの製造方法は、まず、半導体基板１１の上部に素子分離１７を選択的に形成し、さらに、半導体基板１１にｐ型ウェル領域１２を形成する。その後、半導体基板１１の主面上にゲート絶縁膜１８を形成し、続いて、ゲート絶縁膜１８の上にゲート電極１９を選択的に形成する。
【０００６】
次に、イオン注入法により、ゲート電極１９をマスクとしてｐ型ウェル領域１２にイオン打ち込みを行って、ドレインＬＤＤ領域１６を形成する。
【０００７】
次に、ゲート電極１９をマスクとして、コアＣＭＯＳのｎ型ＬＤＤ注入法により、ｐ型ウェル領域１２にソースＬＤＤ領域１４を形成する。このとき、先に形成されたドレインＬＤＤ領域１６を第１のレジストマスク（図示せず）によりマスクする。
【０００８】
次に、ゲート電極１９を覆うように、半導体基板１１の主面上に、シリコン酸化膜又はシリコン窒化膜を成膜する。その後、第２のレジストマスクにより、ドレインＬＤＤ領域１６を保護した状態で、成膜されたシリコン酸化膜等に対して異方性エッチングを行って、サイドウォール２０及びシリサイドブロック２２を形成する。
【０００９】
次に、ＣＭＯＳのｎ型ソース・ドレイン注入法により、ゲート電極１９、サイドウォール２０及びシリサイドブロック２２をマスクとして、ｐ型ウェル領域１２の上部にソース領域１３及びドレイン領域１５を自己整合的に形成する。
【００１０】
次に、半導体基板１１の上に、高融点金属膜を成膜した後、熱処理を行うことにより、ソース領域１３及びドレイン領域１５の上部並びにゲート電極１９のシリサイドブロック２２からの露出面に、それぞれシリサイド層１１２を自己整合的に形成する。
【００１１】
これにより、極めて低濃度のドレインＬＤＤ領域１６であるドレイン拡張領域を備えたＮＭＯＳトランジスタ１Ａが形成される。
【００１２】
一方、図２７に示すように、ドレイン拡張型のＮＭＯＳトランジスタ１Ｂの製造方法は、まず、半導体基板１１の上部に、第１の素子分離１７及び第２の素子分離２５を選択的に形成する、その後、通常ＣＭＯＳに適用されるＮＭＯＳ及びＰＭＯＳトランジスタ製造用のツイン・ウェル注入法により、半導体基板１１の上部に、それぞれレジストマスクによって定義された領域に対して、ｐ型ウェル領域１２及びｎ型ウェル領域１４を形成する。
【００１３】
次に、半導体基板１１の主面上に、ゲート絶縁膜１８及びゲート電極１９を順次形成する。この際、ゲート電極１９は第２の素子分離２５の一部と重なるように形成される。
【００１４】
次に、通常のＣＭＯＳに適用されるｎ型ＬＤＤ注入法により、トランジスタ領域の全面に不純物の打ち込みを行って、ソースＬＤＤ領域１４を形成する。このとき、ゲート電極１９及び第２の素子分離２５によって自己整合的に必要な部分にのみ不純物が注入される。
【００１５】
次に、ゲート電極１９を覆うように、半導体基板１１の主面上に、シリコン酸化膜又はシリコン窒化膜を成膜する。その後、成膜されたシリコン酸化膜等に対して異方性エッチングを行って、サイドウォール２０を形成する。
【００１６】
次に、ＣＭＯＳのｎ型ソース・ドレイン注入法により、ゲート電極１９及びサイドウォール２０、第１の素子分離１７及び第２の素子分離２５をマスクとして、ｐ型ウェル領域１２及びｎ型ウェル領域１４の各上部にソース領域１３及びドレイン領域１５をそれぞれ自己整合的に形成する。
【００１７】
次に、半導体基板１１の上に、高融点金属膜を成膜した後、熱処理を行うことにより、ソース領域１３、ドレイン領域１５及びゲート電極１９の各上部にシリサイド層２３をそれぞれ自己整合的に形成する。
【００１８】
ここで、ｐ型ウェル領域１２の濃度並びにｎ型ウェル領域１６の横方向のサイズ及び濃度は、ドレインからバルクへの破壊電圧を制御する必要性（例えば、サイズが大きくなれば破壊電圧が上昇し、また、濃度が薄くなれば破壊耐圧が上昇する）と、トランジスタの動作特性とに対して、別々に最適化されている。これにより、ドレイン拡張型のＮＭＯＳトランジスタ１Ｂは、ソース領域１３とドレイン領域１５との各拡散層とそれぞれ接続され、且つゲート電極１９の下側のゲート絶縁膜１８の直下に極めて低濃度にドープされたＰＮ接合２６を形成することにより、耐圧の向上を図っている。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２００１−１６８２１０号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
しかしながら、図２６に示したドレイン拡張型のＮＭＯＳトランジスタ１Ａは、ドレインＬＤＤ領域１６をマスクする際にレジストマスクを用いているため、マスク境界２７及びマスク境界２８が存在するため、マスクのアライメントずれを考慮する必要がある。このため、特にドレイン領域１５上のマスク境界２８においては、ゲート電極１９から所定の距離を保つ必要があり、そのためのマージンによってサステイン耐圧のばらつきが発生し易く、且つ、デバイスの面積が増大するという問題が生じる。その上、互いに隣接して形成された２つのゲート電極１９を有し、各ソース領域１３又はドレイン領域１５のいずれか一方を共有する２つのトランジスタ１Ａを差動回路として用いるペア型トランジスタにおいては、マスクのアライメントずれが一方向にずれると、非対称なペア型トランジスタが形成されてしまう。この非対称に形成されたペア型トランジスタでは、駆動電流等の動作特性にばらつきが生じて、デバイス性能が劣化するという問題がある。
【００２１】
また、図２７に示したドレイン拡張型のＮＭＯＳトランジスタ１Ｂは、サステイン耐圧の改善は見込めるものの、ゲート絶縁膜１８の直下に形成された低濃度のＰＮ接合２６を形成するためにレジストマスクを用いている。このため、マスク境界２９及びマスク境界３０が存在する。従って、ｐ型ウェル領域１２及びｎ型ウェル領域１４のそれぞれのアライメントずれにより、ＰＮ接合２６の濃度が一定とならず、耐圧にばらつきが生じる。その上、ドレイン拡張型のＮＭＯＳトランジスタ１Ａと同様に、各ソース領域１３又はドレイン領域１５のいずれか一方を共有する２つのトランジスタ１Ｂを差動回路として用いるペア型トランジスタにおいては、マスクのアライメントずれが一方向にずれることにより、非対称なペア型トランジスタが形成されてしまう。このため、駆動電流等の動作特性にばらつきが生じて、デバイス性能が劣化するという問題がある。
【００２２】
前記に鑑み、本発明は、構造が簡単なトランジスタにより、面積の増大及び製造工程の増加を生じることなくサステイン耐圧を改善し、且つサステイン耐圧のばらつきの抑制及びトランジスタ形成後のドレイン抵抗及び接合プロファイルの調整が可能な、自由度が高い半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００２３】
前記の目的を達成するため、本発明は、半導体装置を、一の半導体領域に形成され、互いに並行に延びると共に、ゲート長方向の幅が比較的に大きい第１ゲート電極及び比較的に小さい第２ゲート電極とを有し、半導体領域における第１ゲート電極及び第２ゲート電極同士の間の拡散層の不純物濃度が、該半導体領域における第１ゲート電極及び第２ゲート電極のそれぞれ外側の拡散層の不純物濃度よりも低い構成とする。
【００２４】
具体的に、本発明に係る半導体装置は、第１導電型の第１半導体領域の上に第１ゲート絶縁膜を介在させて形成された第１ゲート電極と、第１半導体領域の上に第１ゲート絶縁膜を介在させると共に、第１ゲート電極と間隔をおいて並行に形成され、第１ゲート電極よりもゲート長方向の幅が小さい第２ゲート電極と、第１半導体領域における第１ゲート電極の両側方の領域にそれぞれ形成され、第２導電型の第１不純物を含む第１ソース領域及び第２導電型の第２不純物を含む第１ドレイン領域と、第１半導体領域における第２ゲート電極の両側方の領域にそれぞれ形成され、第２導電型の第３不純物を含む第２ソース領域及び第２導電型の第４不純物を含む第２ドレイン領域とを備え、第１ソース領域における第１不純物の濃度は、第１ドレイン領域における第２不純物の濃度よりも高く、第２ソース領域における第３不純物の濃度は、第２ドレイン領域における第４不純物の濃度よりも低く、第２ソース領域は、第１ドレイン領域と共有されている。
【００２５】
本発明の半導体装置によると、第１ゲート電極と第２ゲート電極とを並行に形成することにより、第１ゲート電極と第２ゲート電極との間にある第１ドレイン領域及び第２ソース領域への不純物の注入量をレジストマスクを用いることなく自己整合的に減らすことができる。その結果、マスク合わせが不要となるため、サステイン耐圧のばらつきがなく、且つデバイス面積の増大と工程の増加によるコストの増大を抑制することができる。
【００２６】
また、第１ゲート電極と第２ゲート電極との間の第１ドレイン領域及び第２ソース領域の不純物濃度が低いため、第１ゲート電極の端部では電界が緩やかな注入プロファイルを形成できる。このため、インパクトイオン化率を低減できるので、基板リーク電流の増加による基板電位の上昇に伴うサステイン耐圧の低下を改善することができる。
【００２７】
また、第１ゲート電極における第１ソース領域と第１ドレイン領域との間の実効チャネル長を広げることができるため、ショートチャネル効果の影響を低減できるので、トランジスタ領域を縮小でき、小チップ化を図ることができる。
【００２８】
さらに、第２ゲート電極に適当な電位を与えることにより、外部から第１ドレイン領域及び第２ドレイン領域の空乏層の幅、抵抗及び電界を調整できるため、回路設計の自由度が高く、サステイン耐圧の向上に加えてホットキャリアが流れる方向と位置とを変更できるので、ホットキャリアの寿命の劣化を改善することができる。
【００２９】
本発明の半導体装置は、第１ゲート電極と第２ゲート電極との各側面上にそれぞれ形成され、絶縁体からなるサイドウォールをさらに備え、第１ゲート電極と第２ゲート電極との対向する側面上に形成されたサイドウォール同士は、互いに接触していてもよい。
【００３０】
本発明の半導体装置において、第１ソース領域、第１ドレイン領域、第２ソース領域及び第２ドレイン領域は、それぞれの接合深さが互いに同一の接合面を有していてもよい。
【００３１】
本発明の半導体装置において、第１ドレイン領域は、第１不純物を含み且つ第１ゲート電極と重なるように形成され、第１不純物による第１のＰＮ接合と、第１のＰＮ接合から第２ゲート電極側に離れた領域に形成され、第１のＰＮ接合よりも高い濃度を持つ、第２不純物による第２のＰＮ接合と、第２のＰＮ接合から第２ゲート電極側の領域に形成され、第２のＰＮ接合よりも高い濃度を持つ、第３不純物による第３のＰＮ接合とを有していてもよい。
【００３２】
本発明の半導体装置において、第１ソース領域における第１不純物が添加された領域及び第２ドレイン領域における第４不純物が添加された領域には、第１不純物及び第４不純物よりも高い濃度を持つ第２導電型の第５不純物が添加され、第５不純物が添加された領域は、第１不純物が添加された領域及び第４不純物が添加された領域に包含されて形成されていてもよい。
【００３３】
本発明の半導体装置は、第１ソース領域及び第２ドレイン領域の上部に形成された金属層をさらに備え、金属層は、第１ドレイン領域及び第２ソース領域の上部には形成されていなくてもよい。
【００３４】
本発明の半導体装置は、第１半導体領域の上に第１ゲート絶縁膜をそれぞれ介在させると共に、第１ソース領域における第１ゲート電極のゲート幅方向に沿った中心線をそれぞれ線対称として形成され、第１ゲート電極と同一の構成を持つ第３ゲート電極、及び第２ゲート電極と同一の構成を持つ第４ゲート電極と、第１半導体領域における第３ゲート電極の両側方の領域にそれぞれ形成され、第１不純物を含む第３ソース領域及び第２不純物を含む第３ドレイン領域と、第１半導体領域における第４ゲート電極の両側方の領域にそれぞれ形成され、第３不純物を含む第４ソース領域及び第４不純物を含む第４ドレイン領域とをさらに備え、第３ソース領域における第１不純物の濃度は、第３ドレイン領域における第２不純物の濃度よりも高く、第４ソース領域における第３不純物の濃度は、第４ドレイン領域における第４不純物の濃度よりも低く、第３ソース領域は、第１ソース領域と共有され、且つ第４ソース領域は、第３ドレイン領域と共有されていてもよい。
【００３５】
このようにすると、ソース領域を共有した隣り合わせのトランジスタを差動回路として用いるペア型トランジスタにおいても、マスクのアライメントずれが生じないため、特性ばらつきの増大によるデバイスの性能劣化がない。
【００３６】
また、本発明の半導体装置は、第１半導体領域の上に第１ゲート絶縁膜をそれぞれ介在させると共に、第２ドレイン領域における第２ゲート電極のゲート幅方向に沿った中心線をそれぞれ線対称として形成され、第２ゲート電極と同一の構成を持つ第４ゲート電極、及び第１ゲート電極と同一の構成を持つ第３ゲート電極と、第１半導体領域における第３ゲート電極の両側方の領域にそれぞれ形成され、第１不純物を含む第３ソース領域及び第２不純物を含む第３ドレイン領域と、第１半導体領域における第４ゲート電極の両側方の領域にそれぞれ形成され、第３不純物を含む第４ソース領域及び第４不純物を含む第４ドレイン領域とをさらに備え、第３ソース領域における第１不純物の濃度は、第３ドレイン領域における第２不純物の濃度よりも高く、第４ソース領域における第３不純物の濃度は、第４ドレイン領域における第４不純物の濃度よりも低く、第４ドレイン領域は、第２ドレイン領域と共有され、且つ第４ソース領域は、第３ドレイン領域と共有されていてもよい。
【００３７】
このようにすると、ドレイン領域を共有した隣り合わせのトランジスタを差動回路として用いるペア型トランジスタにおいても、マスクのアライメントずれが生じないため、特性ばらつきの増大によるデバイスの性能劣化がない。
【００３８】
本発明の半導体装置において、第１ソース領域と第１ゲート電極との重なり部分の第１オーバラップ量は、第１ドレイン領域と第２ゲート電極との重なり部分の第２オーバラップ量よりも大きくてもよい。
【００３９】
また、本発明の半導体装置において、第２ソース領域と第２ゲート電極との重なり部分の第３オーバラップ量は、第２ドレイン領域と第２ゲート電極との重なり部分の第４オーバラップ量よりも小さくてもよい。
【００４０】
本発明の半導体装置において、第２ソース領域と第２ドレイン領域とは、第１半導体領域における第２ゲート電極の下側部分において接触して短絡していてもよい。
【００４１】
本発明の半導体装置において、第１半導体領域における第１ゲート電極の中央部の下側部分の導電型と、第２ゲート電極の中央部の下側部分の導電型とは、極性が互いに逆であってもよい。
【００４２】
本発明の半導体装置において、第１ゲート電極と第２ゲート電極との間隔は、第１ゲート電極及び第２ゲート電極の高さの７０％以下であり、第２ゲート電極のゲート長方向の幅は、第１ゲート電極及び第２ゲート電極の高さの１．３倍以上であってもよい。
【００４３】
本発明の半導体装置は、第２半導体領域の上に第１ゲート絶縁膜よりも薄い第２ゲート絶縁膜を介在させて形成された第３ゲート電極をさらに備えていてもよい。
【００４４】
このようにすると、通常のＭＩＳ構造による拡散から変更がなく、簡単な構造で低電圧駆動のロジックコアトランジスタとの混載が容易となる。
【００４５】
本発明に係る半導体装置の製造方法は、第１ソース領域、第１ドレイン領域、第２ソース領域及び第２ドレイン領域を、第１ゲート電極及び第２ゲート電極をマスクとして、互いに異なる少なくとも３方向からのイオン注入によって形成する。
【００４６】
本発明の半導体装置の製造方法によると、互いに並行に形成された第１ゲート電極と第２ゲート電極とをマスクとしてイオン注入することにより、第１ゲート電極と第２ゲート電極との間にある第１ドレイン領域及び第２ソース領域への不純物の注入量をレジストマスクを用いることなく自己整合的に減らすことができる。その結果、マスク合わせが不要となることから、サステイン耐圧のばらつきがなく、且つデバイス面積の増大と工程の増加によるコストの増大を抑制することができる。
【発明の効果】
【００４７】
本発明に係る半導体装置及びその製造方法によると、面積の増大及び製造工程の増加を生じることなくサステイン耐圧を改善し、サステイン耐圧のばらつきの抑制及びトランジスタの形成後のドレイン抵抗及び接合プロファイルの調整が可能な、自由度が高い半導体装置を実現することができる。
【図面の簡単な説明】
【００４８】
【図１】図１は本発明の一実施形態に係る半導体装置を示す要部の断面図である。
【図２】図２は本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図３】図３は本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図４】図４は本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図５】図５は本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図６】図６は本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図７】図７（ａ）は本発明の一実施形態に係る半導体装置における低濃度ＬＤＤ領域が形成可能な最大チルト角の範囲を示す図である。図７（ｂ）は本発明の一実施形態に係る半導体装置における低濃度ＬＤＤ領域が形成可能な最大ゲート電極間隔の範囲を示す図である。
【図８】図８（ａ）及び図８（ｂ）は本発明の一実施形態に係る半導体装置における高耐圧ＬＤＤ注入時のレイアウト図である。
【図９】図９は本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１０】図１０は本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１１】図１１は本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１２】図１２は本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図１３】図１３は本発明の一実施形態の第１変形例に係る半導体装置であって、ソース領域を共有するペア型トランジスタの要部を示す断面図である。
【図１４】図１４は本発明の一実施形態の第２変形例に係る半導体装置であって、ドレイン領域を共有するペア型トランジスタの要部を示す断面図である。
【図１５】図１５は本発明の一実施形態に係る半導体装置における第１ゲート電極及び第２ゲート電極の各電位と空乏層を示す模式的な断面図である。
【図１６】図１６は本発明の一実施形態に係る半導体装置における第１ゲート電極及び第２ゲート電極の各電位と空乏層を示す模式的な断面図である。
【図１７】図１７は本発明の一実施形態に係る半導体装置における第１ゲート電極及び第２ゲート電極の各電位と空乏層を示す模式的な断面図である。
【図１８】図１８は本発明の一実施形態に係る半導体装置における第１ゲート電極及び第２ゲート電極の各電位と空乏層を示す模式的な断面図である。
【図１９】図１９は本発明の一実施形態の第３変形例に係る半導体装置の要部を示す断面図である。
【図２０】図２０は本発明の一実施形態の第４変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図２１】図２１は本発明の一実施形態の第５変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図２２】図２２は本発明の一実施形態の第５変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図２３】図２３は本発明の一実施形態の第６変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図２４】図２４は本発明の一実施形態の第７変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図２５】図２５は本発明の一実施形態の第７変形例に係る半導体装置の製造方法の一工程を示す断面図である。
【図２６】図２６は第１の従来例に係る半導体装置を示す断面図である。
【図２７】図２７は第２の従来例に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【００４９】
（一実施形態）
本発明の一実施形態に係る半導体装置について図１を参照しながら説明する。
【００５０】
図１に示すように、一実施形態に係る半導体装置は、例えば、環境保護に対応する高効率な電源制御機能付きポータブルデバイスで使用される、５Ｖの電源電圧と接続された高耐圧トランジスタ１２０と、１．２Ｖの電源電圧と接続され、高速動作用途の微細トランジスタ１２１とが混載されている構成例を説明する。
【００５１】
なお、図１においては、高圧トランジスタ１２０において、ＮＭＩＳトランジスタのみを示しているが、例えばＣＭＩＳを構成するために、１つの半導体基板１０１にＮＭＩＳトランジスタとＰＭＩＳトランジスタとが同時に形成されていることは自明であることから、ＮＭＩＳトランジスタのみを図示している。同様に、微細トランジスタ１２１においても、ＮＭＩＳトランジスタのみを図示し、ＰＭＩＳトランジスタを省略している。
【００５２】
高耐圧トランジスタ１２０は、例えばシリコン（Ｓｉ）からなる半導体基板１０１の上部に形成されたｐ型ウェル１０２及び該ｐ型ウェル１０２の上に形成されている。ｐ型ウェル１０２は、シャロウトレンチ分離（ＳＴＩ：Shallow Trench Isolation）からなる素子分離１０７によって区画されており、ｐ型ウェル１０２の上には、例えば酸化シリコン（ＳｉＯ２）からなるゲート絶縁膜１０８をそれぞれ介在させ、互いに間隔をおいて並行に延びる第１ゲート電極１２５及び第２ゲート電極１２６が形成されている。ここで、第１ゲート電極１２５のゲート長方向の幅は比較的に大きく、例えば５００ｎｍ〜１０００ｎｍ程度に設定されている。これに対し、第２ゲート電極１２６のゲート長方向の幅は比較的に小さく、例えば１００ｎｍ〜２００ｎｍ程度に設定されている。また、第１ゲート電極１２５と第２ゲート電極１２６との間隔は、８０ｎｍ〜２００ｎｍ程度に設定されている。
【００５３】
各ゲート電極１２５、１２６のゲート長方向の両側面上には、積層された絶縁膜からなるサイドウォール１１０が形成されている。該サイドウォール１１０は、内側から順次形成されたオフセットサイドウォール１４５、断面Ｌ字状のサイドウォール下層膜１４９及びサイドウォール上層膜１５０から構成される。なお、本実施形態においては、第１ゲート電極１２５と第２ゲート電極１２６との間の領域に形成されるサイドウォール１１０同士は、互いに接触して形成されている。
【００５４】
ｐ型ウェル１０２の上部であって、第１ゲート電極１２５における第２ゲート電極１２６と反対側の側部の下側及びその側方の領域には、ｎ型のＬＤＤ中濃度領域１３４が形成されている。また、ｐ型ウェル１０２の上部における第１ゲート電極１２５と第２ゲート電極１２６との間の領域には、ｎ型のＬＤＤ低濃度領域１３５が形成され、第２ゲート電極１２６の下側の領域及び第１ゲート電極１２５と反対側の側方の領域には、ｎ型のＬＤＤ中濃度領域１３４が形成されている。ここで、ＬＤＤ低濃度領域１３５は、第１ゲート電極１２５における第２ゲート電極１２６側の側部の下側にも重なり部分を有している。また、ＬＤＤ低濃度領域１３５は、第１ゲート電極１２５に対するドレイン領域と第２ゲート電極１２６に対するソース領域として共有されている。また、ＬＤＤ中濃度領域１３４及びＬＤＤ低濃度領域１３５の不純物の拡散深さは、ほぼ同一に設定されている。
【００５５】
第１ゲート電極１２５に対して第２ゲート電極１２６と反対側に位置するＬＤＤ中濃度領域１３４には、外側のサイドウォール１１０の下側及びその側方の領域に、ＬＤＤ中濃度領域１３４よりも接合深さが浅く且つ高濃度のｎ型のソース領域１０３が形成されている。また、第２ゲート電極１２６に対して第１ゲート電極１２５と反対側に位置するＬＤＤ中濃度領域１３４には、外側のサイドウォール１１０の下端部及びその側方の領域に、ＬＤＤ中濃度領域１３４よりも接合深さが浅く且つ高濃度のｎ型のドレイン領域１０５が形成されている。
【００５６】
第１ゲート電極１２５、第２ゲート電極１２６、ソース領域１０３及びドレイン領域１０５の各上部には、ニッケル（Ｎｉ）等からなるシリサイド層１１２がそれぞれ形成されている。
【００５７】
なお、図示しないＰＭＩＳトランジスタは、図１に示すＮＭＩＳトランジスタのソース領域１０３、ドレイン領域１０５、ＬＤＤ中濃度領域１３４及びＬＤＤ低濃度領域１３５の各導電型がｐ型に形成されている。
【００５８】
次に、微細トランジスタ１２１の構成を説明する。
【００５９】
微細トランジスタ１２１は、半導体基板１０１の上部に形成された、ｐ型ウェル１０２とは異なるｐ型ウェル１２２及び該ｐ型ウェル１２２の上に形成されている。ｐ型ウェル１２２は、ＳＴＩからなる素子分離１０７で区画されており、ｐ型ウェル１２２の上には、ＳｉＯ２からなる薄膜ゲート絶縁膜１２４を介在させた第３ゲート電極１２７が形成されている。ここで、第３ゲート電極１２７のゲート長方向の幅は、例えば５０ｎｍ〜１００ｎｍ程度に設定されている。
【００６０】
第３ゲート電極１２７のゲート長方向の両側面上には、積層された絶縁膜からなるサイドウォール１１０が形成されている。該サイドウォール１１０は、内側から順次形成されたオフセットサイドウォール１４５、断面Ｌ字状のサイドウォール下層膜１４９及びサイドウォール上層膜１５０から構成される。
【００６１】
ｐ型ウェル１２２の上部であって、第３ゲート電極１２７における両側部の下側及びその両側方の領域には、ｎ型のエクステンション領域１４８が形成されている。また、ｐ型ウェル１２２の上部における各エクステンション領域１４８の外側の領域には、該エクステンション領域１４８よりも接合深さが深く且つ高濃度のソース領域１０３及びドレイン領域１０５が形成されている。
【００６２】
さらに、第３ゲート電極１２７、ソース領域１０３及びドレイン領域１０５の各上部には、Ｎｉ等からなるシリサイド層１１２がそれぞれ形成されている。
【００６３】
なお、微細トランジスタ１２１においても、図示しないＰＭＩＳトランジスタは、図１に示すＮＭＩＳトランジスタのソース領域１０３、ドレイン領域１０５及びエクステンション領域１４８の各導電型をｐ型としている。
【００６４】
このように、本実施形態に係る高耐圧トランジスタ１２０は、ゲート長方向の幅が比較的に大きい第１ゲート電極１２５と比較的に小さい第２ゲート電極１２６とを並行に形成することにより、第１ゲート電極１２５と第２ゲート電極１２６との間に形成されたＬＤＤ低濃度領域１３５への不純物の注入量を、後述するように、レジストマスクを用いることなく自己整合的に減らすことができる。その結果、マスク合わせが不要となるため、サステイン耐圧のばらつきがなく、且つデバイス面積の増大と工程の増加によるコストの増大を抑制することができる。
【００６５】
また、第１ゲート電極１２５と第２ゲート電極１２６との間のＬＤＤ低濃度領域１３５の不純物濃度が低いため、第１ゲート電極１２５の端部では電界が緩やかな注入プロファイルを実現できる。このため、インパクトイオン化率を低減できるので、基板リーク電流の増加による基板電位の上昇に伴うサステイン耐圧の低下を改善することができる。
【００６６】
また、第１ゲート電極１２５におけるソース領域１０３とＬＤＤ低濃度領域１３５との間の実効チャネル長を広げることができるため、ショートチャネル効果の影響を低減できる。その結果、トランジスタ領域を縮小でき、小チップ化を図ることができる。
【００６７】
さらに、後述するように、第２ゲート電極１２６に適当な電位を与えることにより、外部からＬＤＤ中濃度領域１３４及びドレイン領域１０５の空乏層の幅、抵抗及び電界をそれぞれ調整することができる。このため、回路設計の自由度が高く、サステイン耐圧の向上に加えてホットキャリアが流れる方向と位置とを変更できるので、ホットキャリアの寿命の劣化を改善することができる。
【００６８】
また、通常のＭＩＳトランジスタにおける拡散方法から変更がなく、構造が簡単であり、微細トランジスタ１２１等の低電圧駆動のロジックコアトランジスタとの混載が容易である。
【００６９】
（製造方法）
以下、前記のように構成された高耐圧トランジスタ１２０及び微細トランジスタ１２１の製造方法について図２〜図１２を参照しながら説明する。
【００７０】
まず、図２に示すように、Ｓｉからなる半導体基板１０１の上部に、３００ｎｍ〜４００ｎｍ程度の深さを持つＳＴＩからなる素子分離１０７を形成する。続いて、半導体基板１０１における高耐圧トランジスタ１２０のＮＭＩＳ領域には、イオンエネルギー（加速エネルギー）が１８０ｋｅＶ〜２３０ｋｅＶで、ドーズ量が１×１０１３ａｔｏｍ／ｃｍ２〜５×１０１３ａｔｏｍ／ｃｍ２程度のホウ素（Ｂ）をイオン注入することにより、ｐ型ウェル１０２を形成する。一方、半導体基板１０１における図示しないＰＭＩＳ領域には、イオンエネルギーが３５０ｋｅＶ〜４５０ｋｅＶで、ドーズ量が２×１０１２ａｔｏｍ／ｃｍ２〜８×１０１２ａｔｏｍ／ｃｍ２程度の燐（Ｐ）をイオン注入することにより、ｎ型ウェルを形成する。また、図示はしないが、ＮＭＩＳ及びＰＭＩＳの各高耐圧トランジスタの閾値電圧を決定するための、イオン注入をそれぞれ行う。
【００７１】
続いて、微細トランジスタ１２１のＮＭＩＳ領域に、イオンエネルギーが１８０ｋｅＶ〜２３０ｋｅＶで、ドーズ量が１×１０１３ａｔｏｍ／ｃｍ２〜５×１０１３ａｔｏｍ／ｃｍ２程度のホウ素（Ｂ）をイオン注入することにより、ｐ型ウェル１２２を形成する。一方、半導体基板１０１における図示しないＰＭＩＳ領域には、イオンエネルギーが３５０ｋｅＶ〜４５０ｋｅＶで、ドーズ量が０．５×１０１３ａｔｏｍ／ｃｍ２〜２×１０１３ａｔｏｍ／ｃｍ２程度の燐（Ｐ）をイオン注入することにより、ｎ型ウェルを形成する。また、図示はしないが、ＮＭＩＳ及びＰＭＩＳの各微細トランジスタの閾値電圧を決定するための、イオン注入をそれぞれ行う。
【００７２】
なお、高耐圧トランジスタ１２０と微細トランジスタ１２１の各ウェル注入及び閾値注入の順序は、特に問われない。
【００７３】
次に、図３に示すように、電源回路等に使用される高耐圧トランジスタ１２０の比較的に厚膜のゲート絶縁膜１０８として、半導体基板１０１上の全面に膜厚が１５ｎｍ〜２０ｎｍ程度のＳｉＯ２膜を形成する。このとき、ＳｉＯ２膜は、基板酸化（熱酸化）法による酸化膜とＬＰ−ＣＶＤ（Low Pressure-Chemical Vapor Deposition）膜等との積層膜とすることにより、素子分離（ＳＴＩ）１０７の端部によるストレス等を緩和することができる。また、ロジックトランジスタ又はＳＲＡＭ（Static Random Access Memory）トランジスタに使用される微細トランジスタ１２１の薄膜ゲート絶縁膜１２４は、一旦形成された厚膜のゲート絶縁膜１０８を酸化膜ウェットエッチによって除去し、その後、ｐ型ウェル１２２及び図示しないｎ型ウェルの上に、薄膜基板酸化法により膜厚が２ｎｍ〜３ｎｍ程度となるように形成する。
【００７４】
次に、図４に示すように、半導体基板１０１上の全面に、膜厚が１００ｎｍ〜１５０ｎｍ程度のノンドープのポリシリコン膜１０９を堆積する。その後、堆積したポリシリコン膜１０９における、高耐圧トランジスタ１２０のＮＭＩＳ領域及びＰＭＩＳ領域と微細トランジスタ１２１のＮＭＩＳ領域及びＰＭＩＳ領域とに、それぞれレジストマスクを用いて適宜イオン注入を行う。これにより、ゲート絶縁膜１０８及び薄膜ゲート絶縁膜１２４とポリシリコン膜１０９との界面における空乏化の抑制及びトランジスタの閾値電圧の調整を行い、ＣＭＩＳ構造に必要なポリシリコンゲートを形成する。
【００７５】
次に、図５に示すように、レジストマスク（図示せず）を用いてゲートパターンを形成する。このとき、高耐圧トランジスタ１２０のＮＭＩＳ領域においては、駆動能力及び閾値電圧を制御するトランジスタゲート電極となる第１ゲート電極１２５、及び該第１ゲート電極１２５のドレイン電極１０５側に所定の間隔をおいて配置され、ドレイン電極１０５の制御用のゲート電極となる第２ゲート電極１２６を同時に形成する。また、第１ゲート電極１２５と第２ゲート電極１２６とは、１つの活性領域であるｐ型ウェル１０２内に配置され、該ｐ型ウェル１０２内では、第１ゲート電極１２５と第２ゲート電極１２６とは互いに並行に形成されることを特徴とする。同様に、高耐圧トランジスタ１２０の図示しないＰＭＩＳ領域においても、第１ゲート電極１２５と第２ゲート電極１２６とは、１つの活性領域であるｎ型ウェル内に配置され、該ｎ型ウェル内では第１ゲート電極１２５と第２ゲート電極１２６とは互いに並行に形成される。
【００７６】
これと同時に、高耐圧トランジスタ１２０と同一のレジストマスクにより、微細トランジスタ１２１のＮＭＩＳ領域に、高速動作が可能なロジック回路を構成するための微細トランジスタ用ゲート電極である第３ゲート電極１２７を形成する。
【００７７】
なお、第１ゲート電極１２５と第２ゲート電極１２６との間隔は、後工程の高耐圧トランジスタ１２０におけるＬＤＤ注入工程で決められる値であり、８０ｎｍ〜２００ｎｍ程度とする。
【００７８】
このように、高耐圧トランジスタ１２０の、例えばＮＭＩＳ領域に、互いに並行な第１ゲート電極１２５及び第２ゲート電極１２６を形成することにより、第１ゲート電極１２５のドレイン形成領域が２つに分離される。これにより、ｐ型ウェル１０２には、第１ゲート電極１２５の両側のソース形成領域１２８及び第１ドレイン形成領域１２９と、第２ゲート電極１２６に対して第１ドレイン形成領域１２９と反対側に位置する第２ドレイン形成領域１３０の３つの拡散領域が形成される。これは、図示しないＰＭＩＳ領域においても同様である。
【００７９】
次に、図６に示すように、リソグラフィ法により、微細トランジスタ１２１のＮＭＩＳ領域及びＰＭＩＳ領域に、レジストマスク１３１を形成する。その後、高耐圧トランジスタ１２０のＮＭＩＳ領域及びＰＭＩＳ領域に、中濃度で比較的に深い接合面を形成するＬＤＤ注入である高耐圧ＬＤＤ注入１３２を実施する。
【００８０】
このとき、ＬＤＤ注入のチルト角１３３を高角度（大きい角度）とし、且つ第１ゲート電極１２５及び第２ゲート電極１２６に対して４方向からそれぞれ１回ずつの４回のイオン注入を行う。例えば、ＮＭＩＳ領域には、イオンエネルギーが４０ｋｅＶ〜６０ｋｅＶで、ドーズ量が０．７×１０１２ａｔｏｍ／ｃｍ２〜２×１０１２ａｔｏｍ／ｃｍ２程度の燐（Ｐ）をそれぞれチルト角が３５°〜６５°程度で４回注入する。また、ＰＭＩＳ領域には、イオンエネルギーが１２ｋｅＶ〜２０ｋｅＶで、ドーズ量が０．７×１０１２ａｔｏｍ／ｃｍ２〜２×１０１２ａｔｏｍ／ｃｍ２程度のホウ素（Ｂ）をそれぞれチルト角が３５°〜６５°程度で４回注入する。
【００８１】
このように、互いに近接して配置された第１ゲート電極１２５及び第２ゲート電極１２６をマスクとして、４方向から４回のイオン注入を行うことにより、ｐ型ウェル１０２の上部における第１ゲート電極１２５及び第２ゲート電極１２６のそれぞれ外側に位置するソース形成領域１２９及び第２ドレイン形成領域１３０には、３回から４回分のＬＤＤ注入が実施されて、ＬＤＤ中濃度領域１３４が形成される。一方、互いに隣接する第１ゲート電極１２５と第２ゲート電極１２６との間に位置する第１ドレイン形成領域１２９には、各ゲート電極１２５、１２６がＬＤＤ注入の影（マスク）となるため、２回分のＬＤＤ注入が実施される結果、ＬＤＤ低濃度領域１３５が形成される。該ＬＤＤ低濃度領域１３５には、２回分のイオンが注入されることから、例えば、ＮＭＩＳ領域には、合計で燐（Ｐ）が１．４×１０１２ａｔｏｍ／ｃｍ２〜４×１０１２ａｔｏｍ／ｃｍ２程度にイオン注入されることになる。また、ＰＭＩＳ領域には、ホウ素（Ｂ）が１．４×１０１２ａｔｏｍ／ｃｍ２〜４×１０１２ａｔｏｍ／ｃｍ２程度がイオン注入されることになる。
【００８２】
これらＬＤＤ低濃度領域１３５とＬＤＤ中濃度領域１３４とは、２つの並行するゲート電極１２５、１２６により同時に形成され、不純物イオンが注入される領域がゲート電極間隔１３６によって決定される。従って、ＬＤＤ中濃度領域１３４とＬＤＤ低濃度領域１３５とは、レジストマスクのアライメントに依存することなく、高精度に形成できるという効果を有する。
【００８３】
また、第１ゲート電極１２５のソース形成領域１２８に形成されたＬＤＤ中濃度領域１３４と第１ゲート電極１２５との重なり幅である第１オーバラップ幅１３７は、５０ｎｍ〜１５０ｎｍ程度と比較的に大きい。これに対し、ＬＤＤ低濃度領域１３５は、ＬＤＤ注入が各ゲート電極１２５、１２６に並行な方向に限定されるため、第１ゲート電極１２５とＬＤＤ低濃度領域１３５との重なり幅である第２オーバラップ幅１３８は２０ｎｍ〜５０ｎｍ程度と重なり幅が小さい。これにより、第１ゲート電極１２５のソース形成領域１２８と第１ドレイン形成領域１２９との間の実効チャネル長１３９を拡大することができる。これにより、ショートチャネル効果の影響を低減できるため、トランジスタ領域を縮小でき、デバイス面積の縮小を図ることができる。従って、マスク合わせを必要としないことから、サステイン耐圧のばらつきをなくすことができる上に、デバイス面積の縮小を図れる共に、工程の増加によるコストの増大を抑制することができる。
【００８４】
また、第１ドレイン形成領域１２９は、注入濃度が低く、電界の変化が緩やかな注入プロファイルを形成し、インパクトイオン化率を低減できる。このため、基板リーク電流の増加による基板電位の上昇に伴うサステイン耐圧の低下を改善することができる。
【００８５】
さらに、高耐圧ＬＤＤ注入１３２を行った後に熱処理を加えることにより、緩やかな注入プロファイルを形成できる。このため、サステイン耐圧の改善効果をより一層高めることができる。熱処理条件は、不純物の注入条件にもよるが、低温且つ長時間の加熱条件の場合は、例えば温度が５００℃〜７５０℃で６０分〜１２０分程度の熱処理を用いることができる。一方、高温且つ短時間の加熱条件の場合は、例えば温度が７５０℃〜１０００℃でスパイク熱処理〜６０分の熱処理を用いることができる。本熱処理工程は、微細トランジスタ１２１におけるトランジスタ特性に大きく関わるエクステンション注入を行う前に実施されるため、微細トランジスタ１２１の特性劣化は無視できる。
【００８６】
また、第２ゲート電極１２６の第１ドレイン形成領域１２９と第２ドレイン形成領域１３０については、ＬＤＤ中濃度領域１３４と第２ゲート電極１２６との重なり幅である第３オーバラップ幅１４０は５０ｎｍ〜１５０ｎｍ程度と大きい。一方、ＬＤＤ低濃度領域１３５と第２ゲート電極１２６との重なり幅である第４オーバラップ幅１４１は２０ｎｍ〜５０ｎｍ程度である。また、ＬＤＤ注入が各ゲート電極１２５、１２６に対して並行な方向に限定されているため、ＬＤＤ中濃度領域１３４とＬＤＤ低濃度領域１３５との重なり幅は小さいが、高耐圧ＬＤＤ注入１３２を行った後に熱処理を加えるため、第２ゲート電極幅１４２を小さくすることにより、ＬＤＤ中濃度領域１３４とＬＤＤ低濃度領域１３５とを第２ゲート電極１２６の下側で接触させることが可能となる。図６は、熱処理を加えた状態を示している。
【００８７】
ここで、所定のＬＤＤ低濃度領域１３５が形成されるための条件として、図６に示すゲート電極間隔１３６、ゲート電極高さ１４３、第２ゲート電極幅１４２、チルト角１３３及びＬＤＤ注入深さ１４４の関係について整理する。
【００８８】
図７（ａ）及び図７（ｂ）に、高耐圧ＬＤＤ注入１３２を行った後に、前述した熱処理による注入イオンの熱拡散距離が３０ｎｍ程度であると想定して、それぞれ許容できるチルト角１３３とゲート電極間隔１３６とを示す。
【００８９】
例えば、図７（ａ）において、ゲート電極高さ１４３を１２０ｎｍとし、熱処理後のＬＤＤ注入深さ１４４を８０ｎｍとし、且つ、第２ゲート電極幅１４２を１５０ｎｍとした場合には、チルト角１３３を５１°以下とすれば、第２ゲート電極１２６をＬＤＤ注入による注入イオンが突き抜けることなく、第１ドレイン形成領域１２９に不純物イオンが注入される。従って、図７（ｂ）からは、この条件でのゲート電極間隔１３６は、８８ｎｍ以下に設定すれば良いことが分かる。また、図７（ｂ）から、第２ゲート電極幅１４２を２００ｎｍとした場合には、ゲート電極間隔１３６は１１７ｎｍ以下に設定すれば良いことが分かる。
【００９０】
図８（ａ）に高耐圧トランジスタ１２０のＮＭＩＳ領域の平面構成を示す。また、図８（ｂ）には、図８（ａ）の構成を９０°回転したトランジスタも併記している。いずれのトランジスタ配置においても、ＬＤＤ注入のチルト角１３３を比較的に高角度とし、且つ、ゲート電極１２５、１２６に対して４方向のイオン注入を行っている。このため、近接して配置された第１ゲート電極１２５及び第２ゲート電極１２６の外側のソース形成領域１２９及び第２ドレイン形成領域１３０には、３回から４回分のＬＤＤ注入によってＬＤＤ中濃度領域１３４が形成される。一方、近接して配置された第１ゲート電極１２５及び第２ゲート電極１２６の間の第１ドレイン形成領域１２９には、近接したゲート電極同士がＬＤＤ注入の影となるため、２回分のＬＤＤ注入となり、その結果、不純物濃度が最も低いＬＤＤ低濃度領域１３５が形成される。このように、本実施形態によると、トランジスタの配置方向の制約がなく、設計の自由度が高くなる。
【００９１】
次に、図９に示すように、ＬＰ−ＣＶＤ法により、各ゲート電極１２５、１２６及び１２７を含む半導体基板１０１上の全面に、膜厚が５ｎｍ〜２０ｎｍ程度のＴＥＯＳ（Tetra-Etyhl-Ortho-Silicate）又は窒化シリコン（ＳｉＮ）等からなる絶縁膜を堆積し、堆積した絶縁膜に対して異方性のドライエッチによるエッチバックを行って、各ゲート電極１２５、１２６及び１２７の両側面上にそれぞれオフセットサイドウォール１４５を形成する。なお、このとき、図９に示すように、オフセットサイドウォール１４５の各上端部は必ずしも形成されていなくてもよい。続いて、リソグラフィ法により、高耐圧トランジスタ１２０を覆うレジストマスク１４６を形成し、微細トランジスタ１２１におけるＮＭＩＳ領域の基板表面に高濃度で且つ浅い接合面となるエクステンション注入１４７を行って、ｎ型のエクステンション領域１４８を形成する。ＮＭＩＳ領域のエクステンション注入条件として、イオンエネルギーが２ｋｅＶ〜４ｋｅＶで、ドーズ量が１×１０１５ａｔｏｍ／ｃｍ２〜３×１０１５ａｔｏｍ／ｃｍ２程度の砒素（Ａｓ）をチルト角０°程度でイオン注入する。また、ＰＭＩＳ領域のエクステンション注入条件として、イオンエネルギーが０．３ｋｅＶ〜１ｋｅＶで、ドーズ量が２×１０１４ａｔｏｍ／ｃｍ２〜８×１０１４ａｔｏｍ／ｃｍ２程度のホウ素（Ｂ）をチルト角０°程度でイオン注入する。
【００９２】
次に、図１０に示すように、それぞれオフセットサイドウォール１４５が形成された各ゲート電極１２５、１２６及び１２７を含む半導体基板１０１上の全面に、ＬＰ−ＣＶＤ法によるＴＥＯＳ、又はＳＡ−ＣＶＤ（Sub Atmospheric-Chemical Vapor Deposition）法によるＮＳＧ（Non-doped Silicate Glass）からなり、膜厚が１０ｎｍ程度のサイドウォール下層膜１４９を堆積し、続いて、サイドウォール下層膜１４９の上に、ＡＬＤ（Atomic Layer Deposition）法によるＳｉＮからなり、膜厚が３５ｎｍ〜６０ｎｍ程度のサイドウォール上層膜１５０を堆積する。続いて、サイドウォール上層膜１５０及びサイドウォール下層膜１４９に対して異方性のドライエッチによるエッチバックを行って、各ゲート電極１２５、１２６及び１２７の側面上に、それぞれオフセットサイドウォール１４５、サイドウォール下層膜１４９及びサイドウォール上層膜１５０からなるサイドウォール１１０を形成する。このとき、第１ゲート電極１２５と第２ゲート電極１２６との間のゲート電極間隔１３６が小さく、例えば８８ｎｍ程度の場合には、第１ゲート電極１２５と第２ゲート電極１２６との間にサイドウォール１１０が埋め込まれるため、第１ゲート電極１２５と第２ゲート電極１２６との間に形成されるサイドウォール１１０同士は互いに接続される。
【００９３】
次に、図１１に示すように、高耐圧トランジスタ１２０及び微細トランジスタ１２１のＮＭＩＳ領域とＰＭＩＳ領域とに、それぞれ同時にソース・ドレイン注入１５１を行う。ＮＭＩＳ領域には、例えば、イオンエネルギーが１５ｋｅＶ〜４０ｋｅＶで、ドーズ量が２×１０１５ａｔｏｍ／ｃｍ２〜８×１０１５ａｔｏｍ／ｃｍ２程度の砒素（Ａｓ）、及びイオンエネルギーが５ｋｅＶ〜１５ｋｅＶで、ドーズ量が１×１０１５ａｔｏｍ／ｃｍ２〜５×１０１５ａｔｏｍ／ｃｍ２程度の燐（Ｐ）のうちの少なくとも一方をイオン注入する。また、ＰＭＩＳ領域には、イオンエネルギーが１ｋｅＶ〜３ｋｅＶで、ドーズ量が２×１０１５ａｔｏｍ／ｃｍ２〜８×１０１５ａｔｏｍ／ｃｍ２程度のホウ素（Ｂ）をイオン注入する。これにより、高耐圧トランジスタ１２０及び微細トランジスタ１２１のソース領域１０３及びドレイン領域１０５がそれぞれ形成される。このとき、図示はしないが、ソース・ドレイン注入１５１は、各ゲート電極１２５、１２６及び１２７の上部にも同時にイオン注入される。なお、ＮＭＩＳ領域とＰＭＩＳ領域とのソース・ドレイン注入１５１の実施順序は、特に問われない。続いて、イオン注入で導入された各不純物を活性化するため、高温短時間のランプ加熱又はレーザ加熱により、温度が１０００℃以上の活性化熱処理を行う。
【００９４】
次に、図１２に示すように、スパッタ法等により、ソース領域１０３及びドレイン領域１０５と、各ゲート電極１２５、１２６及び１２７とを含む半導体基板１０１上の全面に、膜厚が５ｎｍ〜２０ｎｍ程度の高融点金属であるニッケル（Ｎｉ）膜を堆積する。その後、堆積したＮｉ膜をシリサイド化する熱処理を加える。続いて、塩酸等により、シリサイド化されない未反応のＮｉ膜をウェットエッチにより除去する。その後、熱処理を適宜行うことにより、半導体基板１０１の第１ドレイン形成領域１２９を除く、第１ゲート電極１２５、第２ゲート電極１２６及び第３ゲート電極１２７の各上部、並びにソース領域１０３及びドレイン領域１０５の各上部に、ＮｉＳｉからなるシリサイド層１１２をそれぞれ形成する。
【００９５】
以上のように、本実施形態に係る半導体装置の製造方法によると、ＬＤＤ中濃度領域１３４、ＬＤＤ低濃度領域１３５、ソース領域１０３及びドレイン領域１０５、並びに各シリサイド層１１２を、全て自己整合的に形成することができる。従って、レジストマスクに依存せず、アライメントずれが生じないことから、サステイン耐圧のばらつきが抑制された、高精度なドレイン拡張型のトランジスタを実現することができる。
【００９６】
（一実施形態の第１変形例）
一実施形態の第１変形例に係る半導体装置について図１３を参照しながら説明する。
【００９７】
図１３に示すように、ソース領域１０３を共有した、互いに隣接する２つのトランジスタを差動回路として用いるペア型トランジスタであって、ソース領域１０３を中心に左右反転したペア型トランジスタ１５２Ａとペア型トランジスタ１５２Ｂとがそれぞれ配置されている。ここで、図１３において、図１と同一の構成部材には同一の符号を付すことにより、説明を省略する。
【００９８】
ペア型トランジスタ１５２Ａ及び１５２Ｂは、本実施形態に係る高耐圧トランジスタ１２０からなり、従って、上述したように、マスクのアライメントずれが生じないため、動作特性のばらつきの増大によるデバイスの性能劣化が生じない。
【００９９】
（一実施形態の第２変形例）
また、図１４の第２変形例に示すように、ドレイン領域１０５を共有した、互いに隣接する２つのトランジスタを差動回路として用いるペア型トランジスタ１５０Ａ及び１５０Ｂについても同様にマスクのアライメントずれが生じないため、動作特性のばらつきの増大によるデバイスの性能劣化が生じない。
【０１００】
（動作説明）
次に、図１５〜図１８を用いて、第１ゲート電極１２５及び第２ゲート電極１２６に印加される４通りの電位によるチャネルの形成と空乏層の広がりについて説明する。
【０１０１】
まず、図１５に示すように、第１ゲート電極１２５と第２ゲート電極１２６に共にハイ（Ｈｉ）電圧が印加された場合は、ｐ型ウェル１０２における第１ゲート電極１２５のゲート絶縁膜１０８の直下の領域には反転層によるチャネル１０２ａが形成される。このとき、ドレイン領域１０５にもハイ電圧が印加されていることから、第２ゲート電極１２６及びドレイン領域１０５には、バイアス電圧が実質的に印加されていない。このため、高耐圧トランジスタ１２０には、あたかも第２ゲート電極１２６が設けられていない、ドレイン抵抗が付加されたトランジスタのような動作を行わせることができる。
【０１０２】
次に、図１６に示すように、第１ゲート電極１２５にハイ電圧が印加され、第２ゲート電極１２６にロウ（Ｌｏｗ）電圧が印加された場合は、ｐ型ウェル１０２における第１ゲート電極１２５のゲート絶縁膜１０８の直下の領域には、反転層によるチャネル１０２ａが形成される。一方、ドレイン領域１０５には、ハイ電圧のバイアスが印加されている。ＮＭＩＳトランジスタの場合は、第２ゲート電極１２６の下のＬＤＤ中濃度領域１３４の不純物はｎ型キャリアの電子である。従って、発生した電界により第２ゲート電極１２６のゲート絶縁膜１０８の表面の電子がドレイン領域１０５の方向に移動する。このため、ゲート絶縁膜１０８の表面に空乏層１５７が形成されることから、第２ゲート電極１２６付近の電流パスが細くなり、その結果、ドレイン抵抗を増大させることができる。
【０１０３】
次に、図１７に示すように、第１ゲート電極１２５にロウ電圧が印加され、第２ゲート電極１２６にハイ電圧が印加された場合は、ｐ型ウェル１０２における第１ゲート電極１２５のゲート絶縁膜１０８の直下の領域には、チャネル１０２ａが形成されておらず、オフ状態となっている。一方、ドレイン領域１０５にもハイ電圧が印加されているため、第２ゲート電極１２６及びドレイン領域１０５には、バイアス電圧が実質的に印加されていない。このため、高耐圧トランジスタ１２０には、あたかも第２ゲート電極が設けられていない、ドレイン抵抗が付加されたトランジスタのような動作を行わせることができる。
【０１０４】
次に、図１８に示すように、第１ゲート電極１２５及び第２ゲート電極１２６に共にロウ電圧が印加された場合は、ｐ型ウェル１０２における第１ゲート電極１２５のゲート絶縁膜１０８の直下の領域には、チャネル１０２ａが形成されておらず、オフ状態となっている。一方、ドレイン領域１０５にはハイ電圧が印加されているため、第２ゲート電極１２６及びドレイン領域１０５には、バイアス電圧が印加されている。ＮＭＩＳトランジスタの場合には、第２ゲート電極１２６の下のＬＤＤ中濃度領域１３４の不純物はｎ型キャリアの電子である。従って、発生した電界により第２ゲート電極１２６のゲート絶縁膜１０８の表面の電子がドレイン領域１０５の方向に移動する。このため、ゲート絶縁膜１０８の表面に空乏層１５７が形成されて、第２ゲート電極１２６付近の電流パスが細くなる。その結果、ドレイン抵抗を増大させることができるので、オフリーク電流も低減することができる。
【０１０５】
このように、第２ゲート電極１２６に所定の電位を付与することにより、外部からＬＤＤ中濃度領域１３４及びＬＤＤ低濃度領域１３５を含むドレイン領域１０５の空乏層の幅、抵抗値及び電界を調整できるため、回路設計の自由度が高くなると共に、ＬＤＤ中濃度領域１３４、ＬＤＤ低濃度領域１３５及びドレイン領域１０５の空乏層１５７の制御が可能となる。これにより、サステイン耐圧の向上に加え、ホットキャリアが流れる方向と位置とを調整できるので、ホットキャリアの寿命の劣化を改善することができる。
【０１０６】
なお、図１５〜図１８においては、ＮＭＩＳトランジスタの場合について説明したが、ＰＭＩＳトランジスタの場合にも同様の効果を得ることができる。すなわち、ＰＭＩＳトランジスタの場合は、ＮＭＩＳトランジスタのｎ型不純物をｐ型不純物に変更し、ｐ型不純物をｎ型不純物に変更することにより得られる。また、ＮＭＩＳトランジスタの場合のハイ電圧は、例えば５Ｖであり、ロウ電圧は、例えば０Ｖである。従って、ＰＭＩＳトランジスタにおけるハイ電圧は、例えば０Ｖと、ロウ電圧は、例えば５Ｖと読みかえればよい。
【０１０７】
（一実施形態の第３変形例）
図１９は一実施形態の第３変形例に係る半導体装置である高耐圧トランジスタの断面構成を示している。
【０１０８】
図１９に示すように、第３変形例に係る高耐圧トランジスタ１２０は、第２ゲート電極１２６のゲート長方向の幅寸法（ゲート電極幅１４２）を大きくした構成を採る。このようにしても、上述した図１５〜図１８までの動作による効果と同様の効果を得ることができる。すなわち、第１ゲート電極１２５及び第２ゲート電極１２６に共にハイ電圧が印加された場合には、ｐ型ウェル１０２における第１ゲート電極１２５及び第２ゲート電極１２６の各ゲート絶縁膜１０８の直下の領域には、それぞれ反転層によるチャネルが形成される。
【０１０９】
なお、第２ゲート電極幅１４２が比較的に小さい場合には、ＬＤＤ低濃度領域１３５とＬＤＤ中濃度領域１３４との空乏層を短絡させることも可能である。
【０１１０】
また、第１ゲート電極１２５にハイ電圧が印加され、第２ゲート電極１２６にロウ電圧が印加された場合には、ｐ型ウェル１０２における第２ゲート電極１２６のゲート絶縁膜１０８の下側部分を高抵抗層として使用可能である。
【０１１１】
また、第１ゲート電極１２５にロウ電圧が印加され、第２ゲート電極１２６にハイ電圧が印加された場合は、通常の第１ゲート電極１２５のみのオフ状態とすることができる。また、第１ゲート電極１２５及び第２ゲート電極１２６に共にロウ電圧を印加した場合は、通常のオフ状態とすることができる。
【０１１２】
このように、第２ゲート電極幅１４２の値を適当に調節することによっても、種々のトランジスタ動作が可能となる。
【０１１３】
（一実施形態の第４変形例）
図２０は一実施形態の第４変形例に係る半導体装置である高耐圧トランジスタの製造方法の要部の一工程の断面構成を示している。
【０１１４】
図２０に示すように、ＬＤＤ低濃度領域１３５が形成できる範囲で、第１ゲート電極１２５と第２ゲート電極１２６との間のゲート電極間隔１３６の値を大きく設定した場合には、サイドウォール１１０をゲート電極同士の隙間に埋め込むことは困難となる。
【０１１５】
従って、ソース・ドレイン注入１５１を実施する工程において、第１ゲート電極１２５及び第２ゲート電極１２６の上側部分にそれぞれ端面の境界を設けるように、レジストマスク１５４を形成することにより、アライメントずれの影響を実質的に受けない構造を得ることができる。
【０１１６】
（一実施形態の第５変形例）
図２１及び図２２は一実施形態の第５変形例に係る半導体装置である高耐圧トランジスタの製造方法の要部の工程順の断面構成を示している。
【０１１７】
ゲート電極間隔１３６を比較的に大きい値に設定している場合には、まず、図２１に示すように、半導体基板１０１の上の全面に、絶縁膜であるシリサイドブロック膜１５５をゲート電極同士の隙間に埋め込むように堆積する。
【０１１８】
次に、図２２に示すように、堆積されたシリサイドブロック膜１５５に対して、等方性のウェットエッチを行うことにより、シリサイドブロック膜１５５をゲート電極同士の隙間にのみ残留させる。これにより、ゲート電極同士の隙間がサイドウォール１１０によって埋め込むことができない場合であっても、ゲート電極同士の隙間にシリサイドブロック膜１５５を選択的に形成することにより、各シリサイド層１１２をセルファラインにより形成することができる。
【０１１９】
（一実施形態の第６変形例）
図２３に示すように、堆積されたシリサイドロック膜１５５に対して、等方性のウェットエッチに代えて、異方性のドライエッチを行うことによっても、ゲート電極同士の隙間にのみシリサイドロック膜１５５を残留させることができる。従って、第５変形例と同様に、各シリサイド層１１２をセルファラインにより形成することができる。
【０１２０】
さらに、第６変形例においては、ゲート電極同士の隙間だけでなく、第１ゲート電極１２５及び第２ゲート電極１２６の外側のサイドウォール１１０の下部の側面上にもシリサイドブロック膜１５５をサイドウォール状に残留させることができる。このため、ソース領域１０３及びドレイン領域１０５において、それらの上部に形成される各シリサイド層１１２の内側の端部と各ゲート電極１２５、１２６の外側の端部との間隔を大きくすることができる。従って、各シリサイド層１１２からの各ゲート電極１２５、１２６に対する電界集中を緩和することができる。
【０１２１】
（一実施形態の第７変形例）
図２４に示すように、ＬＤＤ低濃度領域１３５が形成できる範囲で、且つゲート電極同士の隙間にシリサイドブロック膜１５５を埋め込むことができない、すなわちＬＤＤ低濃度領域１３５の上面が露出してしまうような場合は、シリサイドブロック膜１５５の上における第１ゲート電極１２５及び第２ゲート電極１２６の上側部分にそれぞれ端面の境界を設けるように、レジストマスク１５６を形成すればよい。
【０１２２】
従って、形成したレジストマスク１５６を用いて、シリサイドブロック膜１５５をエッチングした後、図２５に示すように、各シリサイド層１１２を形成することにより、アライメントずれの影響を実質的に受けない半導体装置を得ることができる。
【０１２３】
なお、上述した実施形態及びその変形例において、オフセットサイドウォール１４５にＴＥＯＳ膜又はＳｉＮ膜等の絶縁膜を用いたが、ゲート電極１２５、１２６又は半導体基板１０１が被る酸化等を抑制するために、低温で成膜が可能なＳＡ−ＣＶＤによるＮＳＧ膜、低温ＬＰ−ＴＥＯＳ膜、低温ＡＬＤ−ＳｉＮ膜、低温炭化シリコン（ＳｉＣ）膜又は酸窒化シリコン（ＳｉＯＮ）等を用いることができる。
【０１２４】
また、本実施形態及びその変形例において、シリサイド層１１２には、Ｎｉシリサイドを用いたが、コバルト（Ｃｏ）、チタン（Ｔｉ）、タングステン（Ｗ）、白金（Ｐｔ）若しくはモリブデン（Ｍｏ）、又やそれらの金属合金若しくは積層金属によるシリサイドを用いても特に問題はない。
【０１２５】
また、本実施形態及びその変形例において、微細トランジスタ１２１を構成する薄膜ゲート絶縁膜１２４の構成材料は、ＳｉＯ２に限られない。例えば、酸化ハフニウム（ＨｆＯ２）、ハフニウムシリケート（ＨｆＳｉｘＯｙ）若しくはハフニウムアルミネート（ＨｆＡｌｘＯｙ）等の高誘電率（ｈｉｇｈ−ｋ）材料、又はＳｉＯ２を含め、これらに窒素を添加した絶縁膜の群から選ばれるいずれか１つを含む単層膜、又はこれらの群から選ばれる少なくとも１つの膜を含む積層膜であってもよい。また、薄膜ゲート絶縁膜１２４の膜厚は、ゲート長、ＥＯＴ（等価酸化膜厚）の許容値、及びリーク電流の許容値等を考慮して適宜決定すればよい。
【０１２６】
また、各ゲート電極１２５、１２６及び１２７の構成材料には、アモルファスＳｉ又はノンドープポリシリコンに、燐（Ｐ）、砒素（Ａｓ）、ホウ素（Ｂ）又はインジウム（Ｉｎ）等をイオン注入によりドーピングした、シリコン（Ｓｉ）を含む電極材料を用いることができる。また、ゲルマニウム（Ｇｅ）をドーピングしたシリコンゲルマニウム（ＳｉＧｅ）等のＳｉを含む電極材料でもよく、加工性又はシリサイド反応等の観点から適宜決定すればよい。各ゲート電極１２５、１２６及び１２７の形成方法としては、ＬＰ−ＣＶＤ法、スパッタ法若しくはＡＬＤ法等の堆積法、又は塗布系シリコン材料による塗布法を用いることもできる。さらには、カーボン若しくは金属をドーピングしたシリコン材料又はポーラスシリコン等も選択が可能である。
【０１２７】
また、本実施形態及びその変形例においては、電圧が５Ｖの電源電圧と接続された高耐圧トランジスタ１２０、及び電圧が１．２Ｖの電源電圧と接続され高速動作用途の微細トランジスタ１２１を混載した半導体装置を例に説明したが、この構成に限られない。すなわち、据え置きデバイスとして使用される、電圧が１２Ｖ又は２４Ｖの電源電圧、さらには高耐圧の６０Ｖの電源電圧を持つ車載デバイスに対応するための高効率な電源制御機能付きバッテリー制御回路にも応用可能である。この場合は、当然ながら、電源電圧に応じてゲート絶縁膜１０８の膜厚、ゲート長及びゲート電極の高さ等はスケーリングする必要がある。
【産業上の利用可能性】
【０１２８】
本発明に係る半導体装置及びその製造方法は、面積の増大及び製造工程の増加を生じることなくサステイン耐圧を改善し、サステイン耐圧のばらつきの抑制及びトランジスタの形成後のドレイン抵抗及び接合プロファイルの調整が可能な、自由度が高い半導体装置を実現でき、例えば電源電圧が高い環境分野又は車載分野用途の高性能ＬＳＩデバイス等に有用である。
【符号の説明】
【０１２９】
１０１ 半導体基板
１０２ ｐ型ウェル（半導体領域）
１０２ａ チャネル
１０３ ソース領域
１０５ ドレイン領域
１０７ 素子分離
１０８ ゲート絶縁膜
１０９ ポリシリコン膜
１１０ サイドウォール
１１２ シリサイド層
１２０ 高耐圧トランジスタ
１２１ 微細トランジスタ
１２２ ｐ型ウェル
１２４ 薄膜ゲート絶縁膜
１２５ 第１ゲート電極
１２６ 第２ゲート電極
１２７ 第３ゲート電極
１２８ ソース形成領域
１２９ 第１ドレイン形成領域
１３０ 第２ドレイン形成領域
１３１ レジストマスク
１３２ 高耐圧ＬＤＤ注入
１３３ チルト角
１３４ ＬＤＤ中濃度領域
１３５ ＬＤＤ低濃度領域
１３６ ゲート電極間隔
１３７ 第１オーバラップ幅
１３８ 第２オーバラップ幅
１３９ 実効チャネル長
１４０ 第３オーバラップ幅
１４１ 第４オーバラップ幅
１４２ 第２ゲート電極幅
１４３ ゲート電極高さ
１４４ ＬＤＤ注入深さ
１４５ オフセットサイドウォール
１４６ レジストマスク
１４７ エクステンション注入
１４８ エクステンション領域
１４９ サイドウォール下層膜
１５０ サイドウォール上層膜
１５１ ソース・ドレイン注入
１５２Ａ ペア型トランジスタ
１５２Ｂ ペア型トランジスタ
１５４ レジストマスク
１５５ シリサイドブロック膜
１５６ レジストマスク
１５７ 空乏層
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体領域の上に第１ゲート絶縁膜を介在させて形成された第１ゲート電極と、
前記第１半導体領域の上に前記第１ゲート絶縁膜を介在させると共に、前記第１ゲート電極と間隔をおいて並行に形成され、前記第１ゲート電極よりもゲート長方向の幅が小さい第２ゲート電極と、
前記第１半導体領域における前記第１ゲート電極の両側方の領域にそれぞれ形成され、第２導電型の第１不純物を含む第１ソース領域及び第２導電型の第２不純物を含む第１ドレイン領域と、
前記第１半導体領域における前記第２ゲート電極の両側方の領域にそれぞれ形成され、第２導電型の第３不純物を含む第２ソース領域及び第２導電型の第４不純物を含む第２ドレイン領域とを備え、
前記第１ソース領域における前記第１不純物の濃度は、前記第１ドレイン領域における前記第２不純物の濃度よりも高く、
前記第２ソース領域における前記第３不純物の濃度は、前記第２ドレイン領域における前記第４不純物の濃度よりも低く、
前記第２ソース領域は、前記第１ドレイン領域と共有されていることを特徴とする半導体装置。
【請求項２】
前記第１ゲート電極と前記第２ゲート電極との各側面上にそれぞれ形成され、絶縁体からなるサイドウォールをさらに備え、
前記第１ゲート電極と前記第２ゲート電極との対向する側面上に形成された前記サイドウォール同士は、互いに接触していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１ソース領域、第１ドレイン領域、第２ソース領域及び第２ドレイン領域は、それぞれの接合深さが互いに同一の接合面を有していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１ドレイン領域は、
前記第１不純物を含み且つ前記第１ゲート電極と重なるように形成され、前記第１不純物による第１のＰＮ接合と、
前記第１のＰＮ接合から前記第２ゲート電極側に離れた領域に形成され、前記第１のＰＮ接合よりも高い濃度を持つ、前記第２不純物による第２のＰＮ接合と、
前記第２のＰＮ接合から前記第２ゲート電極側の領域に形成され、前記第２のＰＮ接合よりも高い濃度を持つ、前記第３不純物による第３のＰＮ接合とを有していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記第１ソース領域における第１不純物が添加された領域及び前記第２ドレイン領域における第４不純物が添加された領域には、前記第１不純物及び第４不純物よりも高い濃度を持つ第２導電型の第５不純物が添加され、
前記第５不純物が添加された領域は、前記第１不純物が添加された領域及び前記第４不純物が添加された領域に包含されて形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第１ソース領域及び第２ドレイン領域の上部に形成された金属層をさらに備え、
前記金属層は、前記第１ドレイン領域及び第２ソース領域の上部には形成されていないことを特徴とする請求項１又は２に記載の半導体装置。
【請求項７】
前記第１半導体領域の上に前記第１ゲート絶縁膜をそれぞれ介在させると共に、前記第１ソース領域における前記第１ゲート電極のゲート幅方向に沿った中心線をそれぞれ線対称として形成され、前記第１ゲート電極と同一の構成を持つ第３ゲート電極、及び前記第２ゲート電極と同一の構成を持つ第４ゲート電極と、
前記第１半導体領域における前記第３ゲート電極の両側方の領域にそれぞれ形成され、前記第１不純物を含む第３ソース領域及び前記第２不純物を含む第３ドレイン領域と、
前記第１半導体領域における前記第４ゲート電極の両側方の領域にそれぞれ形成され、前記第３不純物を含む第４ソース領域及び前記第４不純物を含む第４ドレイン領域とをさらに備え、
前記第３ソース領域における前記第１不純物の濃度は、前記第３ドレイン領域における前記第２不純物の濃度よりも高く、
前記第４ソース領域における前記第３不純物の濃度は、前記第４ドレイン領域における前記第４不純物の濃度よりも低く、
前記第３ソース領域は、前記第１ソース領域と共有され、且つ前記第４ソース領域は、前記第３ドレイン領域と共有されていることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記第１半導体領域の上に前記第１ゲート絶縁膜をそれぞれ介在させると共に、前記第２ドレイン領域における前記第２ゲート電極のゲート幅方向に沿った中心線をそれぞれ線対称として形成され、前記第２ゲート電極と同一の構成を持つ第４ゲート電極、及び前記第１ゲート電極と同一の構成を持つ第３ゲート電極と、
前記第１半導体領域における前記第３ゲート電極の両側方の領域にそれぞれ形成され、前記第１不純物を含む第３ソース領域及び前記第２不純物を含む第３ドレイン領域と、
前記第１半導体領域における前記第４ゲート電極の両側方の領域にそれぞれ形成され、前記第３不純物を含む第４ソース領域及び前記第４不純物を含む第４ドレイン領域とをさらに備え、
前記第３ソース領域における前記第１不純物の濃度は、前記第３ドレイン領域における前記第２不純物の濃度よりも高く、
前記第４ソース領域における前記第３不純物の濃度は、前記第４ドレイン領域における前記第４不純物の濃度よりも低く、
前記第４ドレイン領域は、前記第２ドレイン領域と共有され、且つ前記第４ソース領域は、前記第３ドレイン領域と共有されていることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記第１ソース領域と前記第１ゲート電極との重なり部分の第１オーバラップ量は、前記第１ドレイン領域と前記第２ゲート電極との重なり部分の第２オーバラップ量よりも大きいことを特徴とする請求項１又は２に記載の半導体装置。
【請求項１０】
前記第２ソース領域と前記第２ゲート電極との重なり部分の第３オーバラップ量は、前記第２ドレイン領域と前記第２ゲート電極との重なり部分の第４オーバラップ量よりも小さいことを特徴とする請求項１又は２に記載の半導体装置。
【請求項１１】
前記第２ソース領域と前記第２ドレイン領域とは、前記第１半導体領域における前記第２ゲート電極の下側部分において接触して短絡していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項１２】
前記第１半導体領域における前記第１ゲート電極の中央部の下側部分の導電型と、前記第２ゲート電極の中央部の下側部分の導電型とは、極性が互いに逆であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項１３】
前記第１ゲート電極と前記第２ゲート電極との間隔は、前記第１ゲート電極及び第２ゲート電極の高さの７０％以下であり、
前記第２ゲート電極のゲート長方向の幅は、前記第１ゲート電極及び第２ゲート電極の高さの１．３倍以上であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項１４】
第２半導体領域の上に前記第１ゲート絶縁膜よりも薄い第２ゲート絶縁膜を介在させて形成された第３ゲート電極をさらに備えていることを特徴とする請求項１に記載の半導体装置。
【請求項１５】
請求項１に記載の半導体装置の製造方法であって、
前記第１ソース領域、第１ドレイン領域、第２ソース領域及び第２ドレイン領域は、
前記第１ゲート電極及び第２ゲート電極をマスクとして、互いに異なる少なくとも３方向からのイオン注入によって形成することを特徴とする半導体装置の製造方法。
【請求項１】
第１導電型の第１半導体領域の上に第１ゲート絶縁膜を介在させて形成された第１ゲート電極と、
前記第１半導体領域の上に前記第１ゲート絶縁膜を介在させると共に、前記第１ゲート電極と間隔をおいて並行に形成され、前記第１ゲート電極よりもゲート長方向の幅が小さい第２ゲート電極と、
前記第１半導体領域における前記第１ゲート電極の両側方の領域にそれぞれ形成され、第２導電型の第１不純物を含む第１ソース領域及び第２導電型の第２不純物を含む第１ドレイン領域と、
前記第１半導体領域における前記第２ゲート電極の両側方の領域にそれぞれ形成され、第２導電型の第３不純物を含む第２ソース領域及び第２導電型の第４不純物を含む第２ドレイン領域とを備え、
前記第１ソース領域における前記第１不純物の濃度は、前記第１ドレイン領域における前記第２不純物の濃度よりも高く、
前記第２ソース領域における前記第３不純物の濃度は、前記第２ドレイン領域における前記第４不純物の濃度よりも低く、
前記第２ソース領域は、前記第１ドレイン領域と共有されていることを特徴とする半導体装置。
【請求項２】
前記第１ゲート電極と前記第２ゲート電極との各側面上にそれぞれ形成され、絶縁体からなるサイドウォールをさらに備え、
前記第１ゲート電極と前記第２ゲート電極との対向する側面上に形成された前記サイドウォール同士は、互いに接触していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１ソース領域、第１ドレイン領域、第２ソース領域及び第２ドレイン領域は、それぞれの接合深さが互いに同一の接合面を有していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１ドレイン領域は、
前記第１不純物を含み且つ前記第１ゲート電極と重なるように形成され、前記第１不純物による第１のＰＮ接合と、
前記第１のＰＮ接合から前記第２ゲート電極側に離れた領域に形成され、前記第１のＰＮ接合よりも高い濃度を持つ、前記第２不純物による第２のＰＮ接合と、
前記第２のＰＮ接合から前記第２ゲート電極側の領域に形成され、前記第２のＰＮ接合よりも高い濃度を持つ、前記第３不純物による第３のＰＮ接合とを有していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記第１ソース領域における第１不純物が添加された領域及び前記第２ドレイン領域における第４不純物が添加された領域には、前記第１不純物及び第４不純物よりも高い濃度を持つ第２導電型の第５不純物が添加され、
前記第５不純物が添加された領域は、前記第１不純物が添加された領域及び前記第４不純物が添加された領域に包含されて形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第１ソース領域及び第２ドレイン領域の上部に形成された金属層をさらに備え、
前記金属層は、前記第１ドレイン領域及び第２ソース領域の上部には形成されていないことを特徴とする請求項１又は２に記載の半導体装置。
【請求項７】
前記第１半導体領域の上に前記第１ゲート絶縁膜をそれぞれ介在させると共に、前記第１ソース領域における前記第１ゲート電極のゲート幅方向に沿った中心線をそれぞれ線対称として形成され、前記第１ゲート電極と同一の構成を持つ第３ゲート電極、及び前記第２ゲート電極と同一の構成を持つ第４ゲート電極と、
前記第１半導体領域における前記第３ゲート電極の両側方の領域にそれぞれ形成され、前記第１不純物を含む第３ソース領域及び前記第２不純物を含む第３ドレイン領域と、
前記第１半導体領域における前記第４ゲート電極の両側方の領域にそれぞれ形成され、前記第３不純物を含む第４ソース領域及び前記第４不純物を含む第４ドレイン領域とをさらに備え、
前記第３ソース領域における前記第１不純物の濃度は、前記第３ドレイン領域における前記第２不純物の濃度よりも高く、
前記第４ソース領域における前記第３不純物の濃度は、前記第４ドレイン領域における前記第４不純物の濃度よりも低く、
前記第３ソース領域は、前記第１ソース領域と共有され、且つ前記第４ソース領域は、前記第３ドレイン領域と共有されていることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記第１半導体領域の上に前記第１ゲート絶縁膜をそれぞれ介在させると共に、前記第２ドレイン領域における前記第２ゲート電極のゲート幅方向に沿った中心線をそれぞれ線対称として形成され、前記第２ゲート電極と同一の構成を持つ第４ゲート電極、及び前記第１ゲート電極と同一の構成を持つ第３ゲート電極と、
前記第１半導体領域における前記第３ゲート電極の両側方の領域にそれぞれ形成され、前記第１不純物を含む第３ソース領域及び前記第２不純物を含む第３ドレイン領域と、
前記第１半導体領域における前記第４ゲート電極の両側方の領域にそれぞれ形成され、前記第３不純物を含む第４ソース領域及び前記第４不純物を含む第４ドレイン領域とをさらに備え、
前記第３ソース領域における前記第１不純物の濃度は、前記第３ドレイン領域における前記第２不純物の濃度よりも高く、
前記第４ソース領域における前記第３不純物の濃度は、前記第４ドレイン領域における前記第４不純物の濃度よりも低く、
前記第４ドレイン領域は、前記第２ドレイン領域と共有され、且つ前記第４ソース領域は、前記第３ドレイン領域と共有されていることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記第１ソース領域と前記第１ゲート電極との重なり部分の第１オーバラップ量は、前記第１ドレイン領域と前記第２ゲート電極との重なり部分の第２オーバラップ量よりも大きいことを特徴とする請求項１又は２に記載の半導体装置。
【請求項１０】
前記第２ソース領域と前記第２ゲート電極との重なり部分の第３オーバラップ量は、前記第２ドレイン領域と前記第２ゲート電極との重なり部分の第４オーバラップ量よりも小さいことを特徴とする請求項１又は２に記載の半導体装置。
【請求項１１】
前記第２ソース領域と前記第２ドレイン領域とは、前記第１半導体領域における前記第２ゲート電極の下側部分において接触して短絡していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項１２】
前記第１半導体領域における前記第１ゲート電極の中央部の下側部分の導電型と、前記第２ゲート電極の中央部の下側部分の導電型とは、極性が互いに逆であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項１３】
前記第１ゲート電極と前記第２ゲート電極との間隔は、前記第１ゲート電極及び第２ゲート電極の高さの７０％以下であり、
前記第２ゲート電極のゲート長方向の幅は、前記第１ゲート電極及び第２ゲート電極の高さの１．３倍以上であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項１４】
第２半導体領域の上に前記第１ゲート絶縁膜よりも薄い第２ゲート絶縁膜を介在させて形成された第３ゲート電極をさらに備えていることを特徴とする請求項１に記載の半導体装置。
【請求項１５】
請求項１に記載の半導体装置の製造方法であって、
前記第１ソース領域、第１ドレイン領域、第２ソース領域及び第２ドレイン領域は、
前記第１ゲート電極及び第２ゲート電極をマスクとして、互いに異なる少なくとも３方向からのイオン注入によって形成することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【公開番号】特開２０１２−１０９４２５（Ｐ２０１２−１０９４２５Ａ）
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願番号】特願２０１０−２５７５３０（Ｐ２０１０−２５７５３０）
【出願日】平成２２年１１月１８日（２０１０．１１．１８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年６月７日（２０１２．６．７）
【国際特許分類】
【出願日】平成２２年１１月１８日（２０１０．１１．１８）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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