【課題】占有面積が小さく、所望の耐圧と熱破壊の防止を両立した保護トランジスタを提供する。
【解決手段】ゲート長方向の一方の側でゲート直下の領域に隣接しているゲート・ドレイン間領域ＲＥｇｄが、ゲート幅方向に互いに隣接する領域として、第１領域ＲＥｇｄ１と第２領域ＲＥｇｄ２とを有する。第１領域は、ドレイン耐圧が相対的に大きく、第２領域は、ドレイン電極（ドレインコンタクト部に設けられているシリサイド層１０Ｄ）からの距離が平面視で第１領域より遠く、ドレイン耐圧が相対的に小さい。このため、耐圧が低いゲート・ドレイン間領域ＲＥｇｄ２の加熱部分Ａからドレインコンタクト部が遠いが、面積は小さく（または拡大しない）構造となっている。 （もっと読む）

【課題】耐ＥＳＤ保護性能及び耐ラッチアップ性能の双方が優れ、レイアウト面積が小さい静電気放電保護素子を提供する。
【解決手段】静電気放電保護素子は、半導体基板の表面に形成され前記半導体基板の表面に垂直な方向から見て矩形である第１の第１導電型ウエルと、半導体基板の表面に第１の第１導電型ウエルを囲むように形成され第１の第１導電型ウエルにおける第１方向に直交する第２方向に延びる端縁に接し第１方向に延びる端縁には接しておらず基準電位が印加される第２の第１導電型ウエルと、を有する。前記第１の第１導電型ウエルの前記第１方向に延びる端縁と前記第２の第１導電型ウエルとの間の領域の抵抗率は、前記第１及び第２の第１導電型ウエルの抵抗率よりも高い。 （もっと読む）

【課題】注入マスクの低減が図られる半導体装置の製造方法と、そのような半導体装置を提供する。
【解決手段】レジストマスク３１と他のレジストマスクを注入マスクとして、ＮＭＯＳ領域ＲＮにボロンを注入することにより、アクセストランジスタおよびドライブトランジスタのハロ領域となるｐ型不純物領域が形成される。さらに他のレジストマスクを注入マスクとして、ＰＭＯＳ領域ＲＰにリンまたは砒素を注入することにより、ロードトランジスタのハロ領域となるｎ型不純物領域が形成される。 （もっと読む）

【課題】ピッティング不良が抑制され、簡単な工程を通じて形成することができる高性能の半導体素子の製造方法を提供する。
【解決手段】半導体基板にゲート電極を形成する段階と、ゲート電極に側壁スペーサを形成する段階と、側壁スペーサの両側の半導体基板を一部エッチングしてトレンチを形成する段階と、トレンチ内にＳｉＧｅ混晶層を形成する段階と、ＳｉＧｅ混晶層上にシリコン層を形成する段階と、シリコン層の面の結晶方向に従って、エッチング率が異なるエッチング液を利用してシリコン層の一部をエッチチングすることによって１１１傾斜面を有するシリコンファセット（Ｓｉ ｆａｃｅｔ）を含むキャッピング層を形成する段階と、を有する。キャッピング層を含むことによって半導体素子でホールの移動度が高まる。キャッピング層内のピッティング不良が減少することによって半導体素子の特性が良好になる。 （もっと読む）

【課題】高誘電率ゲート絶縁膜、及び、ゲート電極としてメタル膜を含む半導体装置において、逆短チャネル効果の発生を防止して高性能化を実現する。
【課題手段】半導体装置は、半導体基板１０１の上に形成されたランタンを含有する高誘電率ゲート絶縁膜１０２と、高誘電率ゲート絶縁膜１０２の上に形成されたキャップ膜１０３と、キャップ膜１０３の上に形成されたメタル膜１０４と、メタル膜１０４の上に形成されたポリシリコン膜１０５と、高誘電率ゲート絶縁膜１０２、キャップ膜１０３、メタル膜１０４、及びポリシリコン膜１０５それぞれの両側面に形成されたランタンを含有するゲート側壁絶縁膜１０６とを備えている。 （もっと読む）

【課題】第１のＭＩＳトランジスタの閾値電圧が高くなることを防止する。
【解決手段】半導体装置は、第１，第２のＭＩＳトランジスタＴｒ１，Ｔｒ２を備えている。第１，第２のＭＩＳトランジスタは、第１，第２の活性領域１０ａ，１０ｂ上に形成され、第１，第２の高誘電率膜１３ａ，１３ｂを有する第１，第２のゲート絶縁膜１３Ａ，１４Ｂと、第１，第２のゲート絶縁膜上に形成された第１，第２のゲート電極１８Ａ，１８Ｂとを備えている。第１のゲート絶縁膜１３Ａと第２のゲート絶縁膜１４Ｂとは、第１の素子分離領域１１Ｌ上において分離されている。第１の素子分離領域１１Ｌを挟んで対向する第１の活性領域１０ａの一端と第２の活性領域１０ｂの一端との距離をｓとし、第１の活性領域１０ａの一端から第１の素子分離領域１１Ｌ上に位置する第１のゲート絶縁膜１３Ａの一端までの突き出し量をｄ１としたとき、ｄ１＜０．５ｓの関係式が成り立っている。 （もっと読む）

【課題】意図的に誤動作を生じさせるための局所的な光照射を検出するための構成を小さなチップ占有面積で実現し、検出感度を高くする。
【解決手段】ロジック回路（６）が形成された領域に分散され初段の入力が一定論理値にされて直列的に接続された複数個の検出インバータ（１００）を検出素子として採用し、単数又は複数のインバータに光が照射されて各々に出力が反転することによって直列的に接続された複数個の検出インバータの最終出力が判定され、これにより局所的な光照射を検出することができる。 （もっと読む）

【課題】異なる特性の半導体素子を一体に有しつつ、高集積化が実現可能な、新たな構成の半導体装置を提供することを目的の一とする。
【解決手段】第１の半導体材料が用いられた第１のチャネル形成領域と、第１のゲート電極と、を含む第１のトランジスタと、第１のゲート電極と一体に設けられた第２のソース電極および第２のドレイン電極の一方と、第２の半導体材料が用いられ、第２のソース電極および第２のドレイン電極と電気的に接続された第２のチャネル形成領域と、を含む第２のトランジスタと、を備えた半導体装置である。 （もっと読む）

【課題】ＭＩＳトランジスタに適当なしきい値電圧が与えられる一方、抵抗素子はシリコン膜からなる抵抗体層の異常成長を抑制して、シリコン膜の膜厚を安定化する。
【解決手段】半導体装置は、半導体基板１０の上部に形成された素子分離領域１２によって囲まれた第１の活性領域１０ａ、第１の活性領域の上に形成された第１の高誘電体膜１４ａを有する第１のゲート絶縁膜２７ａ、及び第１のゲート絶縁膜の上に形成された第１のゲート電極２８ａとを有する第１導電型の第１のＭＩＳトランジスタ１ａと、素子分離領域の上に形成された第２の高誘電体膜１４ｘ、及び該第２の高誘電体膜の上に形成されたシリコンからなる抵抗体層２０ｘを有する抵抗素子１ｘとを備えている。第１の高誘電体膜と第２の高誘電体膜とは、互いに同一の高誘電体材料からなり、第１の高誘電体膜は第１の調整用金属を含み、第２の高誘電体膜は第１の調整用金属を含まない。 （もっと読む）

【課題】１メモリセルが６トランジスタを有するＳＲＡＭにおいて、コンタクトの微細化をするとリークの発生を回避できる半導体記憶装置及びその製造方法を提供する。
【解決手段】１メモリセルが第１及び第２ドライバトランジスタ（ＤＴｒ１、ＤＴｒ２）、第１及び第２転送トランジスタ（ＴＴｒ１，ＴＴｒ２）並びに第１及び第２ロードトランジスタ（ＬＴＲ１，ＬＴｒ２）の６トランジスタを有するＳＲＡＭにおいて第１ドライバトランジスタと第２ドライバトランジスタのソースドレイン領域に基準電位を印加するための接地コンタクトＣｇと、第１ロードトランジスタと第２ロードトランジスタのソースドレイン領域に電源電位を印加するための電源電位コンタクトＣｃの径が、共通コンタクトＣｓを除く他のコンタクト（Ｃｂ，Ｃｎ，Ｃｗ）の径より大きく形成された構成とする。 （もっと読む）

【課題】低抵抗で、かつ接合リーク電流の少ないＣｏシリサイド層を形成することのできるサリサイドプロセスを提供する。
【解決手段】Ｃｏ純度が９９．９９％以上で、ＦｅおよびＮｉの含有量が１０ｐｐｍ以下、より好ましくはＣｏ純度が９９．９９９％の高純度Ｃｏターゲットを用いたスパッタリング法によってウエハの主面上に堆積したＣｏ膜をシリサイド化することにより、ＭＯＳＦＥＴのゲート電極（８ｎ、８ｐ）、ソース、ドレイン（ｐ^＋型半導体領域１３、ｎ^＋型半導体領域１４）の表面に低抵抗で接合リーク電流の少ないＣｏＳｉ_２層（１６ｂ）を形成する。 （もっと読む）

【課題】ＭＩＳトランジスタにおけるシリコン混晶層からなるソースドレイン領域を、不純物の拡散による不具合を防止しながらチャネル領域に近づけることができるようにする。
【解決手段】半導体装置は、半導体基板１０からなるｎ型の活性領域の上に、ゲート絶縁膜１２を介在させて形成されたゲート電極１３と、活性領域におけるゲート電極１３の両側方の領域に形成されたｐ型ソースドレイン領域２０と、活性領域における各ｐ型ソースドレイン領域２０の側面からそれぞれゲート電極１３の下側に向かって形成されたｎ型ポケット領域１８とを有している。ｐ型ソースドレイン領域２０は、シリコンとIV族元素との混晶層からなり、混晶層は、ゲート長方向におけるゲート電極側の側面がゲート電極側に突き出す凸部２０ａを有している。凸部２０ａの先端は、ポケット領域１８によって覆われている。 （もっと読む）

【課題】ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを有する半導体装置において、ショートチャネル効果を抑制するとともに、ゲート−ドレイン間での電流リークを低減し、また、ゲートオーバーラップに起因する寄生容量を低減して、回路動作速度の低下を低減した半導体装置を提供する。
【解決手段】低電圧ＮＭＯＳ領域ＬＮＲにおけるシリコン基板１の表面内に、Ｎ型不純物、例えばヒ素をイオン注入により比較的低濃度に導入して、エクステンション層６１を形成する。そして、シリコン基板１の全面を覆うように、シリコン酸化膜ＯＸ２を形成し、ゲート電極５１〜５４の側面においてはシリコン酸化膜ＯＸ２をオフセットサイドウォールとして使用し、低電圧ＰＭＯＳ領域ＬＰＲにおけるシリコン基板１の表面内に、ボロンをイオン注入により比較的低濃度に導入して、エクステンション層６２となるＰ型不純物層６２１を形成する。 （もっと読む）

【課題】工数の増加を招くことなく、更には、特性劣化を抑止して高品質の製品を供給することができる半導体素子の製造方法を提供する。
【解決手段】画素２に形成されたトランジスタのゲート電極３０５〜３０７の周辺にイオン注入を行うことでソース領域及びドレイン領域として機能するｎ^＋領域４２６、４２７を形成し、その後に、ブロック膜として機能する第１の絶縁膜３５及び第２の絶縁膜３６を成膜し、エッチバックによって第１の絶縁膜３５及び第２の絶縁膜３６をその一部としたゲート電極のサイドウォールを形成する。 （もっと読む）

【課題】ＳＲＡＭ回路の動作速度を向上させる。
【解決手段】駆動ＭＩＳＦＥＴと転送ＭＩＳＦＥＴとそれらの上部に形成された縦型ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡＭにおいて、周辺回路を構成するＭＩＳＦＥＴ間の電気的接続を、メモリセルの縦型ＭＩＳＦＥＴ（ＳＶ_１、ＳＶ_２）よりも下部に形成されるプラグ２８および中間導電層４６、４７で行うとともに、縦型ＭＩＳＦＥＴ（ＳＶ_１、ＳＶ_２）よりも上部に形成されるプラグ、第１および第２金属配線層を用いて行うことにより、配線の自由度を向上でき、高集積化できる。また、ＭＩＳＦＥＴ間の接続抵抗を低減でき、回路の動作スピードを向上できる。 （もっと読む）

【課題】トレンチの数が１個のトレンチゲート構造のトランジスタをトレンチの数が２個以上のトレンチゲート構造のトランジスタとともに基板上に形成する際の特性の差異を低減する。
【解決手段】半導体装置１００は、ゲート幅方向に断続的に深さが変化するように形成されたｎ個のトレンチ１６２を有するトランジスタであって、ｎ＝１の第１のトランジスタ２００とｎ＝２以上の第２のトランジスタ２０２と、各トランジスタが形成された領域の周囲に形成されて当該トランジスタが形成された領域を区分けする素子分離絶縁膜１１０と、を含む。ここで、第１のトランジスタ２００のゲート幅方向における一つのトレンチ１６２と素子分離絶縁膜１１０との間の間隔ｃ_ｘが、第２のトランジスタ２０２のゲート幅方向におけるトレンチ１６２間の間隔ａ_ｘよりも狭い。 （もっと読む）

【課題】ゲート電極構造の垂直方向の抵抗を低減する。
【解決手段】半導体基板１と、半導体基板１の上に形成されたゲート絶縁膜２と、ゲート絶縁膜２の上に形成された仕事関数制御層３と、仕事関数制御層３の上に形成された第１のシリサイド層４と、第１のシリサイド層４の上に形成されたポリシリコンゲート電極５と、ポリシリコンゲート電極５の下の半導体基板１中の領域を挟んで半導体基板１中に形成されるソース領域６およびドレイン領域７と、を有する半導体装置を提供する。 （もっと読む）

【課題】ゲート電極抵抗の増大や工程数の増加を招くことなく、シリコン混晶層を用いた歪技術により、半導体装置の高性能化を実現する。
【解決手段】半導体基板１００における第１のゲート電極１０６Ａから見て第１の絶縁性サイドウォールスペーサ１１１Ａの外側に第１のソースドレイン領域１１４Ａを形成する。その後、半導体基板１００における第２のゲート電極１０６Ｂから見て第２の絶縁性サイドウォールスペーサ１１１Ｂの外側にリセス部１１９を形成すると共に、第２のゲート電極１０６Ｂを部分的に除去する。その後、リセス部１０９内に、第２のソースドレイン領域１１４Ｂとなるシリコン混晶層１２０を形成する。 （もっと読む）

集積回路が、ドレイン領域（１０１０）及びＳＣＲ端子（１０１２）の周りに、低減された表面フィールド（ＲＥＳＵＲＦ）領域（１０２４）と共に形成されるＳＣＲＭＯＳトランジスタを含む。ＲＥＳＵＲＦ領域は、ドリフト領域（１０１４）と同じ導電型であり、ドリフト領域（１０１４）より一層重くドープされる。
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【課題】簡易なプロセスで、高い埋め込み性を確保する必要のない半導体装置およびその製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法では、まず支持基板ＳＳと、埋め込み絶縁膜ＢＯＸと半導体層ＳＬとがこの順で積層された構成を有する半導体基板ＳＵＢが準備される。半導体層ＳＬの主表面に、導電部分を有する素子が完成される。上記素子を平面視において取り囲む溝ＤＴＲが、半導体層ＳＬの主表面から埋め込み絶縁膜ＢＯＸに達するように形成される。上記素子上を覆うように、かつ溝ＤＴＲ内に中空を形成するように素子上および溝ＤＴＲ内に第１の絶縁膜（層間絶縁膜ＩＩ）が形成される。上記第１の絶縁膜に素子の導電部分に達する孔であるコンタクトホールＣＨが形成される。 （もっと読む）