【課題】ＳＯＩ構造の縦型のＭＩＳＦＥＴの提供
【解決手段】Ｓｉ基板１上に、一部に空孔４を有する絶縁膜２が設けられ、空孔４上及び絶縁膜２の一部上に横方向半導体層６が設けられ、半導体層６の側面の一部に導電膜３が接して設けられ、絶縁膜２により素子分離されている。半導体層６上の、空孔４直上部に縦方向半導体層７が設けられ、半導体層７の上部にドレイン領域（１０，９）が設けられ、離間し、相対して下部にソース領域８が設けられ、ソース領域８は延在して、半導体層６全体に設けられている。半導体層７の全側面には、ゲート酸化膜１１を介してゲート電極１２が設けられ、ドレイン領域１０、ゲート電極１１及び導電膜３を介したソース領域８には、バリアメタル１８を有する導電プラグ１９を介してバリアメタル２１を有する配線２２が接続されている縦型のＭＩＳＦＥＴ。 （もっと読む）

【課題】良好な電気的特性を有する半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０上に形成されたゲート絶縁膜２０と、ゲート絶縁膜上に形成されたキャップ膜２２と、キャップ膜上に形成されたシリコン酸化膜２３と、シリコン酸化膜上に形成された金属ゲート電極２４と、金属ゲート電極の両側の半導体基板内に形成されたソース／ドレイン拡散層４８とを有している。 （もっと読む）

【課題】スプリットゲート構造の不揮発性メモリセルを有する半導体装置において、製造歩留まりを向上できる技術を提供する。
【解決手段】給電領域に位置するＣＧシャント部の選択ゲート電極ＣＧの半導体基板１の主面からの第２高さｄ２が、メモリセル形成領域の選択ゲート電極ＣＧの半導体基板１の主面からの第１高さｄ１よりも低くなるように、ＣＧシャント部の選択ゲート電極ＣＧを形成する。 （もっと読む）

【課題】半導体装置の性能を向上させる。また、半導体装置の信頼性を確保する。また、半導体装置のチップサイズの縮小を図る。特に、ＳＯＩ基板上に形成されたＭＯＳＦＥＴを有する半導体装置の信頼性を損なわずにゲート電極の下部のウエルの電位を制御し、寄生容量の発生を防ぐ。また、ＭＯＳＦＥＴにおける欠陥の発生を防ぐ。
【解決手段】ゲート電極配線３に形成された孔部２７内を通るウエルコンタクトプラグ８により、ゲート電極２の下部のウエルの電位を制御することで寄生容量の発生を防ぐ。また、ゲート電極２に沿って素子分離領域４を延在させることで、ゲッタリング効果によりゲート絶縁膜における欠陥の発生を防ぐ。 （もっと読む）

【課題】静電保護素子である保護トランジスタのサイズを縮小することができ、ゲート端子の抵抗成分を同程度に抑え、時定数を増加させることなく、保護トランジスタの回路動作スピードの低下を防ぐことができるとともに、電荷集中を緩和し、静電破壊耐量を向上させることができる。
【解決手段】本発明に係る半導体装置は、ソース・ドレイン領域と、ソース・ドレイン領域の上方に形成されたゲート電極と、ゲート電極の側面に形成されたサイドウォールと、ソース・ドレイン領域の上面に、サイドウォールから所定の距離だけ離間して形成された第１のシリサイド膜と、ゲート電極の上面に、サイドウォールから所定の距離だけ離間して形成された第２のシリサイド膜とを備える。 （もっと読む）

【課題】サリサイドプロセスで金属シリサイド層を形成した半導体装置の性能を向上させる。
【解決手段】ゲート電極ＧＥと上部に金属シリサイド層１１ｂが形成されたソース・ドレイン領域とを有するＭＩＳＦＥＴが半導体基板１の主面に複数形成されている。金属シリサイド層１１ｂは、Ｐｔ，Ｐｄ，Ｖ，Ｅｒ，Ｙｂからなる群から選択された少なくとも一種からなる第１金属元素およびニッケルのシリサイドからなる。半導体基板１の主面に形成された複数のＭＩＳＦＥＴのソース・ドレイン領域のうち、ゲート長方向に最も近接して隣り合うゲート電極ＧＥ間に配置されたソース・ドレイン領域のゲート長方向の幅Ｗ１ｃよりも、金属シリサイド層１１ｂの粒径が小さい。 （もっと読む）

【課題】デュアルゲート構造を有する半導体装置の製造技術において、ＭＩＳＦＥＴのしきい値電圧の上昇を抑制することができる製造技術を提供する。
【解決手段】ポリシリコン膜ＰＦ１上にレジスト膜ＦＲ２を形成する。そして、レジスト膜ＦＲ２に対して露光・現像処理を施すことにより、レジスト膜ＦＲ２をパターニングする。その後、パターニングしたレジスト膜ＦＲ２をマスクにしたイオン注入法により、露出しているｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１にアルゴン（Ａｒ^＋）を導入する。このアルゴン注入工程により、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１はアモルファス化する。 （もっと読む）

【課題】高集積なＣＭＯＳ型ＳＲＡＭを提供する。
【解決手段】第１の第１導電型半導体１３７と、第１の第１導電型半導体とは極性が異なる第１の第２導電型半導体１０４と、第１の第１導電型半導体１３７と第１の第２導電型半導体１０４との間に配置される第１の絶縁物１１２が一体となり基板に対して垂直に延びる１本の第１の柱と、第１の第１導電型半導体１３７の上下に配置された第１の第２導電型高濃度半導体１８２と、第２の第２導電型高濃度半導体１４１と、第１の第２導電型半導体１０４の上下に配置された第１の第１導電型高濃度半導体１８６と、第２の第１導電型高濃度半導体１４３と、第１の柱を取り囲む第１のゲート絶縁物１７６と、第１のゲート導電体１６７と、を有するインバータを用いてＳＲＡＭを構成する。 （もっと読む）

【課題】ＴＦＴに適したＳＯＩ基板およびその作製方法を提供する。またＳＯＩ基板を用
いて信頼性の高い半導体装置及びその作製方法を提供する。
【解決手段】ＳＩＭＯＸ、ＥＬＴＲＡＮ、Ｓｍａｒｔ−Ｃｕｔに代表される技術を用いて
ＳＯＩ基板を作製するにあたって、主表面（結晶面）が｛１１０｝面である単結晶半導体
基板を用いる。その様なＳＯＩ基板は下地となる埋め込み絶縁層と単結晶シリコン層との
密着性が高く、信頼性の高い半導体装置を実現することが可能となる。 （もっと読む）

【課題】良好な特性を維持しつつ微細化を達成した半導体装置の提供を目的の一とする。さらに、これらの微細化を達成した半導体装置の良好な特性を維持しつつ、３次元高集積化を図ることを目的の一つとする。
【解決手段】絶縁層中に埋め込まれた配線と、絶縁層上の酸化物半導体層と、酸化物半導体層と電気的に接続するソース電極及びドレイン電極と、酸化物半導体層と重畳して設けられたゲート電極と、酸化物半導体層と、ゲート電極との間に設けられたゲート絶縁層と、を有し、絶縁層は、配線の上面の一部を露出するように形成され、配線は、その上面の一部が絶縁層の表面の一部より高い位置に存在し、且つ、絶縁層から露出した領域において、ソース電極またはドレイン電極と電気的に接続し、絶縁層表面の一部であって、酸化物半導体層と接する領域は、その二乗平均平方根粗さが１ｎｍ以下である半導体装置である。 （もっと読む）

【課題】高融点金属を含む多層配線を使用してトランジスタに導入される配線がトランジスタのチャネル幅方向と垂直の方向から導入される場合においても、ＥＳＤ保護用のＭＯＳトランジスタの全体で均一に動作させることのできる半導体装置を得る。
【解決手段】複数のドレイン領域と複数のソース領域が交互に配置され、前記ドレイン領域と前記ソース領域の間にゲート電極が配置された、複数のトランジスタが一体化した構造を有するＥＳＤ保護用のＭＯＳトランジスタにおいて、ドレイン領域上に形成されるサリサイド金属領域とゲート電極との距離を、ドレイン領域上のコンタクトと基板コンタクトからの距離に応じて形成した。 （もっと読む）

【課題】ＴＦＴ回路を備える半導体装置において、歩留まりの低下を抑制可能な半導体装置及び半導体装置の製造方法を提供することを目的とする。
【解決手段】ロジック回路１０上に形成された層間絶縁膜２２と、層間絶縁膜２２上に形成され、上部から所定の高さまでシリサイド化されたシリサイド層３０を含むアモルファスシリコン層２３と、アモルファスシリコン層２３上に形成されたＴＦＴと、層間絶縁膜２２を貫通する貫通孔２４を埋め込むように形成され、ロジック回路１０に電気的に接続すると共に、上部がシリサイド層３０に接続するコンタクトプラグ２５とを備える。 （もっと読む）

【課題】バックゲートを有するＭＯＳを、回路の動作特性に応じて使い分け、幅広い温度範囲にて高速かつ低電力なＬＳＩを実現する。
【解決手段】薄膜埋め込み酸化膜層を持つＦＤ−ＳＯＩを使用し、薄膜埋め込み酸化膜層の下層半導体領域をバックゲートとし、論理回路ブロックにおいてブロック中の負荷の軽い論理回路にはバックゲートの電圧をブロック活性化に合わせてブロック外から制御する。このバックゲート駆動信号を発生する回路、及び回路ブロック出力部など負荷の重い論理回路には、ゲートとバックゲートとを接続したトランジスタを用い、そのゲート入力信号でバックゲートを直接制御する。 （もっと読む）

【課題】不良を抑制しつつ微細化を達成した半導体装置の提供を目的の一とする。または、良好な特性を維持しつつ微細化を達成した半導体装置の提供を目的の一とする。
【解決手段】絶縁層と、絶縁層中に埋め込まれたソース電極、およびドレイン電極と、絶縁層表面、ソース電極表面、およびドレイン電極表面、の一部と接する酸化物半導体層と、酸化物半導体層を覆うゲート絶縁層と、ゲート絶縁層上のゲート電極と、を有し、絶縁層表面の一部であって、酸化物半導体層と接する領域は、その二乗平均平方根粗さ（ＲＭＳ）が１ｎｍ以下であり、絶縁層表面の一部とソース電極表面との高低差、または絶縁層表面の一部とドレイン電極表面との高低差は、５ｎｍ未満の半導体装置である。 （もっと読む）

【課題】サリサイドプロセスにより金属シリサイド層を形成した半導体装置の性能を向上させる。
【解決手段】全反応方式のサリサイドプロセスを用いず、部分反応方式のサリサイドプロセスによりゲート電極８ａ，８ｂ、ｎ^＋型半導体領域９ｂおよびｐ^＋型半導体領域１０ｂの表面に金属シリサイド層４１を形成する。金属シリサイド層４１を形成する際の熱処理では、ランプまたはレーザを用いたアニール装置ではなく、カーボンヒータを用いた熱伝導型アニール装置を用いて半導体ウエハを熱処理することにより、少ないサーマルバジェットで精度良く薄い金属シリサイド層４１を形成し、最初の熱処理によって金属シリサイド層４１内にＮｉＳｉの微結晶を形成する。 （もっと読む）

【課題】ゲート絶縁膜の一部を高誘電体膜で構成した場合に好適な２種ゲート構造を提供する。
【解決手段】基板１上に窒化シリコン膜よりも比誘電率が大きい高誘電体膜、例えば酸化チタン膜６（内部回路のゲート絶縁膜）を堆積した後、酸化チタン膜６の上部に窒化シリコン膜７を堆積する。窒化シリコン膜７は、次の工程で基板１の表面を熱酸化する時に酸化チタン膜６が酸化されるのを防ぐ酸化防止膜として機能する。次に、内部回路領域に窒化シリコン膜７と酸化チタン膜６を残し、Ｉ／Ｏ回路領域の窒化シリコン膜７と酸化チタン膜６を除去した後、基板１を熱酸化することによって、Ｉ／Ｏ回路領域の基板１の表面に酸化シリコン膜８（Ｉ／Ｏ回のゲート絶縁膜）を形成する。 （もっと読む）

【課題】半導体と金属の反応速度を制御してメモリセル領域と周辺回路領域とのシリサイド反応の差による不具合を解消する不揮発性半導体記憶装置とその製造方法を提供する。
【解決手段】シリコン基板１の上面にゲート絶縁膜４、第１の導電膜５を形成し、これらをエッチングして素子分離絶縁膜２を埋め込み形成する。電極間絶縁膜６、ゲルマニウム膜７ａを形成する。周辺回路領域のゲート電極ＰＧの電極間絶縁膜６に開口６ａを形成し、この上に多結晶シリコン膜９ａを形成する。ゲート電極ＭＧ、ＰＧおよび容量性素子Ｃａｐの分離加工後に層間絶縁膜１０を埋め込む。多結晶シリコン膜９ａの上部を露出させ、金属膜を形成してシリサイド化をする。この時、メモリセル領域ではシリサイドが速く進行するが、ゲルマニウム膜７ａに達するとジャーマナイド反応は遅くなり、その間に周辺回路領域のシリサイド反応を促進させることができる。 （もっと読む）

【課題】集積度が高くリソグラフィーコストが低いｎ型及びｐ型ＦＥＴの積層構造を有した半導体装置を提供すること。
【解決手段】半導体装置１００は、半導体基板１上にそれぞれ離隔しつつ列状に形成された第１グループの複数の柱状ゲート電極１０と、前記半導体基板１上であって前記第１グループの隣接する柱状ゲート電極１０間に形成された第１導電型の第１半導体層１２と、前記第１半導体層の上であって前記第１グループの隣接する柱状ゲート電極間に形成された第１絶縁層２０と、前記第１絶縁層２０の上であって前記第１グループの隣接する柱状ゲート電極１０間に形成された前記第１導電型と異なる第２導電型の第２半導体層１３とを備え、前記第１半導体層１２をチャネルとする前記第１導電型の第１ＭＯＳＦＥＴが形成され、前記第２半導体層１３をチャネルとする前記第２導電型の第２ＭＯＳＦＥＴが形成されている。 （もっと読む）

【課題】半導体装置の小型化を図ることを課題とする。
【解決手段】炭化珪素基体１と、炭化珪素基体１上に形成された第１導電型のドリフト領域２と、ドリフト領域２の主面に接するようにドリフト領域２内に形成された第２導電型のウェル領域３と、ドリフト領域２の主面に接するようにウェル領域３内に形成された第１導電型のソース領域４と、ドリフト領域２とソース領域４に挟まれたウェル領域３上にゲート絶縁膜５を介して形成されたゲート電極６と、ウェル領域３とソース領域４に接続されたソース電極７と、炭化珪素基体１に接続されたドレイン電極９とを備えたトランジスタと、ドリフト領域２に形成された第２導電型の拡散領域１０からなるアノードと、第２導電型の拡散領域１０内に形成された第１導電型の拡散領域１１からなるカソードとを備え、カソードはゲート電極６に接続されて構成されたダイオード１２とを有することを特徴とする。 （もっと読む）

【課題】不純物拡散領域の抵抗値のばらつきを抑制しうる半導体装置の製造方法を提供する。
【解決手段】半導体層にドーパント不純物を添加し、０．１秒〜１０秒の活性化熱処理を行う。次いで、半導体層にイオン注入を行い、半導体層のドーパント不純物が添加された領域をアモルファス化する。次いで、０．１ミリ秒〜１００ミリ秒の活性化熱処理を行い、アモルファス化した半導体層を再結晶化することにより、半導体層にドーパント不純物の拡散領域を形成する。 （もっと読む）