【課題】待機電力の低減を実現する半導体装置の提供を、目的の一とする。
【解決手段】酸化物半導体を活性層として有するトランジスタをスイッチング素子として用い、該スイッチング素子で、集積回路を構成する回路への電源電圧の供給を制御する。具体的には、回路が動作状態のときに上記スイッチング素子により、当該回路への電源電圧の供給を行い、回路が停止状態のときに上記スイッチング素子により、当該回路への電源電圧の供給を停止する。また、電源電圧が供給される回路は、半導体を用いて形成されるトランジスタ、ダイオード、容量素子、抵抗素子、インダクタンスなどの、集積回路を構成する最小単位の半導体素子を、単数または複数有する。そして、上記半導体素子が有する半導体は、結晶性を有するシリコン（結晶性シリコン）、具体的には、微結晶シリコン、多結晶シリコン、単結晶シリコンを含む。 （もっと読む）

【課題】内部応力を有する膜を基板の裏面にのみ形成することにより、基板の反り量を抑制し、その際に基板の表面にダメージを与えず、裏面に対する成膜と表面に対するパターン形成とを一貫して行う半導体製造装置を得られるようにする。
【解決手段】基板に薬液を塗布する薬液塗布部１０２と、基板を加熱する加熱処理部１０４と、基板の表面にレジストを塗布するレジスト塗布部１０７と、そのレジストに所定のパターンを露光する露光部１０５と、そのレジストを現像することにより所定のパターンを得る現像部１０８とを備えている。薬液塗布部１０２は、基板を浮遊した状態で、基板を回転させながら基板の裏面にのみ薬液を塗布する薬液塗布手段を有し、加熱処理部１０４は、基板に熱処理を行うことにより、内部応力を有する応力印加膜を成膜する熱処理手段を有し、裏面に応力印加膜の成膜を行うことと、表面に所定のパターンを形成する処理とを一貫して行う。 （もっと読む）

【課題】シリサイド層とＳｉ層との界面における抵抗が低いＭＯＳＦＥＴを備える半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、半導体基板２上のゲート電極１２の両側に形成された、チャネル移動度に実質的な影響を与えないＳｉＧｅ層１５と、ＳｉＧｅ層１５上に形成されたＳｉ層１６と、半導体基板２、ＳｉＧｅ層１５、およびＳｉ層１６内のゲート電極１２の両側に形成されたｎ型ソース・ドレイン領域１９と、Ｓｉ層１６上に形成されたシリサイド層１７と、を有する。 （もっと読む）

【課題】絶縁層上の半導体層に形成された部分空乏型のトランジスターにおいて、高いＯＮ／ＯＦＦ比と、安定動作を同時に実現できるようにした半導体装置を提供する。
【解決手段】絶縁層上の半導体層に形成された部分空乏型の第１トランジスターと、前記半導体層に形成された第２トランジスターと、前記半導体層に形成された第３トランジスターと、を備え、前記第１トランジスターは、第１導電型の第１ソース又は第１ドレインを有し、前記第２トランジスターは、第１導電型の第２ソース又は第２ドレインを有し、前記第３トランジスターは、第２導電型の第３ソース又は第３ドレインを有し、前記第１ソース又は第１ドレインの一方と、前記第２ソース又は第２ドレインの一方とが電気的に接続され、前記第２ソース又は第２ドレインの他方と、前記第１トランジスターのボディ領域と、前記第３ソース又は第３ドレインの一方とが互いに電気的に接続されている。 （もっと読む）

【課題】三次元半導体であるsurrounding gate transistor(SGT)のオン電流を増加させることにより、SGTの高速動作を実現する半導体装置を提供することを課題とする。
【解決手段】ソース、ドレイン及びゲートが、基板上に階層的に配置される半導体素子であって、シリコン柱と、前記シリコン柱の側面を取り囲む絶縁体と、前記絶縁体を囲むゲートと、前記シリコン柱の上部又は下部に配置されるソース領域と、前記シリコン柱の上部又は下部に配置されるドレイン領域であって、前記シリコン柱に対して前記ソース領域と反対側に配置されるドレイン領域とを備え、前記シリコン柱と前記ソース領域との接触面は、前記シリコン柱と前記ドレイン領域との接触面より小さい半導体素子を提供することにより上記課題を解決する。 （もっと読む）

【課題】異なるフィン高さを有するFinFETを提供する。
【解決手段】集積回路構造は、第１装置領域の第１部分と、第２装置領域の第２部分と、を有する半導体基板からなる。第１半導体フィンは半導体基板上にあり、第１フィン高さを有する。第２半導体フィンは半導体基板上にあり、第２フィン高さを有する。第１フィン高さは第２フィン高さより高い。 （もっと読む）

【課題】生産性を低下させず信頼性の高い半導体装置を製造できる半導体装置の製造方法を提供する。
【解決手段】第一のゲート絶縁膜１２４Ａを形成する工程と、第一のゲート絶縁膜１２４Ａのうち第二のトランジスタ形成領域を被覆する部分と、第一のトランジスタ形成領域のうちソース・ドレイン領域に位置する部分とを除去する工程と、第二のゲート絶縁膜１２４Ｂを形成する工程と、第一のゲート絶縁膜１２４Ａと第二のゲート絶縁膜１２４Ｂとが積層された領域に第一のゲート電極を形成するとともに、第二のトランジスタ形成領域の第二のゲート絶縁膜上に、第二のゲート電極を形成する工程と、第二のトランジスタ形成領域において、第二のゲート電極直下の第二のゲート絶縁膜を残すとともに、他の領域の第二のゲート絶縁膜を除去し、第一のトランジスタ形成領域において、ソース・ドレイン領域に形成された第二のゲート絶縁膜１２４Ｂを除去する工程を実施する。 （もっと読む）

【課題】パワーＭＯＳトランジスタにおいて、高い降伏電圧、高い出力電流および高速の動作速度を備えるのみならず、水平構造を備えるために、ＣＭＯＳの製造工程で製作された一般的な集積回路と同一のチップ上に整合させる。
【解決手段】本発明のトレンチ型パワーＭＯＳトランジスタはゲート導電体３１２と、絶縁層３１０とを備えたトレンチ型ゲート領域を具備する。絶縁層３１０は、ゲート導電体３１２と井戸領域３０８との間で薄い側壁領域を形成しており、ゲート導電体３１２と二重拡散のドーピング領域３０６との間で厚い側壁領域を形成するとともに、ゲート導電体３１２と深井戸領域３０４との間で厚い最下部領域を形成している。 （もっと読む）

【課題】半導体基板上に他のＣＭＯＳ素子と集積して形成される高耐圧ＭＯＳトランジスタの、工程数を抑制しながら、ドレイン耐圧特性を向上させる。
【解決手段】半導体基板２１と、ゲート電極２３と、第２の導電型のソース領域２１Ｓと、第２の導電型のドレイン領域２１Ｄと、ソースエクステンション領域２１ａと、ドレインエクステンション領域２１ｂと、を含み、ソースエクステンション領域２１ａとドレインエクステンション領域２１ｂとの間にはチャネル領域が形成され、ソース領域２１Ｓおよびソースエクステンション領域２１ａの下方には第１のウェル２１ＰＷが、第１の導電型で、素子分離領域２１Ｉの下端部を超える深さで形成され、第１のウェル２１ＰＷの下方には第２のウェル２１ＤＮＷが第２の導電型で形成され、第１のウェル２１ＰＷおよび第２のウェル２１ＤＮＷは、ドレインエクステンション領域２１ｂ、ドレイン領域２１Ｄの下には形成されない。 （もっと読む）

【課題】ＳＯＩデバイスにおいて生じやすい基板浮遊問題やホットキャリアの問題を充分に抑制することが可能で、広く分布する部分分離絶縁膜であっても周囲の構造に対し結晶欠陥を生じさせにくい半導体装置の製造方法を提供する。
【解決手段】各ＭＯＳトランジスタＴＲ１の間に設けられた部分分離絶縁膜５ｂ内におよそ一定の間隔を置いて、素子としての機能を有しないダミー領域ＤＭ１を形成する。これにより、部分分離絶縁膜５ｂ下のシリコン層３ｂよりも抵抗値の低いダミー領域ＤＭ１の占める割合が増加して、基板浮遊問題やホットキャリアの問題の抑制が行えるようになる。 （もっと読む）

【課題】新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】半導体材料を含む基板に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、チャネル形成領域上の第１のゲート絶縁層と、第１のゲート絶縁層上の第１のゲート電極と、不純物領域と電気的に接続する第１のソース電極および第１のドレイン電極と、を有する第１のトランジスタと、半導体材料を含む基板上の第２のゲート電極と、第２のゲート電極上の第２のゲート絶縁層と、第２のゲート絶縁層上の酸化物半導体層と、酸化物半導体層と電気的に接続する第２のソース電極および第２のドレイン電極と、を有する第２のトランジスタと、を有する半導体装置である。 （もっと読む）

【課題】ＭＯＳトランジスタとバイポーラトランジスタとを同時に形成する構成において、ダイオード電流の特性を安定化させつつ、ＭＯＳトランジスタの加工精度を維持する。
【解決手段】半導体装置１００は、ＭＯＳトランジスタ形成領域（２１０、２２０）と、エミッタ取出領域２０２、ベース取出領域２０４、およびコレクタ取出領域２０６を含むバイポーラトランジスタ形成領域２００とを含む。各領域は、素子分離絶縁膜１１０で分離されており、各領域の表面には、シリサイド層１２４が形成されている。素子分離絶縁膜１１０は、少なくともエミッタ取出領域２０２と接する箇所の表面高さがエミッタ取出領域２０２の基板１０２の表面高さ以上で、かつ、少なくともエミッタ取出領域２０２と接する箇所の表面高さがＭＯＳトランジスタ形成領域（２１０、２２０）と接する箇所の表面高さよりも高く形成されている。 （もっと読む）

【課題】ｐ型ＭＩＳトランジスタ及びｎ型ＭＩＳトランジスタの特性を向上した相補型ＭＩＳトランジスタを備えた半導体装置を容易に実現できるようにする。
【解決手段】半導体装置の製造方法は、ｐ型半導体領域１０Ａ及びｎ型半導体領域１０Ｂを有する半導体基板１０１の上に、高誘電率膜１０６、アルミニウムからなる第１のキャップ膜１０７及びハードマスク１０８を順次形成する。次に、第１のキャップ膜１０７及びハードマスク１０８におけるｎ型半導体領域１０Ｂの上に形成された部分を除去する。その後、半導体基板１０１の上に、実効仕事関数を低下させる効果を有する元素を含む第２のキャップ膜１０９を形成する。 （もっと読む）

【課題】製造工程中にピラー径の変動が小さいピラー型ＭＯＳトランジスタを備えた半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、基板対して垂直に立設する第１のピラー及び第２のピラーの側面にゲート絶縁膜を介して形成されたゲート電極と、第１のピラーの先端部及び基端周囲領域に形成された上部拡散層及び下部拡散層と、を備え、第２のピラーのゲート電極と隣接する第１のピラーのゲート電極とは接続されており、第１のピラーのゲート電極には第２のピラーのゲート電極を介して電位が供給され、第１のピラーと、該第１のピラーに隣接する第２のピラーの少なくとも一部とは平面視して、第１のピラー及び第２のピラーの側面を構成する面のうち、熱酸化速度及び／又はエッチング速度が最大の面に対して４５°の方向に沿って配置されていることを特徴とする。 （もっと読む）

幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。これらの構造及び方法のうちの一部は、大部分が既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。これらの構造及び方法のうちの一部は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより一層正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。
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【課題】デュアルメタルゲートプロセスを用いることなく、ｐ型ＭＩＳトランジスタ及びｎ型ＭＩＳトランジスタ双方の特性を向上した半導体装置を実現できるようにする。
【解決手段】半導体装置は、ｐ型半導体領域１０Ａの上に順次形成された第１の界面シリコン酸化膜１０５、アルミニウムを含む第１のゲート絶縁膜１０６Ａ及び第１のゲート電極１１９Ａと、ｎ型半導体領域１０Ｂの上に順次形成された第２の界面シリコン酸化膜１０５、実効仕事関数を低下させる効果を有する元素を含む第２のゲート絶縁膜１０６Ｂ及び第２のゲート電極１１９Ａとを備えている。第１のゲート絶縁膜１０６Ａの上部におけるアルミニウムの濃度は、１×１０²⁰／ｃｍ³以上である。第２のゲート絶縁膜１０６Ｂの上部におけるアルミニウムの濃度は、１×１０¹⁹／ｃｍ³以下である。第１の界面シリコン酸化膜１０５の膜厚と第２の界面シリコン酸化膜１０５の膜厚との差は０．２ｎｍ以下である。 （もっと読む）

【課題】ＭＩＰＳ構造等のゲート電極と同時形成が可能であり且つ抵抗が高い抵抗素子を有する半導体装置及びその製造方法を提供する。
【解決手段】基板上に金属含有膜１０８及びポリシリコン膜１０９を順次形成する工程と、前記金属含有膜及び前記ポリシリコン膜を抵抗素子形状にパターニングする工程と、前記金属含有膜の少なくとも一部分を除去することにより、前記ポリシリコン膜の下に中空領域１１９を形成する工程とを備えている。 （もっと読む）

集積半導体構成体を有する保護素子と、この保護素子の製造方法が記載される。この保護素子は、少なくも１つのショットキーダイオード（Ｓ）と少なくとも１つのツェナーダイオード（Ｚ）とを有し、電流供給部と電子回路との間に接続される。ここでは前記ショットキーダイオード（Ｓ）のアノードが電流供給部と接続されており、前記ショットキーダイオード（Ｓ）のカソードが電子回路および前記ツェナーダイオードのカソードと接続されており、該ツェナーダイオードのアノードがアースと接続されている。ショットキーダイオード（Ｓ）は、トレンチ・ＭＯＳ・バリア・ジャンクション・ダイオードまたはトレンチ・ＭＯＳ・バリア・ショットキーダイオード（ＴＭＢＳダイオード）またはトレンチ・ジャンクション・バリア・ショットキーダイオード（ＴＪＢＳダイオード）であり、少なくとも１つのトレンチ・ＭＯＳ・バリア・ショットキーダイオードと、ツェナーダイオード（Ｚ）のアノードとして用いられるｐドープ基板とを有する集積半導体構成体を含む。
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【課題】高耐圧で、特性の優れた半導体装置を提供する。
【解決手段】素子分離領域ＳＴＩと、ウェルＰＷと、活性領域を横断するゲート電極Ｇと、ゲート電極の一方の側からゲート電極下方に入り込んで形成された低濃度ドレイン領域ＬＤＤと、ゲート電極の他方の側からゲート電極下方に入り込み、低濃度ドレイン領域とオーバーラップし、低濃度ドレイン領域より浅い、チャネル領域ＣＨと、ゲート電極の他方の側に形成されたソース領域Ｓｎと、ゲート領域の一方の側に、ゲート電極から離間したドレイン領域Ｄｎと、を有し、ゲート電極と高濃度ドレイン領域Ｄｎとの間の中間領域の実効不純物濃度は、オーバーラップ領域の不純物濃度より高い。 （もっと読む）

【課題】良好な電気的特性を有する半導体装置及びその設計方法並びに半導体装置の製造方法を提供する。
【解決手段】第１のトランジスタが形成される第１の活性領域のパターンと、第２のトランジスタが形成される第２の活性領域のパターンとを配置するステップＳ２と、第１の活性領域及び第２の活性領域と交差するゲート配線のパターンを配置するステップＳ３と、第１の活性領域とゲート配線とが重なり合う領域である第１の領域を抽出するステップＳ４と、第１の活性領域を含む領域上に、圧縮応力膜のパターンを配置するステップＳ５とを有し、第２の活性領域を含む領域上に、圧縮応力膜に隣接する引っ張り応力膜のパターンを配置するステップＳ６とをコンピュータに実行させることにより、半導体装置のレイアウトパターンを取得する工程を有し、圧縮応力膜のパターンを配置するステップでは、第１の領域の縁部の位置に基づいて、圧縮応力膜のパターンの縁部の位置が設定される。 （もっと読む）