【課題】 本発明は、櫛型容量の下方にその他のアナログ回路素子を配置することで、より小型化されたアナログ回路を搭載できる半導体集積回路を提供することを目的とする。
【解決手段】 本発明に係る半導体集積回路は、電極１及び電極２を有し、導線層５〜８から構成される櫛型容量３と、半導体基板１１と、櫛型容量３の下方に配置される導線層９、１０と、トランジスタ１２、１３と、抵抗素子１４、１５とを有し、導線層９、１０によって、トランジスタ１２、１３及び抵抗素子１４のいずれかの端子が、櫛型容量３の電極１又は電極２、櫛型容量３の下方に配置される他のアナログ回路素子、櫛型容量３の下方に配置されない抵抗素子１５、電源２３、グラウンド、または外部信号線２４に接続されるようにした。これにより、櫛型容量３の下方にトランジスタ１２、１３及び抵抗素子１４を配置することができる。 （もっと読む）

【課題】デバイスの設計または製造プロセスを最適化するのに良好な方法を提供する。
【解決手段】本発明は、デバイスの設計（２００）を最適化するための方法（１００）に関する。こうした最適化は、予め定めた指標、例えば、デバイス速度、エリア、電力消費または歩留まり等に関して実施される。該方法（１００）は、所定のデバイスのための設計（２００）を得ることを含む。こうした設計は複数の設計コンポーネントを含む。該方法は、複数の設計コンポーネントから、第２設計コンポーネントよりも予め定めた指標に対してより高い感度を有する第１設計コンポーネント（２０２）の少なくとも１つのグループを決定することを含む。第１設計コンポーネント（２０２）は、設計のクリティカルパス上にあることでもよい。該方法（１００）は、第１設計コンポーネント（２０２）を調整することと、第１設計コンポーネントを製造するための製造技術を調整することとを含み、予め定めた指標に関して最適化した設計を取得する。 （もっと読む）

【解決手段】 本発明は、一の平面内に広がる平面状の基板上に形成される少なくとも２つのユニットセルを備える電気回路であって、ユニットセルはそれぞれ、異なる機能を持つコンタクトポイントを少なくとも２つ有しており、基板および／またはユニットセルの上に配設されている少なくとも１つの誘電層と、コンタクトポイントおよび／または基板の上方に、平面に対して平行に配設されている少なくとも２つのコンタクト面とを備え、同一の機能を持つコンタクトポイントは、誘電層を貫通している少なくとも１つの貫通コンタクト部を介して、同一の機能を持つコンタクトポイントの少なくとも一部のための少なくとも１つの共通のコンタクト面に電気的に接続されており、対応するコンタクト面を介して、外部と共通に接触する電気回路に関する。 （もっと読む）

【課題】半導体集積回路において、依存関係を有するＩＯセルの配置の妥当性を検証すること。
【解決手段】半導体集積回路は、制御セルとその制御セルが出力する制御信号によって制御される被制御セルとを、ＩＯ領域に有する。その半導体集積回路の検証方法は、（Ａ）被制御セルが必要とする制御セルを指定する要求情報を有するライブラリを提供するステップと、（Ｂ）ＩＯ領域中で制御信号が伝播する信号配線が設けられる領域を示す領域情報を取得するステップと、（Ｃ）被制御セルが上記領域に配置されている場合、指定された制御セルも上記領域に配置されているか否かを検証するステップと、を含む。 （もっと読む）

【課題】 インダクタを組み込んだ改善された静電放電（ＥＳＤ）回路構造体を提供する。
【解決手段】 回路（例えば、静電放電（ＥＳＤ）回路）、設計方法、及び、設計システムの実施形態が開示される。回路において、ＥＳＤデバイスが第１の金属レベル（例えば、Ｍ１）に配線接続される。第１の金属レベルの上の第２の金属レベル（例えば、Ｍ５）内にインダクタが形成され、ＥＳＤデバイスの上に配置され、このＥＳＤデバイスに単一の垂直ビア・スタックによって並列に電気的に接続される。インダクタは、所与の適用周波数に対して、ＥＳＤデバイスのキャパシタンス値を無効化するように構成される。インダクタのクォリティ・ファクタは、第２の金属レベルと第１の金属レベルとの間の第３の金属レベル（例えば、Ｍ３）に、誘導結合を最小にするためのシールドを設けることにより最適化される。シールド内の開口部はビア・スタックがその中を貫通できるようにし、サイズ・スケーリング及びＥＳＤロバスト性の改善にたいしてＱファクタの減少をトレードオフする。 （もっと読む）

【課題】電力情報及び電圧降下分布を考慮した最適な数の電源スイッチセルを最適なレイアウトで配置する電源スイッチ挿入方法及び電源スイッチ挿入装置を提供すること。
【解決手段】半導体集積回路内の被電源遮断領域の外周に電源スイッチセルを配置する電源スイッチ挿入方法である。電源スイッチ挿入方法は、半導体集積回路にマクロセルを配置し、半導体集積回路のフロアプラン情報を出力するマクロセル配置工程と、電源の電力情報に基づいて、電源スイッチに必要なトランジスタサイズを算出するトランジスタサイズ算出工程と、フロアプラン情報及びトランジスタサイズを基に、複数種類の電源スイッチセルが登録された電源スイッチライブラリから選択された電源スイッチセルを被電源遮断領域の外周に配置し、当該電源スイッチセルの配置を最適化する電源スイッチセル配置最適化工程と、を有する。 （もっと読む）

【課題】 電子ヒューズの最適フィールド・プログラミング法を提供する。
【解決手段】 集積回路チップの顧客がフィールドにおいて、即ち製造テスト環境の外で、電子ヒューズをプログラミングすることができる最適ヒューズ・プログラミング条件を提供する方法が提供される。最適ヒューズ・プログラミング条件に関連付けられた最適ヒューズ・プログラミング識別子を、顧客のＩＣチップ上の可読な形式で顧客に提供することができる。顧客のＩＣチップ上の最適ヒューズ・プログラミング識別子にアクセスすることにより、顧客は１つ又は複数の関連付けられた最適ヒューズ・プログラミング条件に従ってフィールドにおいてヒューズ・プログラミング・プロセスを適用することができる。 （もっと読む）

【課題】高密度回路のレイアウト、処理装置間の効率の良い相互接続、および処理装置を相互接続可能にする自由度のある方法を提供すること。
【解決手段】回路エリア１２のいくつかは、少なくとも１つのそれぞれの入力信号経路（ａｎ，ａｗ、ｂｅ，ｂｓ，ｈｃｉ，ｖｃｉ）におけるデータの操作を実行し、少なくとも１つの出力信号経路（ｆｎ，ｆｅ，ｆｓ，ｆｗ，ｖｃｏ，ｈｃｏ）によってデータを送出するためのそれぞれの処理装置を備える。その他の回路エリアはそれぞれのスイッチングセクション１４を備え、処理装置およびスイッチングセクションが、各行および各列内において交互に配列されている。スイッチセクションの大部分はそれぞれ、同じ列および同じ行におけるスイッチングセクションに隣接した処理装置の信号経路の一部の間にプログラマブル接続１６，１８，２０を備える集積回路を提供する。 （もっと読む）

【課題】スタンダードセルを用いた半導体集積回路設計において、ゲート破壊を防止する半導体集積回路とその設計方法を提供する。
【解決手段】スタンダードセル内部に空き領域がある場合、入力端子に接続していないダイオードを備えたスタンダードセルと、ダイオードを備えていないスタンダードセルの２種類を用意する。まず、ダイオードを備えていないスタンダードセルを用いて半導体集積回路の設計を行い、アンテナエラー検証の結果、アンテナエラーが出たスタンダードセル近傍のスタンダードセルを、ダイオードを備えたスタンダードセルに置き換え、ダイオードをアンテナエラーの出たスタンダードセルの入力端子に接続する。 （もっと読む）

【課題】電子素子評価装置を用いて、ビアの抵抗評価や異常が発生したビアの特定を容易に行うことが可能な半導体装置を提供する。
【解決手段】半導体装置は、半導体基板６０の上方に配置された１層目配線１１と、１層目配線１１の上方に配置された第１の２層目配線２１と、１層目配線１１と第１の２層目配線２１とを接続する第１の接続用ビア３２と、第１の２層目配線２１と同じ配線層内に形成された評価用配線５１と、１層目配線１１と評価用配線５１とを接続する評価用ビア４１とを備えている。第１の２層目配線２１と評価用配線５１との間に評価用の信号を流すことで、ビアの抵抗評価や異常が発生したビアの特定を容易に行うことができる。 （もっと読む）

【課題】多層配線部における最も上の層間絶縁膜に形成されたヒューズと、該ヒューズを覆う保護部と、多層配線部上に形成されたＭＩＭ素子とを備え、保護部の厚さを制御し易い半導体装置を得ること。
【解決手段】半導体基板１０と、この半導体基板に形成された回路素子２０，３０と、半導体基板上に積層された多層配線部５０と、多層配線部における最も上の層間絶縁膜４５に設けられたヒューズ５５と、ヒューズ上に設けられた保護部６０と、多層配線部上に形成されたＭＩＭ素子７０と、多層配線部上に形成された最外層間絶縁膜８０とを備えた半導体装置１００を作製するにあたり、多層配線部における最も上の層間絶縁膜に設けられたトレンチＴ₃ にＭＩＭ素子の下部電極６２を埋め込み、その上に電気絶縁膜６４と上部電極６６とをこの順番で積層することでＭＩＭ素子を構成し、このＭＩＭ素子を覆うようにして最外層間絶縁膜を形成する。 （もっと読む）

【課題】本発明の目的は、配線の、幅の異なる部分の連結部分に生じる応力を減らすことにある。
【解決手段】半導体装置は、半導体チップ１０と、幅の異なる第１、第２の配線の連結部分３４と、連結部分３４とオーバーラップする位置に形成されたパッド４０と、パッド４０上に形成されてなるバンプ４４と、連結部分３４とパッド４０との間に位置して連結部分３４の全体を覆うように形成されてなる緩衝層５０と、連結部分３４と緩衝層５０との間及び緩衝層５０とパッド４０との間に、それぞれ形成されてなる無機絶縁層６０，６２と、を含む。緩衝層５０は、樹脂を除く材料であって、無機絶縁層６０，６２よりも柔らかい材料から形成されてなる。 （もっと読む）

【課題】比誘電率の正しい値を製品の破壊なくして求めることが出来る技術を提供する。
【解決手段】ＴＥＧの構造パラメータ値を測定する構造パラメータ値測定ステップと、前記ＴＥＧの導電体間の静電容量値を測定する静電容量値測定ステップと、前記ＴＥＧの絶縁体の比誘電率の仮想値、及び構造パラメータ値を用いて、所定の静電容量算出シミュレータにより、静電容量値を算出する静電容量値算出ステップと、前記構造パラメータ値測定ステップで得られた測定値と前記静電容量値測定ステップで得られた静電容量値との関係Ｘと、前記静電容量値算出ステップで用いられた構造パラメータ値と該静電容量値算出ステップで算出された静電容量値との関係Ｙとが合致するか否かを比較する比較ステップと、前記比較ステップで前記関係Ｘと前記関係Ｙとが合致した時の該当する比誘電率の仮想値を前記絶縁体の比誘電率の値であると決定する決定ステップ
とを具備する。 （もっと読む）

【課題】トランジスタを含むアナログ回路シミュレーションにおいて、シミュレーション回路を変更することなく回路中の貫通電流を検知できるハイインピーダンス検出方法を提供することを目的とする。
【解決手段】回路中の全ノードに対し、ハイインピーダンス状態になる条件が存在するかどうかを解析する工程を有する。また回路中の全ノードに対し、ハイインピーダンス状態により貫通電流が生じる条件が存在するかどうか解析する工程を有する。またハイインピーダンス状態になる条件と、ハイインピーダンス状態により貫通電流が生じる条件がシミュレーション実行中に成立するかどうかを検出する工程を有する。 （もっと読む）

【課題】可及的に簡略な構成で、かつ高集積度、高性能の半導体装置を得ることを可能にする。
【解決手段】半導体基板１上に板状に設けられた第１導電型の第１半導体領域３と、第１半導体領域の第１側面に設けられた第１強誘電体絶縁膜４と、第１強誘電体絶縁膜の第１半導体領域と反対側の面に設けられた第１ゲート電極６と、第１半導体領域の第２側面に設けられた第２強誘電体絶縁膜５と、第２強誘電体絶縁膜の第１半導体領域と反対側の面に設けられた第２ゲート電極７と、第１及び第２ゲート電極に挟まれるように第１半導体領域に形成されるチャネル領域と、チャネル領域の両側の第１半導体領域に設けられた第２導電型の第１ソース・ドレイン領域８と、を備え、第１半導体領域の厚さが第１半導体領域の不純物濃度で決まる空乏層の最大厚さの二倍よりも薄い。 （もっと読む）

【課題】 スリムな細長の集積回路装置及びこれを含む電子機器の提供。
【解決手段】 集積回路装置は、走査線を駆動するための制御信号を生成する走査ドライバブロックＳＢと、走査線と電気的に接続するためのパッドＰＤｔと、その接続ノードＤＮＤｔがＰＤｔパッドと電気的に接続され、高電位側電源及び低電位側電源の間にプッシュプル接続されるトランジスタｐＤＴｒｔ、ｎＤＴｒｔとを含む。トランジスタｐＤＴｒｔ、ｎＤＴｒｔが、走査ドライバブロックＳＢからの制御信号に基づいてゲート制御される。トランジスタｐＤＴｒｔ、ｎＤＴｒｔの少なくとも一方の一部又は全部と重なるように、該トランジスタｐＤＴｒｔ、ｎＤＴｒｔの少なくとも一方の上層にパッドＰＤｔが配置される。 （もっと読む）

【課題】 高速シリアル転送の信号品質を維持できる集積回路装置、電子機器の提供。
【解決手段】 集積回路装置は、集積回路装置の短辺である第１の辺から対向する第３の辺へと向かう方向を第１の方向Ｄ１とし、集積回路装置の長辺である第２の辺から対向する第４の辺へと向かう方向を第２の方向Ｄ２とした場合に、Ｄ１方向に沿って配置される第１〜第Ｎの回路ブロックＣＢ１〜ＣＢＮを含む。回路ブロックＣＢ１〜ＣＢＮは、差動信号を用いたシリアルバスを介してデータ転送を行う高速インターフェース回路ブロックＨＢと、ＨＢ以外の回路ブロックとを含む。高速インターフェース回路ブロックＨＢは、回路ブロックＣＢ１〜ＣＢＮのうちの第Ｍ（２≦Ｍ≦Ｎ−１）の回路ブロックＣＢＭとして配置される。 （もっと読む）

【課題】高集積化可能で、電源を切ってもオン状態およびオフ状態のうちいずれか一方の状態を保持し、オン状態での抵抗値が低く、さらに上記いずれか一方の状態に再プログラムが可能なスイッチング素子を提供する。
【解決手段】電気化学反応に用いられる金属イオンが伝導するためのイオン伝導体１４と、イオン伝導体１４に接して、所定の距離だけ離れて設けられたソース電極１１およびドレイン電極１２と、オン状態に遷移させる電圧が印加されるとソース電極１１およびドレイン電極１２の間に金属イオンによる金属を析出させてソース電極１１およびドレイン電極１２を電気的に接続し、オフ状態に遷移させる電圧が印加されると析出した金属を溶解させてソース電極１１およびドレイン電極１２の電気的接続を切るための、イオン伝導体１４に接して設けられたゲート電極１３とを有する。 （もっと読む）

【課題】製造ばらつきが発生しても、フリップフロップにおいてタイミングエラーが発生しにくい半導体集積回路の設計方法を提供する。
【解決手段】この半導体集積回路の設計方法においては、まず、クロック経路上に存在できる論理セルの種類を指定する（ステップＳ３０１）。次に、非クロック用セルの種類に対応して、論理的に等価なクロック用セルの種類を指定する（ステップＳ３０２）。次に、設計すべき半導体集積回路から、すべてのクロック経路を抽出し、（ステップＳ３０３）、抽出されたクロック経路上に存在するすべての論理セルについて、当該論理セルがクロック用セルであるか非クロック用セルであるかを判定する（ステップＳ３０４）。その後、ステップＳ３０４で非クロック用セルと判定された論理セルを、ステップＳ３０２で当該論理セルの種類に対応して指定したクロック用セルに置換する（ステップＳ３０６）。 （もっと読む）

【課題】局所化したレイアウト要件を取り込む階層設計ルールの発生により、回路レイアウトの生産性を高める、集積回路設計システムおよび方法を開示する。
【解決手段】大域的設計ルールを適用する従来の技法とは対照的に、開示するＩＣ設計システムおよび方法は、元の設計レイアウト２０１を、指定のレイアウトおよび集積回路特性に基づいて、所望の粒度に区分２０３する。その局所化したレベルにおいて、設計ルールをしかるべく調節２０７し、生産性の観点から重要な側面を取り込む２０９。次に、これらの調節した設計ルールを用いて、局所化レイアウト走査およびマスク・データ変換２１４を行う。 （もっと読む）