比誘電率の値を求める方法、及び比誘電率値求得装置
【課題】比誘電率の正しい値を製品の破壊なくして求めることが出来る技術を提供する。
【解決手段】ＴＥＧの構造パラメータ値を測定する構造パラメータ値測定ステップと、前記ＴＥＧの導電体間の静電容量値を測定する静電容量値測定ステップと、前記ＴＥＧの絶縁体の比誘電率の仮想値、及び構造パラメータ値を用いて、所定の静電容量算出シミュレータにより、静電容量値を算出する静電容量値算出ステップと、前記構造パラメータ値測定ステップで得られた測定値と前記静電容量値測定ステップで得られた静電容量値との関係Ｘと、前記静電容量値算出ステップで用いられた構造パラメータ値と該静電容量値算出ステップで算出された静電容量値との関係Ｙとが合致するか否かを比較する比較ステップと、前記比較ステップで前記関係Ｘと前記関係Ｙとが合致した時の該当する比誘電率の仮想値を前記絶縁体の比誘電率の値であると決定する決定ステップ
とを具備する。
【解決手段】ＴＥＧの構造パラメータ値を測定する構造パラメータ値測定ステップと、前記ＴＥＧの導電体間の静電容量値を測定する静電容量値測定ステップと、前記ＴＥＧの絶縁体の比誘電率の仮想値、及び構造パラメータ値を用いて、所定の静電容量算出シミュレータにより、静電容量値を算出する静電容量値算出ステップと、前記構造パラメータ値測定ステップで得られた測定値と前記静電容量値測定ステップで得られた静電容量値との関係Ｘと、前記静電容量値算出ステップで用いられた構造パラメータ値と該静電容量値算出ステップで算出された静電容量値との関係Ｙとが合致するか否かを比較する比較ステップと、前記比較ステップで前記関係Ｘと前記関係Ｙとが合致した時の該当する比誘電率の仮想値を前記絶縁体の比誘電率の値であると決定する決定ステップ
とを具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に、ＬＳＩ製品における正確な比誘電率を該製品の破壊なくして求めることが出来る技術に関する。
【背景技術】
【０００２】
ＬＳＩ製造過程では、高い製品歩留を維持する為、各種の検査装置や評価方法を用いて、装置の安定稼動確認やＬＳＩ製品の製造に用いる部材の品質確認が行われている。
【０００３】
この目的の為に、半導体前工程における品質管理の為に、定期的に品質検査用試料を作成し、膜厚検査装置を用いて、膜厚および屈折率のバラツキや測定値の管理を行い、規格から外れる場合には、装置または部材に対して修正を実施する。又、測長用走査型電子顕微鏡による加工寸法のバラツキや測定値の管理が行われ、規格から外れる場合には、装置または部材に対して修正を実施する。すなわち、この段階では、未だ、電気回路が完全に完成していない為、電気的な測定が出来ないことから、上気のような手法での管理が行われている。従って、ＬＳＩで製品の所定の製造工程完了後に、配線抵抗値や配線間静電容量値の測定が行われ、各値が規定の範囲内に在ることを確認することによって、合否の判定がなされる。
【０００４】
ところで、ＬＳＩのデバイス特性（電気抵抗Ｒ、静電容量Ｃ、インダクタンスＬ、電流Ｉ−電圧Ｖ特性）を予測する静電容量算出シミュレータ（デバイスシミュレータ）と呼ばれるソフトウェア（例えば、SYNOPSYS社の抵抗・容量解析ソフト（Raphael））が市販されている。
【０００５】
図１２に従来のデバイスシミュレータ（SYNOPSYS社の抵抗・容量解析ソフト（Raphael））による計算のフローチャートが示される。必要な入力パラメータ値は、構造パラメータ値と物性パラメータ値とである。構造パラメータ値とは、例えばＬＳＩ製品の積層膜の各膜の厚さや、配線幅、配線間隔、トランジスタのゲート長、ゲート間隔等の長さの次元を持つ特徴値であり、物性パラメータ値とは、例えば膜の屈折率や比誘電率、抵抗率等の特徴値である。そして、予め、実測しておいたバルク材料の物性パラメータ値や設計値を入力パラメータの初期値として入力すると、上記のようなデバイスシミュレータが計算することによりデバイス特性が得られる。
【０００６】
しかしながら、このデバイスシミュレータによる算出値（予測値）は実測のデバイス特性値に必ずしも一致していない。その理由は、物性パラメータ値や構造パラメータ値がＬＳＩ製造中の様々な加工による影響を受け、物性及び構造パラメータ値が初期の値から変化する為である。尚、物性パラメータ値の変化は断面観察等の外観観察では捕らえることが殆ど不可能であることから、変動が有ったとしても、そのズレを正しく捕らえることが出来なかった。すなわち、製品を破壊しないことには正しい値を実測できなかった。
【０００７】
上述の通り、工程に仕掛り中のＬＳＩ製品を破壊して、走査型または透過型電子顕微鏡を用いてＬＳＩ製品の断面画像を得、そこから配線寸法や絶縁膜の膜厚などの構造パラメータ値を得た上で、ＬＳＩ製品としての配線抵抗値や配線間容量値の予測値を与えるという従来の方法では、配線高さや断面形状の管理、及び絶縁膜が製造工程から受けるダメージに伴う物性値変化による最終製品として電気的特性の変動を正しく把握出来なかった。これは、Ｌ，Ｃ，Ｒのデバイス特性を入力パラメータとし、ＬＳＩ製造工程から受ける構造パラメータ値や物性パラメータ値の変動を解析する方法が存在しなかったからである。
【０００８】
尚、ＬＳＩの断面構造を画像処理で数値化し、配線の寸法値および形状や絶縁膜の膜厚値を得る方法が提案（特許第３２０８４２１号）されている。
【０００９】
そして、この提案になる技術によれば、配線材料の抵抗率や絶縁膜材料の比誘電率を予め測定しておき、入力変数とすることで、配線抵抗値や配線間容量値の予測値を計算できる。従って、予測値に対する変位量から、完成したＬＳＩ製品の設計値からの変位量や材料物性値の変化を定量的に推測できるという点において一応の効果を奏している。
【特許文献１】特許第３２０８４２１号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１の技術では、
（１） 断面画像を得る為には試料を破壊しなければならない
（２） 少数の断面画像の解析では、配線の寸法値および形状や絶縁膜膜厚値の平均値のバラツキ、試料間のバラツキを把握することが困難である。
【００１１】
更には、非常に微細化されたＬＳＩ配線への適応を考慮すると、配線中を流れる電流の表面散乱の為に、配線材料の実効抵抗率が変化し、配線抵抗値の正確な予測値を与えることが出来ない問題も派生する。
【００１２】
斯くの如く、上記値のバラツキや変化に伴うＬＳＩ製品の歩留低下の原因推定の為にも、工程中の影響による特性値変動を事前に正しく評価し把握する技術が望まれる。
【００１３】
従って、本発明が解決しようとする課題は、上記課題を解決することである。すなわち、上記値のバラツキや変化に伴うＬＳＩ製品の歩留低下の原因推定となる工程中の影響による特性値変動を事前に正しく評価し把握できる技術を提供することである。特に、ポーラス構造であることから脆弱であり、従って製造工程における何らかの力の作用などによって変動し易い比誘電率の正しい値を製品の破壊なくして求めることが出来る技術を提供することである。
【課題を解決するための手段】
【００１４】
前記の課題は、絶縁体中に所定パターンで導電体が設けられた試料における絶縁体の比誘電率の値を求める方法であって、
前記試料における前記絶縁体の膜厚、前記絶縁体の下層に設けられたストッパ膜への前記導電体の入り込み深さ、及び／又は前記導電体間隔の構造パラメータ値を測定する構造パラメータ値測定ステップと、
前記試料における前記導電体間の静電容量値を測定する静電容量値測定ステップと、
前記絶縁体の比誘電率の仮想値、及び前記構造パラメータ値測定ステップの測定値に相当する構造パラメータ値を用いて、所定の静電容量算出シミュレータにより、静電容量値を算出する静電容量値算出ステップと、
前記構造パラメータ値測定ステップで得られた測定値と前記静電容量値測定ステップで得られた静電容量値との関係Ｘと、前記静電容量値算出ステップで用いられた構造パラメータ値と該静電容量値算出ステップで算出された静電容量値との関係Ｙとが合致するか否かを比較する比較ステップと、
前記比較ステップで前記関係Ｘと前記関係Ｙとが合致した時の該当する比誘電率の仮想値を前記絶縁体の比誘電率の値であると決定する決定ステップ
とを具備することを特徴とする比誘電率の値を求める方法によって解決される。
【００１５】
又、絶縁体中に所定パターンで導電体が設けられた試料における絶縁体の比誘電率の値を求める装置であって、
前記試料における前記絶縁体の膜厚、前記絶縁体の下層に設けられたストッパ膜への前記導電体の入り込み深さ、及び／又は前記導電体間隔の構造パラメータ値と、前記試料における前記導電体間の静電容量値との関係Ｘを求める関係Ｘ算出手段と、
前記絶縁体の比誘電率の仮想値、及び構造パラメータ値を基にして静電容量値を算出する静電容量値算出手段と、
前記静電容量値算出手段による算出に用いられた構造パラメータ値と算出された静電容量値との関係Ｙを求める関係Ｙ算出手段と、
前記関係Ｘ算出手段で求められた関係Ｘと前記関係Ｙ算出手段で求められた関係Ｙとが合致するか否かを比較する比較手段と、
前記比較手段による比較の結果、関係Ｘと関係Ｙとが合致した時、その対応する算出された静電容量値の仮想比誘電率値を前記絶縁体の比誘電率の値であるとして出力する出力手段
とを具備することを特徴とする比誘電率値求得装置によって解決される。
【発明の効果】
【００１６】
非破壊で以ってＬＳＩ製品の絶縁膜の正確な誘電率の値を知ることが出来る。従って、この得た情報をＬＳＩ製造工程なフィードバックすることでＬＳＩ製品の品質向上に役立てることが出来る。
【発明を実施するための最良の形態】
【００１７】
本発明は、規則性を持つＴＥＧパターンを用い、基板上に作られたデバイスとして電気的測定が可能な段階に達した後に測定された配線間容量値から、又、配線寸法や絶縁膜の膜厚などの構造値から、比誘電率の値を非破壊で求められるようにしたものである。ここで、規則性を持つＴＥＧ（Test Element Group）パターンは、等配線ピッチパターンＴＥＧ（等配線ピッチ櫛パターンＴＥＧ）、又は等配線密度パターンＴＥＧ（等配線密度櫛パターンＴＥＧ）が挙げられる。
【００１８】
すなわち、本発明は、絶縁体中に所定パターンで導電体が設けられた試料における絶縁体の比誘電率の値を求める方法である。そして、試料（ＴＥＧ）における絶縁体の膜厚、絶縁体の下層に設けられたストッパ膜への導電体の入り込み深さ、及び／又は導電体間隔の構造パラメータ値を測定する構造パラメータ値測定ステップを有する。又、ＴＥＧにおける導電体間の静電容量値を測定する静電容量値測定ステップを有する。又、ＴＥＧの絶縁体の比誘電率の仮想値、及び構造パラメータ値（設計値）を用いて、所定の静電容量算出シミュレータ（例えば、SYNOPSYS社の抵抗・容量解析ソフト（Raphael）：勿論、これに限られない。）により、静電容量値を算出する静電容量値算出ステップを有する。又、構造パラメータ値測定ステップで得られた測定値と静電容量値測定ステップで得られた静電容量値との関係Ｘと、静電容量値算出ステップで用いられた構造パラメータ値と該静電容量値算出ステップで算出された静電容量値との関係Ｙとが合致するか否かを比較する比較ステップを有する。又、比較ステップで関係Ｘと関係Ｙとが合致した時の該当する比誘電率の仮想値を絶縁体の比誘電率の値であると決定する決定ステップを有する。
【００１９】
又、本発明は、絶縁体中に所定パターンで導電体が設けられた試料における絶縁体の比誘電率の値を求める装置である。そして、試料（ＴＥＧ）における絶縁体の膜厚、絶縁体の下層に設けられたストッパ膜への導電体の入り込み深さ、及び／又は導電体間隔の構造パラメータ値と、試料（ＴＥＧ）における導電体間の静電容量値との関係Ｘを求める関係Ｘ算出手段を有する。又、絶縁体の比誘電率の仮想値、及び構造パラメータ値（設計値）を基にして静電容量値を算出する静電容量値算出手段（静電容量算出シミュレータ（例えば、SYNOPSYS社の抵抗・容量解析ソフト（Raphael）：勿論、これに限られない。））を有する。又、静電容量値算出手段による算出に用いられた構造パラメータ値と算出された静電容量値との関係Ｙを求める関係Ｙ算出手段を有する。又、関係Ｘ算出手段で求められた関係Ｘと関係Ｙ算出手段で求められた関係Ｙとが合致するか否かを比較する比較手段を有する。又、比較手段による比較の結果、関係Ｘと関係Ｙとが合致した時、その対応する算出された静電容量値の仮想比誘電率値を絶縁体の比誘電率の値であるとして出力する出力手段を有する。
【００２０】
本発明は、所望の物性パラメータ値や構造パラメータ値の変化を、デバイス特性の変化から得ることを目的としている。そして、規則性を持つ構造パラメータ値、ここでは所定の配線間隔または配線幅を持つＴＥＧを用いて、構造パラメータ値の変化に対するデバイス特性の変化率または波形データを取得する。
【００２１】
本発明の方法は図１に示される如くのステップを有する。
［ステップ１］
図２は、本発明の評価に使用する櫛パターンＴＥＧの配線を示す平面図である。図３は、図２中の破線Ｘ−Ｘ’における断面図である。図３中のLineおよびSpaceは配線幅および配線間隔を表す。図２，３中、Ａは櫛状導体パターン、Ｂは引出し線、Ｃは電極端子、Ｄは基板、ＥはLow-k膜、Ｆはエッチングストッパ膜、ＧはLow-k膜、Ｈはキャップ膜、Ｉはバリア膜、Ｊはパッシベーション膜である。
【００２２】
Ｓｎを実測の配線間隔、ｎを配線間隔の設計値の違いを区別するものとした場合、等配線ピッチ櫛パターンＴＥＧの場合は、Ｓｎの値に寄らず、配線ピッチは常に一定となる。等配線密度櫛パターンＴＥＧを用いた場合は、図２中のLineおよびSpaceは等しい値となる。
【００２３】
先ず、等配線ピッチまたは等配線密度の櫛パターンＴＥＧが作成される。そして、このＴＥＧ作成の途中工程で、以下の三つの構造パラメータ値を測定して取得しておく。
【００２４】
膜厚は分光エリプソメトリにより、又、ストッパ膜への配線の入り込み深さは光干渉式三次元パターン寸法測定機により、又、配線間隔は走査型測長用電子顕微鏡により実測される。この測定に際しては何れも非破壊で測定される。
【００２５】
尚、光干渉式三次元パターン寸法測定機（ＯＣＤ測定装置）による評価方法は、次に掲げる文献にその原理の説明がある。
「Line-profile and critical-dimension correlation between a
normal-incidence optical CD metrology system and SEM 」
Weidong Yang, Roger Lowe-Webb, Rahul Korlahalli, Vera G. Zhuang, Hiroki Sasano,
Wei Liu, David Mui 、Proc. SPIE Vol. 4689, p. 966-976, Metrology, Inspection, and Process
Control for Microlithography XVI; Daniel J. Herr; Ed. Publication Date: Jul 2002
【００２６】
［ステップ２］
ステップ１で作成された各ＴＥＧのデバイス特性値（静電容量値）を測定する。
そして、ステップ１で測定された配線間隔または配線幅への依存性を表す関数Ｆ（Ｓｎ）を得る。Ｓｎは実測の配線間隔であり、添え字ｎは配線間隔の設計値の違いを区別する数字である。
【００２７】
等配線ピッチ櫛パターンＴＥＧを用いる場合、縦軸に各ＴＥＧに対応するデバイス特性値測定結果（静電容量値）を、横軸にテップ１で得た配線間隔を図４の如くにプロットし、近似曲線を得る。この近似曲線の関数が図１におけるＦ（Ｓｎ）である。尚、図４の○で囲んだ点の集合は、それが同じ設計寸法のパターンのグループであることを意味しており、Ｓｎの添え字ｎの違いに対応する。
【００２８】
等配線密度櫛パターンＴＥＧを用いる場合、縦軸に各ＴＥＧに対応するデバイス特性値測定結果（静電容量値）を、横軸にステップ１で得た配線間隔の逆数を図５の如くにプロットし、近似直線を得る。この近似直線の傾きが図１におけるＦ（Ｓｎ）である。
【００２９】
［ステップ３］
変化量を知りたい所望の物性パラメータ（比誘電率）や構造パラメータの予測値を選択する。ここで、物性パラメータおよび構造パラメータの全種類の集合を｛Ｐ｝と標記し、その中の変化量を知りたい所望のパラメーターをＰｋと標記する。ｋは集合｛Ｐ｝内の要素の種類を区別する添え字である。
【００３０】
［ステップ４］
Ｐｋの予測値と、ステップ１で求められた構造パラメータ、及び事前に測定しておいた各絶縁膜のバルクの物性パラメータの集合｛Ｐ｝をデバイスシミュレータ（例えば、SYNOPSYS社の抵抗・容量解析ソフト（Raphael））に入力すると、デバイスシュミレータによる同様な計算が行われ、デバイス特性の計算値Ｄが得られる。
ＤはＳｎに依存するから、Ｄ（Ｓｎ）と表される。
【００３１】
［ステップ５］
ステップ４で得られたＤ（Ｓｎ）の配線間隔または配線幅依存性を関数化する。
ここで関数化されたものがｆ（Ｄ（Ｓｎ））と表される。
【００３２】
［ステップ６］
Ｆ（Ｓｎ）とｆ（Ｄ（Ｓｎ））との一致または不一致を判断する。尚、一致・不一致の判断は、最小二乗法や変分法などの従来の手法を利用できる。
そして、両者が一致した場合は、ステップ７に行く。
両者が一致しない場合は、ステップ３に戻る。そして、他のＰｋ値を選択し、ステップ４，５の処理を進め、ステップ６で、再び、一致または不一致を判断する。そして、Ｆ（Ｓｎ）とｆ（Ｄ（Ｓｎ））とが一致するまで新しいＰｋ値を選んで続行する。
【００３３】
［ステップ７］
Ｆ（Ｓｎ）とｆ（Ｄ（Ｓｎ））とが一致した時のＰｋ値を出力する。
【００３４】
以下、更に具体的実施例を挙げて説明する。
すなわち、ＬＳＩ製造工程で絶縁膜の誘電率が上昇してしまう現象、例えばポーラスLow-k材料を用いた配線構造にあっては、プロセスの過程で絶縁膜内部に処理液等の浸透により誘電率が上昇する現象が見られる。
この誘電率の変化を定量的に評価する手法を以下で説明する。
図２は本発明の評価に使用される等配線ピッチ櫛パターンＴＥＧの配線を示す平面図であり、図３は断面図である。ＬＳＩ製品の配線形成工程では、低誘電率絶縁膜を用いて、配線間の誘電率を下げ、配線の信号遅延を低減させることが行われている。しかしながら、誘電率を下げる為に図３中の配線間絶縁膜ＧにポーラスLow-k材料が用いられると、低誘電率絶縁膜は加工時の物理的ダメージや加工後の洗浄工程などで化学的ダメージを受け易く、膜の誘電率が上昇することが懸念される。従って、配線間絶縁膜Ｇの比誘電率を正しく求めることは非常に重要である。
そこで、配線間絶縁膜Ｇの比誘電率の具体的な求め方について述べる。
【００３５】
［ステップ１］
先ず、図３の櫛パターンにおける各々の膜Ｅ，Ｆ，Ｇ，Ｈ，Ｉ，Ｊの厚さを分光エリプソメトリで測定した処、膜の厚さは、各々、１５０ｎｍ，３０ｎｍ，１５０ｎｍ，３７ｎｍ，３０ｎｍ，１５０ｎｍであった。
次に、エッチングストッパ膜Ｆへの配線（Ｃｕ膜）Ｋの入り込み深さを光干渉式3次元パターン寸法測定機で測定した処、８ｎｍであった。
又、各ＴＥＧについて、その隣接する配線（Ｃｕ膜）Ｋ間の寸法を測定した。
本実施形態で求めようとするのはLow-k膜Ｇの比誘電率であるので、必要な構造パラメータは上記の膜厚、エッチングストッパ膜Ｆへの配線の入り込み深さ、配線間隔のみで足り、これらは図２，３に示されるパターンから得ることが出来、試料を破壊する必要はない。
【００３６】
［ステップ２］
次に、ステップ１の各ＴＥＧにおける配線間容量を測定した。
そして、図６の縦軸に前記測定結果（実測配線間容量値）を、かつ、横軸にステップ１の測定で得られた配線間隔を与えてプロットし、所定の関数曲線を得た。この関数曲線は図１におけるＦ（Ｓｎ）である。尚、図６の○で囲まれた点の集まりは、同じ設計寸法のパターンに相当するものである。すなわち、グラフの左から順に配線間隔の設計値が、各々、１２０ｎｍ，１２５ｎｍ，１３０ｎｍ，１３５ｎｍ，１４０ｎｍに相当するものである。
【００３７】
［ステップ３］
求めようとするのは、図３におけるLow-ｋ膜Ｇの比誘電率である。
そこで、比誘電率の値は２．４，２．５，２．６，２．７，２．８であると仮定し、取り敢えず、２．４であるとする。
【００３８】
［ステップ４］
そこで、先ず、ステップ３での仮定値（２．４）、構造パラメータ値（設計値）、及び事前に水銀プローブで測定しておいた各絶縁膜のバルクなものでの物性パラメータ値を、デバイスシミュレータに入力する。ここで、入力される構造パラメータ値の中で、配線間隔値は設計値である１２０ｎｍ，１２５ｎｍ，１３０ｎｍ，１３５ｎｍ，１４０ｎｍである。
【００３９】
［ステップ５］
ステップ４における入力の後、デバイスシミュレータは作動し、配線間隔は１２０ｎｍ，１２５ｎｍ，１３０ｎｍ，１３５ｎｍ，１４０ｎｍに相当する配線間容量の値が算出される。
尚、この配線間容量の値は、配線間隔Ｓｎに依存しており、Ｄ（Ｓｎ）と表すことが出来る。そして、図６の縦軸に前記算出結果（算出配線間容量値）を、かつ、横軸に設計配線間隔を与えてプロットすると、所定の関数曲線が得られる。この関数曲線が図１におけるｆ（Ｄ（Ｓｎ））である。
【００４０】
［ステップ６］
ステップ２で得られたＦ（Ｓｎ）とステップ５で得られたｆ（Ｄ（Ｓｎ））とが一致するか否かを比較する。
一致すれば、このLow-ｋ膜Ｇの比誘電率は、ステップ５のデバイスシミュレータの演算に用いられた比誘電率の入力値（２．４）であるとして、その旨を出力する。
一致しなかった場合には、ステップ３に戻り、次の仮定値である２．５を選択し、その後は同様に進めて行く。すなわち、Ｆ（Ｓｎ）とｆ（Ｄ（Ｓｎ））とが一致するまで繰り返して行う。
図６の場合で説明すると、配線間容量の実測値とデバイスシミュレータの演算結果とが一致したのは、デバイスシミュレータに入力された比誘電率の値が２．６の場合であった。従って、本実施形態における製造工程を経た配線間絶縁膜の比誘電率は２．６と言うことになる。尚、この膜の比誘電率の設計値は２．３であったので、製造工程の影響によって、比誘電率は約１３％程度劣化したことになる。
【００４１】
ところで、等配線ピッチ櫛パターンＴＥＧを用いた上記実施形態における比誘電率は、図６の曲線ｆ（Ｄ（Ｓｎ））が等配線ピッチの条件の下で計算された結果であるから、櫛パターンＴＥＧの配線間隔が如何なる値になっていようとも、測定値は必ず何れかのＰｋの値の曲線ｆ（Ｄ（Ｓｎ））上に乗り、櫛パターンＴＥＧの配線間隔の値に寄らないものとなる。従って、ＴＥＧパターンを作成する時に、露光マスクの配線ピッチが等しければ、間隔は違っても各々の間隔は規則性を持っており、製造時のエッチングなどのバラツキには依存しない。そして、等配線ピッチの露光マスク以外ではこのような性質は得られない。
【００４２】
従来、ＬＣＲメータ等の測定器を用いて、静電容量の測定を行い、その静電容量の測定結果から絶縁膜の誘電率を計算することは、バルク膜に対する水銀プローブによる測定等の単純な構造に対してでなければ、解析的に精度良く計算することが出来なかった。従って、多層配線構造のような複雑な物性パラメータを持つ構造物の特定の絶縁膜の誘電率を計算することは出来なかった。
しかしながら、上述した通り、本発明の手法を採用したならば、特定の絶縁膜の比誘電率を求めることが出来る。
【００４３】
上記実施形態では等配線ピッチ櫛パターンＴＥＧを用いた場合であるが、以下では等配線密度櫛パターンＴＥＧを用いた場合における配線間絶縁膜Ｇの比誘電率の具体的な求め方について述べる。
［ステップ１］
先ず、等配線密度櫛パターンＴＥＧを作製する。
尚、以下のステップ４における入力パラメータを得る為、ＴＥＧ作製の途中工程において、分光エリプソメトリを用いて膜厚を、光干渉式３次元パターン寸法測定機を用いてエッチングストッパ膜へのＣｕ配線の入り込み深さを、走査型測長電子顕微鏡を用いて配線間隔の構造パラメータを測定しておく。この測定には試料を壊さなくても実行できる。
【００４４】
［ステップ２］
次に、ステップ１の各ＴＥＧにおける配線間容量を測定した。
そして、図７の縦軸に前記測定結果（実測配線間容量値）を、かつ、横軸にステップ１の測定で得られた配線間隔の逆数値を与えてプロットし、所定の関数曲線（直線）を得た。この直線の傾きの値（０．６０４）が図１におけるＦ（Ｓｎ）である。
【００４５】
［ステップ３］
求めようとするのは、図３におけるLow-ｋ膜Ｇの比誘電率である。
そこで、比誘電率の値は２．０〜３．０までの０．１間隔の値を候補値であるとして仮定し、取り敢えず、２．０を選択する。
【００４６】
［ステップ４］
そこで、先ず、ステップ３での仮定の選択値（２．０）、構造パラメータ値（設計値）、及び事前に水銀プローブで測定しておいた各絶縁膜のバルクなものでの物性パラメータ値を、デバイスシミュレータに入力する。尚、配線ピッチの設計値は、各々、１８０ｎｍ，２２０ｎｍ，２６０ｎｍ，３６０ｎｍであり、配線間隔は、各々、配線ピッチの半分である。従って、配線間隔として、各々、９０ｎｍ，１１０ｎｍ，１３０ｎｍ，１８０ｎｍが入力される。
【００４７】
［ステップ５］
ステップ４における入力の後、デバイスシミュレータは作動し、配線間隔が９０ｎｍ，１１０ｎｍ，１３０ｎｍ，１８０ｎｍに相当する配線間容量の値が算出される。
そして、図８の縦軸に前記算出結果（算出配線間容量値）を、かつ、横軸に設計配線間隔の逆数値を与えてプロットすると、所定の直線が得られる。この直線が図１におけるｆ（Ｄ（Ｓｎ））である。
【００４８】
［ステップ６］
ステップ２で得られたＦ（Ｓｎ）、即ち、直線の傾きとステップ５で得られたｆ（Ｄ（Ｓｎ））、即ち、直線の傾きとが一致するか否かを比較する。
一致すれば、このLow-ｋ膜Ｇの比誘電率は、ステップ５のデバイスシミュレータの演算に用いられた比誘電率の入力値（２．０）であるとして、その旨を出力する。
一致しなかった場合には、ステップ３に戻り、次の仮定値である２．１を選択し、その後は同様に進めて行く。すなわち、Ｆ（Ｓｎ）とｆ（Ｄ（Ｓｎ））とが一致するまで繰り返して行う。
本実施形態では、７回目に選択したＰｋ＝２．６の時にＦ（Ｓｎ）とｆ（Ｄ（Ｓｎ））とが一致した。従って、本実施形態における製造工程を経た配線間絶縁膜の比誘電率は２．６と言うことになる。尚、この膜の比誘電率の設計値は２．３であったので、製造工程の影響によって、比誘電率は約１３％程度劣化したことになる。
【００４９】
本実施形態の如く、等配線密度櫛パターンＴＥＧを用いた場合には、図７，８の近似直線の傾きのみで比誘電率が決まる為、測定器や図２のＢ，Ｃ部等に寄生する容量成分の値に寄らない比誘電率の測定が可能になる。そして、仕上がり配線幅のシフトに対する比誘電率の測定値への影響も、例えば全ての配線幅が固定量でシフトする場合、配線幅のシフトに対する比誘電率の測定値への影響は図９の実線で示すような関係となる。図９の破線で示す曲線は、本測定方法を用いずに、配線間隔９０ｎｍパターンの１点データのみを用いて比誘電率測定を実施した際の配線幅シフトに対する比誘電率の測定値への影響である。破線は実線より急峻な変化をし、本測定方法が配線幅シフトに対して正確な比誘電率の測定値を得ることが出来るのが判る。配線幅が固定比でシフトする場合においても、比誘電率測定に関する本測定方法と、配線間隔９０ｎｍパターンの１点データのみを用いた測定方法の比較では、前者が図１０の実線、後者が図１０の破線で示すような関係となり、このような場合でも、破線は実線より急峻な変化をし、本測定方法により正確な比誘電率の測定値が得られることが判る。尚、等配線密度櫛パターンＴＥＧでなければ、容量値と配線間隔の逆数の関係は図７，８の如きの直線的な分布にはならないので、本測定方法では等配線密度櫛パターンＴＥＧを用いることが必要である。
【００５０】
図１１は、本発明の方法が実施される装置の概略図である。
すなわち、図１のステップ３〜ステップ７は、以下に述べるコンピュータによって実行される。
【００５１】
図１１中、１はコンピュータにおける制御手段、２は入力手段、３は記憶手段である。
１１は、各ＴＥＧにおける絶縁体の膜厚、絶縁体の下層に設けられたストッパ膜への導電体（Ｃｕ膜）の入り込み深さ、及び／又は導電体間隔（Ｃｕ膜）の構造パラメータ値と、前記ＴＥＧにおける導電体間の静電容量値との関係Ｘを求める関係Ｘ算出手段である。
１２は、絶縁体の比誘電率の仮想値、及び構造パラメータ値（設計値）を基にして静電容量値を算出する静電容量値算出手段である。
１３は、静電容量値算出手段１２による算出に用いられた構造パラメータ値と算出された静電容量値との関係Ｙを求める関係Ｙ算出手段である。
１４は、関係Ｘ算出手段１１で求められた関係Ｘと関係Ｙ算出手段１３で求められた関係Ｙとが合致するか否かを比較する比較手段である。
４は、比較手段１４による比較の結果、関係Ｘと関係Ｙとが合致した時、制御手段１が記憶されている静電容量値の算出に用いられた仮想比誘電率値を記憶手段３から読み出し、この読み出された仮想比誘電率値を絶縁体の比誘電率の値であるとして出力する出力手段である。
【００５２】
そして、本装置によって上記ステップが実行されることによって、比誘電率が求められるようになる。
【図面の簡単な説明】
【００５３】
【図１】本発明のフローチャート
【図２】ＴＥＧの平面図
【図３】ＴＥＧの断面図
【図４】デバイス特性−配線間隔のグラフ
【図５】デバイス特性−配線間隔のグラフ
【図６】配線間容量−配線間隔のグラフ
【図７】配線間容量−配線間隔のグラフ
【図８】配線間容量−配線間隔のグラフ
【図９】抽出ｋ値−寸法シフト量のグラフ
【図１０】抽出ｋ値−寸法シフト量のグラフ
【図１１】本発明の装置の概略図
【図１２】従来のフローチャート
【符号の説明】
【００５４】
１ 制御手段
１１ 関係Ｘ算出手段
１２ 静電容量値算出手段
１３ 関係Ｙ算出手段
１４ 比較手段
４ 出力手段
特許出願人 次世代半導体材料技術研究組合
代 理 人 宇 高 克 己
【技術分野】
【０００１】
本発明は、特に、ＬＳＩ製品における正確な比誘電率を該製品の破壊なくして求めることが出来る技術に関する。
【背景技術】
【０００２】
ＬＳＩ製造過程では、高い製品歩留を維持する為、各種の検査装置や評価方法を用いて、装置の安定稼動確認やＬＳＩ製品の製造に用いる部材の品質確認が行われている。
【０００３】
この目的の為に、半導体前工程における品質管理の為に、定期的に品質検査用試料を作成し、膜厚検査装置を用いて、膜厚および屈折率のバラツキや測定値の管理を行い、規格から外れる場合には、装置または部材に対して修正を実施する。又、測長用走査型電子顕微鏡による加工寸法のバラツキや測定値の管理が行われ、規格から外れる場合には、装置または部材に対して修正を実施する。すなわち、この段階では、未だ、電気回路が完全に完成していない為、電気的な測定が出来ないことから、上気のような手法での管理が行われている。従って、ＬＳＩで製品の所定の製造工程完了後に、配線抵抗値や配線間静電容量値の測定が行われ、各値が規定の範囲内に在ることを確認することによって、合否の判定がなされる。
【０００４】
ところで、ＬＳＩのデバイス特性（電気抵抗Ｒ、静電容量Ｃ、インダクタンスＬ、電流Ｉ−電圧Ｖ特性）を予測する静電容量算出シミュレータ（デバイスシミュレータ）と呼ばれるソフトウェア（例えば、SYNOPSYS社の抵抗・容量解析ソフト（Raphael））が市販されている。
【０００５】
図１２に従来のデバイスシミュレータ（SYNOPSYS社の抵抗・容量解析ソフト（Raphael））による計算のフローチャートが示される。必要な入力パラメータ値は、構造パラメータ値と物性パラメータ値とである。構造パラメータ値とは、例えばＬＳＩ製品の積層膜の各膜の厚さや、配線幅、配線間隔、トランジスタのゲート長、ゲート間隔等の長さの次元を持つ特徴値であり、物性パラメータ値とは、例えば膜の屈折率や比誘電率、抵抗率等の特徴値である。そして、予め、実測しておいたバルク材料の物性パラメータ値や設計値を入力パラメータの初期値として入力すると、上記のようなデバイスシミュレータが計算することによりデバイス特性が得られる。
【０００６】
しかしながら、このデバイスシミュレータによる算出値（予測値）は実測のデバイス特性値に必ずしも一致していない。その理由は、物性パラメータ値や構造パラメータ値がＬＳＩ製造中の様々な加工による影響を受け、物性及び構造パラメータ値が初期の値から変化する為である。尚、物性パラメータ値の変化は断面観察等の外観観察では捕らえることが殆ど不可能であることから、変動が有ったとしても、そのズレを正しく捕らえることが出来なかった。すなわち、製品を破壊しないことには正しい値を実測できなかった。
【０００７】
上述の通り、工程に仕掛り中のＬＳＩ製品を破壊して、走査型または透過型電子顕微鏡を用いてＬＳＩ製品の断面画像を得、そこから配線寸法や絶縁膜の膜厚などの構造パラメータ値を得た上で、ＬＳＩ製品としての配線抵抗値や配線間容量値の予測値を与えるという従来の方法では、配線高さや断面形状の管理、及び絶縁膜が製造工程から受けるダメージに伴う物性値変化による最終製品として電気的特性の変動を正しく把握出来なかった。これは、Ｌ，Ｃ，Ｒのデバイス特性を入力パラメータとし、ＬＳＩ製造工程から受ける構造パラメータ値や物性パラメータ値の変動を解析する方法が存在しなかったからである。
【０００８】
尚、ＬＳＩの断面構造を画像処理で数値化し、配線の寸法値および形状や絶縁膜の膜厚値を得る方法が提案（特許第３２０８４２１号）されている。
【０００９】
そして、この提案になる技術によれば、配線材料の抵抗率や絶縁膜材料の比誘電率を予め測定しておき、入力変数とすることで、配線抵抗値や配線間容量値の予測値を計算できる。従って、予測値に対する変位量から、完成したＬＳＩ製品の設計値からの変位量や材料物性値の変化を定量的に推測できるという点において一応の効果を奏している。
【特許文献１】特許第３２０８４２１号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１の技術では、
（１） 断面画像を得る為には試料を破壊しなければならない
（２） 少数の断面画像の解析では、配線の寸法値および形状や絶縁膜膜厚値の平均値のバラツキ、試料間のバラツキを把握することが困難である。
【００１１】
更には、非常に微細化されたＬＳＩ配線への適応を考慮すると、配線中を流れる電流の表面散乱の為に、配線材料の実効抵抗率が変化し、配線抵抗値の正確な予測値を与えることが出来ない問題も派生する。
【００１２】
斯くの如く、上記値のバラツキや変化に伴うＬＳＩ製品の歩留低下の原因推定の為にも、工程中の影響による特性値変動を事前に正しく評価し把握する技術が望まれる。
【００１３】
従って、本発明が解決しようとする課題は、上記課題を解決することである。すなわち、上記値のバラツキや変化に伴うＬＳＩ製品の歩留低下の原因推定となる工程中の影響による特性値変動を事前に正しく評価し把握できる技術を提供することである。特に、ポーラス構造であることから脆弱であり、従って製造工程における何らかの力の作用などによって変動し易い比誘電率の正しい値を製品の破壊なくして求めることが出来る技術を提供することである。
【課題を解決するための手段】
【００１４】
前記の課題は、絶縁体中に所定パターンで導電体が設けられた試料における絶縁体の比誘電率の値を求める方法であって、
前記試料における前記絶縁体の膜厚、前記絶縁体の下層に設けられたストッパ膜への前記導電体の入り込み深さ、及び／又は前記導電体間隔の構造パラメータ値を測定する構造パラメータ値測定ステップと、
前記試料における前記導電体間の静電容量値を測定する静電容量値測定ステップと、
前記絶縁体の比誘電率の仮想値、及び前記構造パラメータ値測定ステップの測定値に相当する構造パラメータ値を用いて、所定の静電容量算出シミュレータにより、静電容量値を算出する静電容量値算出ステップと、
前記構造パラメータ値測定ステップで得られた測定値と前記静電容量値測定ステップで得られた静電容量値との関係Ｘと、前記静電容量値算出ステップで用いられた構造パラメータ値と該静電容量値算出ステップで算出された静電容量値との関係Ｙとが合致するか否かを比較する比較ステップと、
前記比較ステップで前記関係Ｘと前記関係Ｙとが合致した時の該当する比誘電率の仮想値を前記絶縁体の比誘電率の値であると決定する決定ステップ
とを具備することを特徴とする比誘電率の値を求める方法によって解決される。
【００１５】
又、絶縁体中に所定パターンで導電体が設けられた試料における絶縁体の比誘電率の値を求める装置であって、
前記試料における前記絶縁体の膜厚、前記絶縁体の下層に設けられたストッパ膜への前記導電体の入り込み深さ、及び／又は前記導電体間隔の構造パラメータ値と、前記試料における前記導電体間の静電容量値との関係Ｘを求める関係Ｘ算出手段と、
前記絶縁体の比誘電率の仮想値、及び構造パラメータ値を基にして静電容量値を算出する静電容量値算出手段と、
前記静電容量値算出手段による算出に用いられた構造パラメータ値と算出された静電容量値との関係Ｙを求める関係Ｙ算出手段と、
前記関係Ｘ算出手段で求められた関係Ｘと前記関係Ｙ算出手段で求められた関係Ｙとが合致するか否かを比較する比較手段と、
前記比較手段による比較の結果、関係Ｘと関係Ｙとが合致した時、その対応する算出された静電容量値の仮想比誘電率値を前記絶縁体の比誘電率の値であるとして出力する出力手段
とを具備することを特徴とする比誘電率値求得装置によって解決される。
【発明の効果】
【００１６】
非破壊で以ってＬＳＩ製品の絶縁膜の正確な誘電率の値を知ることが出来る。従って、この得た情報をＬＳＩ製造工程なフィードバックすることでＬＳＩ製品の品質向上に役立てることが出来る。
【発明を実施するための最良の形態】
【００１７】
本発明は、規則性を持つＴＥＧパターンを用い、基板上に作られたデバイスとして電気的測定が可能な段階に達した後に測定された配線間容量値から、又、配線寸法や絶縁膜の膜厚などの構造値から、比誘電率の値を非破壊で求められるようにしたものである。ここで、規則性を持つＴＥＧ（Test Element Group）パターンは、等配線ピッチパターンＴＥＧ（等配線ピッチ櫛パターンＴＥＧ）、又は等配線密度パターンＴＥＧ（等配線密度櫛パターンＴＥＧ）が挙げられる。
【００１８】
すなわち、本発明は、絶縁体中に所定パターンで導電体が設けられた試料における絶縁体の比誘電率の値を求める方法である。そして、試料（ＴＥＧ）における絶縁体の膜厚、絶縁体の下層に設けられたストッパ膜への導電体の入り込み深さ、及び／又は導電体間隔の構造パラメータ値を測定する構造パラメータ値測定ステップを有する。又、ＴＥＧにおける導電体間の静電容量値を測定する静電容量値測定ステップを有する。又、ＴＥＧの絶縁体の比誘電率の仮想値、及び構造パラメータ値（設計値）を用いて、所定の静電容量算出シミュレータ（例えば、SYNOPSYS社の抵抗・容量解析ソフト（Raphael）：勿論、これに限られない。）により、静電容量値を算出する静電容量値算出ステップを有する。又、構造パラメータ値測定ステップで得られた測定値と静電容量値測定ステップで得られた静電容量値との関係Ｘと、静電容量値算出ステップで用いられた構造パラメータ値と該静電容量値算出ステップで算出された静電容量値との関係Ｙとが合致するか否かを比較する比較ステップを有する。又、比較ステップで関係Ｘと関係Ｙとが合致した時の該当する比誘電率の仮想値を絶縁体の比誘電率の値であると決定する決定ステップを有する。
【００１９】
又、本発明は、絶縁体中に所定パターンで導電体が設けられた試料における絶縁体の比誘電率の値を求める装置である。そして、試料（ＴＥＧ）における絶縁体の膜厚、絶縁体の下層に設けられたストッパ膜への導電体の入り込み深さ、及び／又は導電体間隔の構造パラメータ値と、試料（ＴＥＧ）における導電体間の静電容量値との関係Ｘを求める関係Ｘ算出手段を有する。又、絶縁体の比誘電率の仮想値、及び構造パラメータ値（設計値）を基にして静電容量値を算出する静電容量値算出手段（静電容量算出シミュレータ（例えば、SYNOPSYS社の抵抗・容量解析ソフト（Raphael）：勿論、これに限られない。））を有する。又、静電容量値算出手段による算出に用いられた構造パラメータ値と算出された静電容量値との関係Ｙを求める関係Ｙ算出手段を有する。又、関係Ｘ算出手段で求められた関係Ｘと関係Ｙ算出手段で求められた関係Ｙとが合致するか否かを比較する比較手段を有する。又、比較手段による比較の結果、関係Ｘと関係Ｙとが合致した時、その対応する算出された静電容量値の仮想比誘電率値を絶縁体の比誘電率の値であるとして出力する出力手段を有する。
【００２０】
本発明は、所望の物性パラメータ値や構造パラメータ値の変化を、デバイス特性の変化から得ることを目的としている。そして、規則性を持つ構造パラメータ値、ここでは所定の配線間隔または配線幅を持つＴＥＧを用いて、構造パラメータ値の変化に対するデバイス特性の変化率または波形データを取得する。
【００２１】
本発明の方法は図１に示される如くのステップを有する。
［ステップ１］
図２は、本発明の評価に使用する櫛パターンＴＥＧの配線を示す平面図である。図３は、図２中の破線Ｘ−Ｘ’における断面図である。図３中のLineおよびSpaceは配線幅および配線間隔を表す。図２，３中、Ａは櫛状導体パターン、Ｂは引出し線、Ｃは電極端子、Ｄは基板、ＥはLow-k膜、Ｆはエッチングストッパ膜、ＧはLow-k膜、Ｈはキャップ膜、Ｉはバリア膜、Ｊはパッシベーション膜である。
【００２２】
Ｓｎを実測の配線間隔、ｎを配線間隔の設計値の違いを区別するものとした場合、等配線ピッチ櫛パターンＴＥＧの場合は、Ｓｎの値に寄らず、配線ピッチは常に一定となる。等配線密度櫛パターンＴＥＧを用いた場合は、図２中のLineおよびSpaceは等しい値となる。
【００２３】
先ず、等配線ピッチまたは等配線密度の櫛パターンＴＥＧが作成される。そして、このＴＥＧ作成の途中工程で、以下の三つの構造パラメータ値を測定して取得しておく。
【００２４】
膜厚は分光エリプソメトリにより、又、ストッパ膜への配線の入り込み深さは光干渉式三次元パターン寸法測定機により、又、配線間隔は走査型測長用電子顕微鏡により実測される。この測定に際しては何れも非破壊で測定される。
【００２５】
尚、光干渉式三次元パターン寸法測定機（ＯＣＤ測定装置）による評価方法は、次に掲げる文献にその原理の説明がある。
「Line-profile and critical-dimension correlation between a
normal-incidence optical CD metrology system and SEM 」
Weidong Yang, Roger Lowe-Webb, Rahul Korlahalli, Vera G. Zhuang, Hiroki Sasano,
Wei Liu, David Mui 、Proc. SPIE Vol. 4689, p. 966-976, Metrology, Inspection, and Process
Control for Microlithography XVI; Daniel J. Herr; Ed. Publication Date: Jul 2002
【００２６】
［ステップ２］
ステップ１で作成された各ＴＥＧのデバイス特性値（静電容量値）を測定する。
そして、ステップ１で測定された配線間隔または配線幅への依存性を表す関数Ｆ（Ｓｎ）を得る。Ｓｎは実測の配線間隔であり、添え字ｎは配線間隔の設計値の違いを区別する数字である。
【００２７】
等配線ピッチ櫛パターンＴＥＧを用いる場合、縦軸に各ＴＥＧに対応するデバイス特性値測定結果（静電容量値）を、横軸にテップ１で得た配線間隔を図４の如くにプロットし、近似曲線を得る。この近似曲線の関数が図１におけるＦ（Ｓｎ）である。尚、図４の○で囲んだ点の集合は、それが同じ設計寸法のパターンのグループであることを意味しており、Ｓｎの添え字ｎの違いに対応する。
【００２８】
等配線密度櫛パターンＴＥＧを用いる場合、縦軸に各ＴＥＧに対応するデバイス特性値測定結果（静電容量値）を、横軸にステップ１で得た配線間隔の逆数を図５の如くにプロットし、近似直線を得る。この近似直線の傾きが図１におけるＦ（Ｓｎ）である。
【００２９】
［ステップ３］
変化量を知りたい所望の物性パラメータ（比誘電率）や構造パラメータの予測値を選択する。ここで、物性パラメータおよび構造パラメータの全種類の集合を｛Ｐ｝と標記し、その中の変化量を知りたい所望のパラメーターをＰｋと標記する。ｋは集合｛Ｐ｝内の要素の種類を区別する添え字である。
【００３０】
［ステップ４］
Ｐｋの予測値と、ステップ１で求められた構造パラメータ、及び事前に測定しておいた各絶縁膜のバルクの物性パラメータの集合｛Ｐ｝をデバイスシミュレータ（例えば、SYNOPSYS社の抵抗・容量解析ソフト（Raphael））に入力すると、デバイスシュミレータによる同様な計算が行われ、デバイス特性の計算値Ｄが得られる。
ＤはＳｎに依存するから、Ｄ（Ｓｎ）と表される。
【００３１】
［ステップ５］
ステップ４で得られたＤ（Ｓｎ）の配線間隔または配線幅依存性を関数化する。
ここで関数化されたものがｆ（Ｄ（Ｓｎ））と表される。
【００３２】
［ステップ６］
Ｆ（Ｓｎ）とｆ（Ｄ（Ｓｎ））との一致または不一致を判断する。尚、一致・不一致の判断は、最小二乗法や変分法などの従来の手法を利用できる。
そして、両者が一致した場合は、ステップ７に行く。
両者が一致しない場合は、ステップ３に戻る。そして、他のＰｋ値を選択し、ステップ４，５の処理を進め、ステップ６で、再び、一致または不一致を判断する。そして、Ｆ（Ｓｎ）とｆ（Ｄ（Ｓｎ））とが一致するまで新しいＰｋ値を選んで続行する。
【００３３】
［ステップ７］
Ｆ（Ｓｎ）とｆ（Ｄ（Ｓｎ））とが一致した時のＰｋ値を出力する。
【００３４】
以下、更に具体的実施例を挙げて説明する。
すなわち、ＬＳＩ製造工程で絶縁膜の誘電率が上昇してしまう現象、例えばポーラスLow-k材料を用いた配線構造にあっては、プロセスの過程で絶縁膜内部に処理液等の浸透により誘電率が上昇する現象が見られる。
この誘電率の変化を定量的に評価する手法を以下で説明する。
図２は本発明の評価に使用される等配線ピッチ櫛パターンＴＥＧの配線を示す平面図であり、図３は断面図である。ＬＳＩ製品の配線形成工程では、低誘電率絶縁膜を用いて、配線間の誘電率を下げ、配線の信号遅延を低減させることが行われている。しかしながら、誘電率を下げる為に図３中の配線間絶縁膜ＧにポーラスLow-k材料が用いられると、低誘電率絶縁膜は加工時の物理的ダメージや加工後の洗浄工程などで化学的ダメージを受け易く、膜の誘電率が上昇することが懸念される。従って、配線間絶縁膜Ｇの比誘電率を正しく求めることは非常に重要である。
そこで、配線間絶縁膜Ｇの比誘電率の具体的な求め方について述べる。
【００３５】
［ステップ１］
先ず、図３の櫛パターンにおける各々の膜Ｅ，Ｆ，Ｇ，Ｈ，Ｉ，Ｊの厚さを分光エリプソメトリで測定した処、膜の厚さは、各々、１５０ｎｍ，３０ｎｍ，１５０ｎｍ，３７ｎｍ，３０ｎｍ，１５０ｎｍであった。
次に、エッチングストッパ膜Ｆへの配線（Ｃｕ膜）Ｋの入り込み深さを光干渉式3次元パターン寸法測定機で測定した処、８ｎｍであった。
又、各ＴＥＧについて、その隣接する配線（Ｃｕ膜）Ｋ間の寸法を測定した。
本実施形態で求めようとするのはLow-k膜Ｇの比誘電率であるので、必要な構造パラメータは上記の膜厚、エッチングストッパ膜Ｆへの配線の入り込み深さ、配線間隔のみで足り、これらは図２，３に示されるパターンから得ることが出来、試料を破壊する必要はない。
【００３６】
［ステップ２］
次に、ステップ１の各ＴＥＧにおける配線間容量を測定した。
そして、図６の縦軸に前記測定結果（実測配線間容量値）を、かつ、横軸にステップ１の測定で得られた配線間隔を与えてプロットし、所定の関数曲線を得た。この関数曲線は図１におけるＦ（Ｓｎ）である。尚、図６の○で囲まれた点の集まりは、同じ設計寸法のパターンに相当するものである。すなわち、グラフの左から順に配線間隔の設計値が、各々、１２０ｎｍ，１２５ｎｍ，１３０ｎｍ，１３５ｎｍ，１４０ｎｍに相当するものである。
【００３７】
［ステップ３］
求めようとするのは、図３におけるLow-ｋ膜Ｇの比誘電率である。
そこで、比誘電率の値は２．４，２．５，２．６，２．７，２．８であると仮定し、取り敢えず、２．４であるとする。
【００３８】
［ステップ４］
そこで、先ず、ステップ３での仮定値（２．４）、構造パラメータ値（設計値）、及び事前に水銀プローブで測定しておいた各絶縁膜のバルクなものでの物性パラメータ値を、デバイスシミュレータに入力する。ここで、入力される構造パラメータ値の中で、配線間隔値は設計値である１２０ｎｍ，１２５ｎｍ，１３０ｎｍ，１３５ｎｍ，１４０ｎｍである。
【００３９】
［ステップ５］
ステップ４における入力の後、デバイスシミュレータは作動し、配線間隔は１２０ｎｍ，１２５ｎｍ，１３０ｎｍ，１３５ｎｍ，１４０ｎｍに相当する配線間容量の値が算出される。
尚、この配線間容量の値は、配線間隔Ｓｎに依存しており、Ｄ（Ｓｎ）と表すことが出来る。そして、図６の縦軸に前記算出結果（算出配線間容量値）を、かつ、横軸に設計配線間隔を与えてプロットすると、所定の関数曲線が得られる。この関数曲線が図１におけるｆ（Ｄ（Ｓｎ））である。
【００４０】
［ステップ６］
ステップ２で得られたＦ（Ｓｎ）とステップ５で得られたｆ（Ｄ（Ｓｎ））とが一致するか否かを比較する。
一致すれば、このLow-ｋ膜Ｇの比誘電率は、ステップ５のデバイスシミュレータの演算に用いられた比誘電率の入力値（２．４）であるとして、その旨を出力する。
一致しなかった場合には、ステップ３に戻り、次の仮定値である２．５を選択し、その後は同様に進めて行く。すなわち、Ｆ（Ｓｎ）とｆ（Ｄ（Ｓｎ））とが一致するまで繰り返して行う。
図６の場合で説明すると、配線間容量の実測値とデバイスシミュレータの演算結果とが一致したのは、デバイスシミュレータに入力された比誘電率の値が２．６の場合であった。従って、本実施形態における製造工程を経た配線間絶縁膜の比誘電率は２．６と言うことになる。尚、この膜の比誘電率の設計値は２．３であったので、製造工程の影響によって、比誘電率は約１３％程度劣化したことになる。
【００４１】
ところで、等配線ピッチ櫛パターンＴＥＧを用いた上記実施形態における比誘電率は、図６の曲線ｆ（Ｄ（Ｓｎ））が等配線ピッチの条件の下で計算された結果であるから、櫛パターンＴＥＧの配線間隔が如何なる値になっていようとも、測定値は必ず何れかのＰｋの値の曲線ｆ（Ｄ（Ｓｎ））上に乗り、櫛パターンＴＥＧの配線間隔の値に寄らないものとなる。従って、ＴＥＧパターンを作成する時に、露光マスクの配線ピッチが等しければ、間隔は違っても各々の間隔は規則性を持っており、製造時のエッチングなどのバラツキには依存しない。そして、等配線ピッチの露光マスク以外ではこのような性質は得られない。
【００４２】
従来、ＬＣＲメータ等の測定器を用いて、静電容量の測定を行い、その静電容量の測定結果から絶縁膜の誘電率を計算することは、バルク膜に対する水銀プローブによる測定等の単純な構造に対してでなければ、解析的に精度良く計算することが出来なかった。従って、多層配線構造のような複雑な物性パラメータを持つ構造物の特定の絶縁膜の誘電率を計算することは出来なかった。
しかしながら、上述した通り、本発明の手法を採用したならば、特定の絶縁膜の比誘電率を求めることが出来る。
【００４３】
上記実施形態では等配線ピッチ櫛パターンＴＥＧを用いた場合であるが、以下では等配線密度櫛パターンＴＥＧを用いた場合における配線間絶縁膜Ｇの比誘電率の具体的な求め方について述べる。
［ステップ１］
先ず、等配線密度櫛パターンＴＥＧを作製する。
尚、以下のステップ４における入力パラメータを得る為、ＴＥＧ作製の途中工程において、分光エリプソメトリを用いて膜厚を、光干渉式３次元パターン寸法測定機を用いてエッチングストッパ膜へのＣｕ配線の入り込み深さを、走査型測長電子顕微鏡を用いて配線間隔の構造パラメータを測定しておく。この測定には試料を壊さなくても実行できる。
【００４４】
［ステップ２］
次に、ステップ１の各ＴＥＧにおける配線間容量を測定した。
そして、図７の縦軸に前記測定結果（実測配線間容量値）を、かつ、横軸にステップ１の測定で得られた配線間隔の逆数値を与えてプロットし、所定の関数曲線（直線）を得た。この直線の傾きの値（０．６０４）が図１におけるＦ（Ｓｎ）である。
【００４５】
［ステップ３］
求めようとするのは、図３におけるLow-ｋ膜Ｇの比誘電率である。
そこで、比誘電率の値は２．０〜３．０までの０．１間隔の値を候補値であるとして仮定し、取り敢えず、２．０を選択する。
【００４６】
［ステップ４］
そこで、先ず、ステップ３での仮定の選択値（２．０）、構造パラメータ値（設計値）、及び事前に水銀プローブで測定しておいた各絶縁膜のバルクなものでの物性パラメータ値を、デバイスシミュレータに入力する。尚、配線ピッチの設計値は、各々、１８０ｎｍ，２２０ｎｍ，２６０ｎｍ，３６０ｎｍであり、配線間隔は、各々、配線ピッチの半分である。従って、配線間隔として、各々、９０ｎｍ，１１０ｎｍ，１３０ｎｍ，１８０ｎｍが入力される。
【００４７】
［ステップ５］
ステップ４における入力の後、デバイスシミュレータは作動し、配線間隔が９０ｎｍ，１１０ｎｍ，１３０ｎｍ，１８０ｎｍに相当する配線間容量の値が算出される。
そして、図８の縦軸に前記算出結果（算出配線間容量値）を、かつ、横軸に設計配線間隔の逆数値を与えてプロットすると、所定の直線が得られる。この直線が図１におけるｆ（Ｄ（Ｓｎ））である。
【００４８】
［ステップ６］
ステップ２で得られたＦ（Ｓｎ）、即ち、直線の傾きとステップ５で得られたｆ（Ｄ（Ｓｎ））、即ち、直線の傾きとが一致するか否かを比較する。
一致すれば、このLow-ｋ膜Ｇの比誘電率は、ステップ５のデバイスシミュレータの演算に用いられた比誘電率の入力値（２．０）であるとして、その旨を出力する。
一致しなかった場合には、ステップ３に戻り、次の仮定値である２．１を選択し、その後は同様に進めて行く。すなわち、Ｆ（Ｓｎ）とｆ（Ｄ（Ｓｎ））とが一致するまで繰り返して行う。
本実施形態では、７回目に選択したＰｋ＝２．６の時にＦ（Ｓｎ）とｆ（Ｄ（Ｓｎ））とが一致した。従って、本実施形態における製造工程を経た配線間絶縁膜の比誘電率は２．６と言うことになる。尚、この膜の比誘電率の設計値は２．３であったので、製造工程の影響によって、比誘電率は約１３％程度劣化したことになる。
【００４９】
本実施形態の如く、等配線密度櫛パターンＴＥＧを用いた場合には、図７，８の近似直線の傾きのみで比誘電率が決まる為、測定器や図２のＢ，Ｃ部等に寄生する容量成分の値に寄らない比誘電率の測定が可能になる。そして、仕上がり配線幅のシフトに対する比誘電率の測定値への影響も、例えば全ての配線幅が固定量でシフトする場合、配線幅のシフトに対する比誘電率の測定値への影響は図９の実線で示すような関係となる。図９の破線で示す曲線は、本測定方法を用いずに、配線間隔９０ｎｍパターンの１点データのみを用いて比誘電率測定を実施した際の配線幅シフトに対する比誘電率の測定値への影響である。破線は実線より急峻な変化をし、本測定方法が配線幅シフトに対して正確な比誘電率の測定値を得ることが出来るのが判る。配線幅が固定比でシフトする場合においても、比誘電率測定に関する本測定方法と、配線間隔９０ｎｍパターンの１点データのみを用いた測定方法の比較では、前者が図１０の実線、後者が図１０の破線で示すような関係となり、このような場合でも、破線は実線より急峻な変化をし、本測定方法により正確な比誘電率の測定値が得られることが判る。尚、等配線密度櫛パターンＴＥＧでなければ、容量値と配線間隔の逆数の関係は図７，８の如きの直線的な分布にはならないので、本測定方法では等配線密度櫛パターンＴＥＧを用いることが必要である。
【００５０】
図１１は、本発明の方法が実施される装置の概略図である。
すなわち、図１のステップ３〜ステップ７は、以下に述べるコンピュータによって実行される。
【００５１】
図１１中、１はコンピュータにおける制御手段、２は入力手段、３は記憶手段である。
１１は、各ＴＥＧにおける絶縁体の膜厚、絶縁体の下層に設けられたストッパ膜への導電体（Ｃｕ膜）の入り込み深さ、及び／又は導電体間隔（Ｃｕ膜）の構造パラメータ値と、前記ＴＥＧにおける導電体間の静電容量値との関係Ｘを求める関係Ｘ算出手段である。
１２は、絶縁体の比誘電率の仮想値、及び構造パラメータ値（設計値）を基にして静電容量値を算出する静電容量値算出手段である。
１３は、静電容量値算出手段１２による算出に用いられた構造パラメータ値と算出された静電容量値との関係Ｙを求める関係Ｙ算出手段である。
１４は、関係Ｘ算出手段１１で求められた関係Ｘと関係Ｙ算出手段１３で求められた関係Ｙとが合致するか否かを比較する比較手段である。
４は、比較手段１４による比較の結果、関係Ｘと関係Ｙとが合致した時、制御手段１が記憶されている静電容量値の算出に用いられた仮想比誘電率値を記憶手段３から読み出し、この読み出された仮想比誘電率値を絶縁体の比誘電率の値であるとして出力する出力手段である。
【００５２】
そして、本装置によって上記ステップが実行されることによって、比誘電率が求められるようになる。
【図面の簡単な説明】
【００５３】
【図１】本発明のフローチャート
【図２】ＴＥＧの平面図
【図３】ＴＥＧの断面図
【図４】デバイス特性−配線間隔のグラフ
【図５】デバイス特性−配線間隔のグラフ
【図６】配線間容量−配線間隔のグラフ
【図７】配線間容量−配線間隔のグラフ
【図８】配線間容量−配線間隔のグラフ
【図９】抽出ｋ値−寸法シフト量のグラフ
【図１０】抽出ｋ値−寸法シフト量のグラフ
【図１１】本発明の装置の概略図
【図１２】従来のフローチャート
【符号の説明】
【００５４】
１ 制御手段
１１ 関係Ｘ算出手段
１２ 静電容量値算出手段
１３ 関係Ｙ算出手段
１４ 比較手段
４ 出力手段
特許出願人 次世代半導体材料技術研究組合
代 理 人 宇 高 克 己
【特許請求の範囲】
【請求項１】
絶縁体中に所定パターンで導電体が設けられた試料における絶縁体の比誘電率の値を求める方法であって、
前記試料における前記絶縁体の膜厚、前記絶縁体の下層に設けられたストッパ膜への前記導電体の入り込み深さ、及び／又は前記導電体間隔の構造パラメータ値を測定する構造パラメータ値測定ステップと、
前記試料における前記導電体間の静電容量値を測定する静電容量値測定ステップと、
前記絶縁体の比誘電率の仮想値、及び前記構造パラメータ値測定ステップの測定値に相当する構造パラメータ値を用いて、所定の静電容量算出シミュレータにより、静電容量値を算出する静電容量値算出ステップと、
前記構造パラメータ値測定ステップで得られた測定値と前記静電容量値測定ステップで得られた静電容量値との関係Ｘと、前記静電容量値算出ステップで用いられた構造パラメータ値と該静電容量値算出ステップで算出された静電容量値との関係Ｙとが合致するか否かを比較する比較ステップと、
前記比較ステップで前記関係Ｘと前記関係Ｙとが合致した時の該当する比誘電率の仮想値を前記絶縁体の比誘電率の値であると決定する決定ステップ
とを具備することを特徴とする比誘電率の値を求める方法。
【請求項２】
絶縁体中に所定パターンで導電体が設けられた試料における絶縁体の比誘電率の値を求める装置であって、
前記試料における前記絶縁体の膜厚、前記絶縁体の下層に設けられたストッパ膜への前記導電体の入り込み深さ、及び／又は前記導電体間隔の構造パラメータ値と、前記試料における前記導電体間の静電容量値との関係Ｘを求める関係Ｘ算出手段と、
前記絶縁体の比誘電率の仮想値、及び構造パラメータ値を基にして静電容量値を算出する静電容量値算出手段と、
前記静電容量値算出手段による算出に用いられた構造パラメータ値と算出された静電容量値との関係Ｙを求める関係Ｙ算出手段と、
前記関係Ｘ算出手段で求められた関係Ｘと前記関係Ｙ算出手段で求められた関係Ｙとが合致するか否かを比較する比較手段と、
前記比較手段による比較の結果、関係Ｘと関係Ｙとが合致した時、その対応する算出された静電容量値の仮想比誘電率値を前記絶縁体の比誘電率の値であるとして出力する出力手段
とを具備することを特徴とする比誘電率値求得装置。
【請求項１】
絶縁体中に所定パターンで導電体が設けられた試料における絶縁体の比誘電率の値を求める方法であって、
前記試料における前記絶縁体の膜厚、前記絶縁体の下層に設けられたストッパ膜への前記導電体の入り込み深さ、及び／又は前記導電体間隔の構造パラメータ値を測定する構造パラメータ値測定ステップと、
前記試料における前記導電体間の静電容量値を測定する静電容量値測定ステップと、
前記絶縁体の比誘電率の仮想値、及び前記構造パラメータ値測定ステップの測定値に相当する構造パラメータ値を用いて、所定の静電容量算出シミュレータにより、静電容量値を算出する静電容量値算出ステップと、
前記構造パラメータ値測定ステップで得られた測定値と前記静電容量値測定ステップで得られた静電容量値との関係Ｘと、前記静電容量値算出ステップで用いられた構造パラメータ値と該静電容量値算出ステップで算出された静電容量値との関係Ｙとが合致するか否かを比較する比較ステップと、
前記比較ステップで前記関係Ｘと前記関係Ｙとが合致した時の該当する比誘電率の仮想値を前記絶縁体の比誘電率の値であると決定する決定ステップ
とを具備することを特徴とする比誘電率の値を求める方法。
【請求項２】
絶縁体中に所定パターンで導電体が設けられた試料における絶縁体の比誘電率の値を求める装置であって、
前記試料における前記絶縁体の膜厚、前記絶縁体の下層に設けられたストッパ膜への前記導電体の入り込み深さ、及び／又は前記導電体間隔の構造パラメータ値と、前記試料における前記導電体間の静電容量値との関係Ｘを求める関係Ｘ算出手段と、
前記絶縁体の比誘電率の仮想値、及び構造パラメータ値を基にして静電容量値を算出する静電容量値算出手段と、
前記静電容量値算出手段による算出に用いられた構造パラメータ値と算出された静電容量値との関係Ｙを求める関係Ｙ算出手段と、
前記関係Ｘ算出手段で求められた関係Ｘと前記関係Ｙ算出手段で求められた関係Ｙとが合致するか否かを比較する比較手段と、
前記比較手段による比較の結果、関係Ｘと関係Ｙとが合致した時、その対応する算出された静電容量値の仮想比誘電率値を前記絶縁体の比誘電率の値であるとして出力する出力手段
とを具備することを特徴とする比誘電率値求得装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００７−２４８１１２（Ｐ２００７−２４８１１２Ａ）
【公開日】平成１９年９月２７日（２００７．９．２７）
【国際特許分類】
【出願番号】特願２００６−６８９９３（Ｐ２００６−６８９９３）
【出願日】平成１８年３月１４日（２００６．３．１４）
【出願人】（５０４３７１５９４）次世代半導体材料技術研究組合 (82)
【Ｆターム（参考）】
【公開日】平成１９年９月２７日（２００７．９．２７）
【国際特許分類】
【出願日】平成１８年３月１４日（２００６．３．１４）
【出願人】（５０４３７１５９４）次世代半導体材料技術研究組合 (82)
【Ｆターム（参考）】
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