【課題】複数の電源電圧を使用する半導体装置において、安定的な電源電圧の供給、および設計の自由度を確保しつつ、回路面積の増大を抑制する。
【解決手段】第３固定電位線が平行に複数配線されている。第３固定電位線と直交する方向に、第１固定電位線および第２固定電位線を含む高電位側固定電位線群が、所定間隔で複数配線されている。隣接する一対の第３固定電位線と、隣接する一対の高電位側固定電位線群とで囲まれ、第１素子または第２素子が配置される配置領域において、一対の第３固定電位線間に、第１固定電位線または第２固定電位線のいずれかが配線されている。第２素子用の配置領域では、その配置領域を形成する一対の第３固定電位線間に、その配置領域を形成する一対の高電位側固定電位線群にそれぞれ含まれる、一対の第２固定電位線間が結ばれて第２固定電位線が配線されている。 （もっと読む）

【課題】低電源電圧化により消費電力を削減することができる半導体装置の設計方法を提供することを課題とする。
【解決手段】第１の電源電圧の半導体装置の設計データを前記第１の電源電圧より低い第２の電源電圧の半導体装置の設計データに変更する電源電圧変更ステップと、前記第２の電源電圧の半導体装置の設計データを基に前記第２の電源電圧の半導体装置の遅延時間を計算する第１の遅延計算ステップと、前記第２の電源電圧の半導体装置の遅延時間を基に静的タイミング解析処理を行うことによりタイミングエラーを検出する第１の静的タイミング解析ステップと、前記タイミングエラーが検出されたパス上のセルが含まれるセルブロックの電源電圧線に前記第１の電源電圧を供給し、それ以外の前記セルブロックの電源電圧線に前記第２の電源電圧を供給するように設計データを生成する電源電圧供給ステップとを有する半導体装置の設計方法が提供される。 （もっと読む）

【課題】ブロック配置を含むＩＣ設計作業において、やり直し等を削減でき、設計の工数等を低減でき、設計効率を向上できる技術を提供する。
【解決手段】本ブロック配置方法及びプログラムでは、実配置処理の前の段階で、ブロック配置領域の大きさを見積もり、局所的配線混雑の発生を判定し、その結果に基づいてユーザによるブロックの最適な位置の決定を可能とする。Ｓ１でブロック間接続情報を抽出し、Ｓ２でブロックの回路ゲート物量情報を抽出する。Ｓ３，Ｓ４でユーザによりＧＵＩの画面でブロックの位置を決定する。Ｓ５で配線の要求混雑度を評価して画面に表示する。Ｓ６でユーザにより配置の妥当性を判定し、ＯＫであれば、Ｓ７で実現性の高いブロック配置情報が出力される。 （もっと読む）

【課題】多層の金属配線層を有する半導体装置において、より一層のパッド配置面積の低減を図る。
【解決手段】アルミ３と、アルミ３との間に層間絶縁膜を介して設けられたアルミ２と、アルミ２，３間を接続するコンタクトと、アルミ３に対応して設けられた保護膜の開口部１と、を備え、開口部１の内側領域が、外部電極用パッドであり、かつ、ボンディング領域とプローブテスト領域の二つに分けて使用される半導体装置である。前記ボンディング領域では、アルミ３が露出され、該アルミ３によりアルミ２が隠れている。前記プローブテスト領域では、アルミ２が露出されている。 （もっと読む）

【課題】配線形状のばらつきを効果的に抑制することのできる配線構造、半導体装置、及び半導体装置の製造方法を提供すること
【解決手段】本発明にかかる配線構造は、クロック配線１１と、クロック配線１１と同層において、クロック配線１１に沿ってその両側に設けられた一対の第１シールド配線１２と、クロック配線１１と絶縁層を介した異なる層において、クロック配線１１及び一対の第１シールド配線１２の対向する領域を覆うように設けられた第２シールド配線１３と、一対の電極（上部電極１７、下部電極１８）が絶縁層を介して対向配置されたＭＩＭ容量３０と、を備え、ＭＩＭ容量３０の一対の電極のうち少なくとも一方が、第２シールド配線１３と同層に設けられているものである。 （もっと読む）

第１のＰチャンネルトランジスタ及び第１のＮチャンネルトランジスタは、それぞれ第１及び第２のゲート電極によって形成される。第２のゲート電極は、第１のゲート電極に電気的に接続される。第２のＰチャンネルトランジスタ及び第２のＮチャンネルトランジスタは、それぞれ第３及び第４のゲート電極によって形成される。第４のゲート電極は、第３のゲート電極に電気的に接続される。第１のＰチャンネルトランジスタ、第１のＮチャンネルトランジスタ、第２のＰチャンネルトランジスタ、及び第２のＮチャンネルトランジスタの各々は、共通ノードに電気的に接続されたそれぞれの拡散端子を有する。第１、第２、第３、及び第４のゲート電極の各々は、平行に配向されたいくつかのゲート電極トラックのうちのいずれかに沿って、そのゲート電極トラックに隣接するゲート電極トラックに関連付けられたいずれのゲートレベル特徴部レイアウトチャンネル内に形成されたゲートレベル特徴部とも物理的に接触することなく延びるように形成される。 （もっと読む）

【課題】デジタル回路からアナログ回路に向けて出力される信号に電源ノイズが乗ってそのノイズがアナログ回路領域にばらまかれることによって、アナログ回路で処理される信号のＳ／Ｎが劣化してしまう不都合を抑止できるようにする。
【解決手段】アナログ回路とデジタル回路との間で信号を供給するために使用する信号ライン１３，１４と、アナログ回路およびデジタル回路に電源を供給するために使用する電源・グランドライン１１，１２とが交差しないように、電源・グランドライン１１，１２と異なる領域に信号ライン１３，１４を配線する。例えば、半導体チップ１０の外周に沿って電源・グランドライン１１，１２を配線するとともに、電源・グランドライン１１，１２の内側にアナログ回路およびデジタル回路を配置し、そのアナログ回路とデジタル回路との間に信号ライン１３，１４を配線する。 （もっと読む）

【課題】耐圧が高い半導体装置を設計する。
【解決手段】設計装置は、機能に応じた内部回路３２を備えた半導体装置の設計処理において、内部回路３２が接続された電源パッド４４ａ，４４ｂ間の寄生容量値を算出し、この寄生容量値とライブラリに格納されている容量しきい値とを比較する。そして、設計装置は、寄生容量値が容量しきい値の範囲内の場合は、その寄生容量値の内部回路３２を電源分離する。 （もっと読む）

【課題】アンテナ比の上限値をゲート絶縁膜の膜厚に基づいて変える場合に、アンテナ比の上限値を具体的に設定することができるようにする。
【解決手段】この設計支援装置は、半導体装置の設計を支援する装置であり、ゲート膜情報取得部２６０、及び上限アンテナ比設定部２８０を備える。ゲート膜情報取得部２６０は、設計された半導体装置が有するゲート絶縁膜の膜厚を取得する。上限アンテナ比設定部２８０は、ゲート電極のアンテナ比の上限を設定するが、ゲート膜情報取得部２６０が取得した膜厚によってアンテナ比の上限を異ならせる。このため、設計者はアンテナ比の上限値をゲート絶縁膜の膜厚に基づいて変える場合に、アンテナ比の上限値を具体的に設定することができる。 （もっと読む）

【課題】配線の層数を増やすことなく、配線間の寄生容量を削減すること。
【解決手段】最長の配線と最短の配線とが隣り合うように配置する（ステップＳ１１）。配置済みであって隣が空いている２本の配線のうち短い方の隣に残りの配線のうち最長のものを配置する工程（ステップＳ１２）と、配置済みの配線であって隣が空いている２本の配線のうち長い方の隣に残りの配線のうち最短のものを配置する工程（ステップＳ１４）と、を残りの配線が無くなる（ステップＳ１３又はステップＳ１５のＮｏ）まで交互に繰り返す。 （もっと読む）

【課題】最終的にパッドに印加する電圧を定義することなくレイアウト検証を行うことができるレイアウト検証装置を提供する。
【解決手段】本発明の一態様は、レイアウトの図形データに基づいて、導電層の電位を認識する電位認識処理部と、認識された前記導電層の電位に基づいて、前記半導体装置のレイアウトを検証する電位依存設計基準検証部とを備えたレイアウト検証装置である。本発明によれば、レイアウトがパッドまで設計されていない状態においてもデザインルールを検証することができる。 （もっと読む）

【課題】従来のレイアウト方法では、ノイズ低減させながら配線の収容性を向上させることができなかった。
【解決手段】本発明の配線レイアウト装置は、情報格納部２０と、実配線トラックを設定する実配線トラック設定部１１と、回路素子を配置する素子配置部１２と、隣接する実配線トラックの間に仮想配線トラックを設定する仮想配線トラック設定部１３と、第１の配線が接続される回路素子の端子を隣接する仮想配線トラック上に移動させる端子配置変更部１４と、実配線トラック上の端子間を実配線トラックに沿って第２の配線で接続し、仮想配線トラック上の端子間を仮想配線トラックに沿って第１の配線で接続する配線部１６と、第１の配線と第２の配線とが隣接して配置される隣接区間の長さを計算する隣接配線区間長算出部１８と、隣接区間の長さが短くなる側の実配線トラック上に片側隣接禁止配線を移動させる配線形状変更部１９と、を有する。 （もっと読む）

【課題】異なる配線層間で互いに直交する配線群を接続する際、接続信頼性が高く良好なスペース効率でレイアウト可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、予め設定された配列順で第１配線層に形成されそれぞれＹ方向（第１の方向）に延伸される複数の第１の配線２０と、第２配線層に形成される複数の第２の配線２１と、配列順が互いに一致する第１の配線２０及び第２の配線２１の間を電気的に接続する複数のコンタクト２３とを備えている。各々の第２の配線２１は、Ｙ方向に直交するＸ方向（第２の方向）に平行な直線状に規定された隣接する２トラックのうち、一方のトラックに沿って延伸される配線部２１ａと、他方のトラックに沿って延伸される配線部２１ｂと、２つの配線部２１ａ、２１ｂの間を接続する接続部２１ｃとにより構成され、接続部２１ｃに複数のコンタクト２３が形成されている。 （もっと読む）

【課題】電源ノイズを近隣回路に影響を与えないレベルに抑圧し、かつ、回路セルの配置の規則性を乱すことがない効率的なセル配置を実現する。
【解決手段】一方向に配線され幹配線（例えば２Ｓ）と、等間隔の複数の幹配線箇所から各々が分岐された複数の分岐線（例えば２０Ｓ）と、分岐線ごとに設けられたローカル電圧線（仮想ＶＳＳ線３０Ｓ等）と、当該ローカル電圧線と分岐線間のスイッチと、ローカル電圧線に接続された少なくとも１つの回路セルとを、各々が含む複数のセルラインと、複数のセルライン内で、１以上のセルラインを挟んで互いに離れた複数のセルラインが含む所定数のスイッチ（ＳＷ１,ＳＷ２等の対）を同時制御可能に接続する複数の制御線ＣＬ１〜ＣＬ４と、を有する。 （もっと読む）

【課題】チップ面積の増加を伴わずに電源補強を実現することができる集積回路装置のレイアウト方法等を提供すること。
【解決手段】本発明の集積回路装置のレイアウト方法は、機能セルが配置されていない未配置領域を探索するステップ（ステップＳ１２）と、未配置領域に、少なくとも一部が第１、第２のポリシリコン配線パターンによりそれぞれ形成された第１、第２の電源補強線を含む第１、第２の電源補強セルを配置するステップ（ステップＳ１４）と、を含む。ステップＳ１４において、第１、第２のポリシリコン配線パターンを第２、第１の電源供給線とそれぞれ交差させて、第２の方向に沿って、第１、第２の電源補強線を介してそれぞれ２つの第１の電源供給線及び２つの第２の電源供給線を接続する２つの配線パターンの少なくとも一方が形成されるように、少なくとも２つの第１、第２の電源補強セルの少なくとも一方を第２の方向に沿って並べて配置する。 （もっと読む）

【課題】スイッチの配置配線を短時間で容易に行う。
【解決手段】第１電源線（例えば実ＶＤＤ線）と内部電圧線間に回路セルを有する回路ブロックと、内部電圧線に接続される２本の電圧セル線２３Ａ,２３Ｂと、第２電源線（例えば実ＶＳＳ線）に接続される２本の電源セル線２４Ａ,２４Ｂと、スイッチ制御線２９に接続される制御セル線２５と、トランジスタ（ＴＲ１,ＴＲ２）と、を有するスイッチセル２０Ｎが、回路ブロック１の周囲の四方全てに配置される。各スイッチセル２０Ｎにおいて、制御セル線２５がセル中心を通り一方向に配置され、２本の電圧セル線２３Ａ,２３Ｂと、２本の電源セル線２４Ａ店Ｂの各々が、制御セル線２５と並行に、かつ、制御セル線２５を挟んで制御セル線２５から等距離の位置に互いに並行に配置されている。 （もっと読む）

【課題】チップ面積の増加を伴わずに電源補強を実現することができる集積回路装置のレイアウト方法等を提供すること。
【解決手段】本発明の集積回路装置のレイアウト方法は、機能セルが配置されていない未配置領域を探索するステップ（ステップＳ１４）と、未配置領域に、少なくとも一部が第１及び第２のポリシリコン配線パターンによりそれぞれ形成された第１及び第２の電源補強線と、を含む電源補強セルを配置するステップ（ステップＳ１６）と、を含む。ステップＳ１６において、第１及び第２のポリシリコン配線パターンを第２の電源供給線及び第１の電源供給線とそれぞれ交差させて、第２の方向に沿って、第１の電源補強線及び第２の電源補強線を介してそれぞれ２つの第１の電源供給線及び２つの第２の電源供給線を接続する２つの配線パターンの少なくとも一方が形成されるように、少なくとも２つの電源補強セルを第２の方向に沿って並べて配置する。 （もっと読む）

【課題】ビア解像度を向上させ、配線間を接続するビアの集積度を落とすことなく、ビア形状の歪み、ビア−ビア間のショート等を抑制することができる、レチクル、および配線およびビアのレイアウト方法を提供する。
【解決手段】第一の配線１０３と、第二の配線１０５とを接続する複数のビアを形成するために用いられるレチクルであって、第一の配線１０３と第二の配線１０５は互いに直交し、複数のビアを形成するための複数のビア開口パターン１０１は矩形状であり、ビア開口パターン１０１の各辺が配線方向に対して斜めになるように配置され、斜め方向に配置された隣接する二つのビア開口パターン１０１間の最小間隔ｄ１は、ビア開口パターン１０１の中心点を固定して回転させることにより各辺を第一の方向および第二の方向に対して平行または直交するようにビア開口パターン１０１を配置した場合のビア開口パターン１０１間の最小間隔よりも大きい、レチクル。 （もっと読む）

【課題】微細化が可能な遅延回路部を有する半導体装置を提供する。
【解決手段】ゲート電極１１ｇ〜１４ｇのトランジスタを有する論理回路部１ａと、ゲート電極１７ｇ、１８ｇが、それぞれ、配置されて形成されたＰＭＯＳ及びＮＭＯＳトランジスタを構成トランジスタとするＣＭＯＳインバータを有し、ＣＭＯＳインバータの構成トランジスタのそれぞれのドレインに、ドレイン同士が接続されたゲート電極１９ｇ、２０ｇを有するノーマリオン型のＰＭＯＳ及びＮＭＯＳトランジスタのそれぞれのソースが接続され、ゲート電極１７ｇ、１８ｇの電位より低いゲート電位が印加される遅延生成部を有し、論理回路部１ａの出力をＣＭＯＳインバータに入力して、遅延生成部のドレインから出力する遅延回路部３ａと、ダミーゲート２９ｇとを備え、ゲート電極１１ｇ〜２０ｇ及びダミーゲート２９ｇが、所定の長さ及び幅を有し、間隔Ｄで正対した配列関係を有する。 （もっと読む）

【課題】ウエル基板の電位制御によるリーク電流削減を行おうとした場合に、上層配線からの接続部が信号配線の多い領域に配置されていると、配線混雑が発生する。
【解決手段】基板電源供給セル１００にて電源配線１１０をコの字状に形成することにより基板電源配線１２０の一部を露出させ、以て上層配線への接続部１４０を基板電源供給セル１００の境界部に配置することにより、信号配線効率を低下させないでリーク電流を削減する。 （もっと読む）