【課題】ＭＩＭ容量の搭載数を変化させた評価を、効率良く行うことができる半導体装置及びそのレイアウト方法。
【解決手段】本発明に係る半導体装置は、下層電極１０７と、上層電極１０９と、両電極間に形成された容量絶縁膜１０８を有するＭＩＭ容量ＭＣ１と、下層電極１０７に接続され、下層電極１０７の主面の法線方向上向きに延設された第１のビアホールＶＨｃと、上層電極１０９に接続され、上層電極１０９の主面の法線方向上向きに延設された第２のビアホールＶＨｂと、下層電極１０７よりも下側に形成された複数の下層配線１０２と、を備え、上層電極１０９の主面の法線方向から見た場合、第１及び第２のビアホールＶＨｃ、ＶＨｂが下層配線１０２と重なって形成されているものである。 （もっと読む）

ＸＯＲ回路は、第２の入力ノードによって制御されるパスゲートを備える。そのパスゲートは、制御されたとき、第１の入力ノードに存在するロジック状態のバージョンを出力ノードに通すように接続されている。伝送ゲートが、第１の入力ノードによって制御される。その伝送ゲートは、制御されたときに、第２の入力ノードに存在するロジック状態のバージョンを出力ノードに通すように接続されている。プルアップロジックが、第１及び第２の入力ノードの両方によって制御される。そのプルアップロジックは、第１及び第２の入力ノードの両方がハイのときに、出力ノードをロウに駆動するように接続されている。ＸＮＯＲ回路は、プルアップロジックが、第１及び第２の入力ノードの両方がハイときに出力ノードをハイに駆動するように接続されたプルダウンロジックに置換されることを除いて、ＸＯＲ回路と同様に画定される。
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【課題】新たなパラメータを用いた論理設計を行うことにより、回路設計の精度を向上させることの可能な回路設計方法、回路設計プログラムおよび回路設計装置を提供する。
【解決手段】命令セット２２に基づいて動作合成を行うことによりＲＴＬデータ２３が生成されたのち（Ｓ１）、ＲＴＬデータ２３とライブラリ２５とに基づいて論理合成を行うことによりネットリスト２４が生成される（Ｓ２）。ネットリスト２４に基づいて回路レイアウト２６が生成されたのち（Ｓ３）、回路レイアウト２６と各種テーブルとを対比して各種データが導出される（Ｓ４〜Ｓ７）。各種データとＲＴＬデータ２３とに基づいて新ネットリスト３４Ａが生成されたのち（Ｓ８）、新ネットリスト３４Ａに基づく論理回路シミュレータ上の動作が仕様を満たすか否かが検証される（Ｓ９）。その結果、仕様が満たされなかった場合には、検証結果に基づいてレイアウト設計がやり直される。 （もっと読む）

【課題】ビアの冗長化率を向上させる。
【解決手段】前記論理接続情報に基づいて半導体基板上に配線を行うとともに、前記配線が第１の配線層と第２の配線層間の配線である場合に、前記第１の配線層と前記第２の配線層の間に単一のビアである単一ビアを配置し、前記配線した前記半導体基板上の配線が有するビアについて、前記ビアが接続する第１の配線の第１の線幅と第２の配線の第２の線幅に基づいて、前記第１の線幅に応じた複数のビアが必要である場合に、前記単一ビアのみが配置されているときは、前記単一ビアを孤立ビアエラーとして検出し、前記孤立ビアエラーとして検出した前記単一ビアを、複数のビアを有する孤立ビアエラー対策用ビアに変換し、前記孤立ビアエラー対策用ビアへの変換後に、前記配線した前記半導体基板上の配線が有するビアのうち前記単一ビアを、複数のビアを有する冗長ビアに変換するステップを実行させる。 （もっと読む）

【課題】セットアップタイミングの制約に違反しているデータパス内のセルを含むＲＯＷ領域の消費電力値が低くなるようにセルを再配置して電圧降下の抑制化を図ること。
【解決手段】設計支援装置５００は、セットアップタイミングの制約に違反しているデータパス内のセルを抽出部５０４により抽出し、データパス内のセルを含むＲＯＷ領域を第１の特定部５０５により第１のＲＯＷ領域に特定し、第１のＲＯＷ領域内のセルから、データパス内のセルを除くセルを第１の決定部５０６により第１のセルに決定し、データパス内のセルを含まない第２のＲＯＷ領域を第２の特定部５０９により特定し、第２のＲＯＷ領域内のセルを第２の決定部５０９により第２のセルに決定し、第２のセルの消費電力値が第１のセルの消費電力値未満の場合、第１のセルと第２のセルの配置位置を置換部５１１により置換する。 （もっと読む）

【課題】回路セル内の領域を有効活用して十分な補償容量を確保し、電源電圧の変動を確実に抑制し得る半導体装置等を提供する。
【解決手段】本発明の半導体装置は、第１の方向に並んで配置された複数の素子を含む回路セル２と、この回路セル２の第１の方向に隣接して配置され回路セル２の電源に接続可能な補償容量Ｃ１、Ｃ２を有する基本端セル１（１ａ）とを備えて構成される。補償容量Ｃ１、Ｃ２を構成する拡散層１０、１１は、回路セル２の所定領域（素子間接続領域Ｒ１）を第１の方向に沿って延伸形成されている。また、拡散層１０、１１の上部にはゲート配線１６、１７が延伸形成されている。本発明の構成により、回路セル２の素子間接続領域Ｒ１を有効に活用しつつ、補償容量のＣ１、Ｃ２の容量値を増加させて電源変動の変動を確実に抑えることが可能となる。 （もっと読む）

【課題】低コストで半導体集積回路の製造が可能な半導体集積回路のレイアウト装置を提供する。
【解決手段】半導体集積回路内の回路部分の配置及び配線を行う半導体集積回路のレイアウト装置において、ライブラリ、デザインルール、レイアウト、ネットリストを読み込む入力部と、ライブラリ、デザインルール、レイアウト、ネットリストの情報をもとに、表示部にレイアウト表示を行うための処理を行い、また、操作部からの操作により制御が行われる本体部と、本体部を制御するための操作を行う操作部と、表示画面においてレイアウト表示するとともに、表示画面には表示されないものであって、レイアウト表示されている配線と電気的に接続される回路情報を表示するための表示部を有することを特徴とする半導体集積回路のレイアウト装置を提供することにより上記課題を解決する。 （もっと読む）

【課題】配線が微細化された半導体回路装置でも、銅（Ｃｕ）からなる配線間ブリッジ等による配線ショートの発生を予防することを目的とする。
【解決手段】隣接する配線との最小スペース幅１３によって、設けられる配線幅１２の最大値を規定することにより、配線が微細化された半導体回路装置でも、銅（Ｃｕ）からなる配線間ブリッジ等による配線ショートの発生を予防することができる。 （もっと読む）

【課題】対象配線を複数本の細幅配線で配置する際、配線障害物が配置される領域を考慮すること。
【解決手段】複数のマクロとその接続とを表す回路図データを生成する（Ｓ１）。次に、回路図データに基づいて、複数のマクロの各々とそれに接続されるノード間の配線を表すネットリストを生成する（Ｓ２）。ネットリストに基づいて、複数の配線のうちの対象配線を表し、且つ、その幅が最も狭い細幅配線の本数を含む分割形状データを生成する（Ｓ３、Ｓ４）。次に、複数のマクロを座標領域に配置する（Ｓ５）。次に、座標領域の複数のマクロが配置される領域以外の領域に対象配線を配置するための配線経路を決定し、配線経路に基づいて、分割形状データに含まれる本数を１層あたりの本数と積層数とに変更する（Ｓ６）。 （もっと読む）

【課題】異なるクロック系統間の電源変動に起因した誤動作を抑制することができる半導体集積回路装置を実現する。
【解決手段】本発明の半導体集積回路装置は、第１のクロック信号に基づいて動作する回路ブロックが配置された回路領域１１と、回路領域１１の回路ブロックに電源を供給するために回路領域１１に配設された専用電源配線ＶＤＤ１/ＧＮＤ１と、第１のクロック信号と異なる第２のクロック信号に基づいて動作する回路ブロックが配置された回路領域１２と、回路領域１２の回路ブロックに電源を供給するために回路領域１２に配設された専用電源配線ＶＤＤ２/ＧＮＤ２を有する。 （もっと読む）

【課題】配線パターンの形状に異常を生じず且つサイズの小さい多層配線構造の半導体装置を提供する。
【解決手段】層間絶縁膜を挟んで互いに対向して形成された上下の配線路の一方の配線幅を大、他方の配線幅を小とし、且つ、同一の配線層において互いに隣接する配線路の配線幅を大小交互に形成する。 （もっと読む）

【課題】印加電界の履歴によって抵抗値が変化する抵抗変化層を有するスイッチ素子を多層配線中に形成し、かつ配線又は抵抗変化層の表面がダメージを受けることを抑制できるようにする。
【解決手段】この半導体装置は、第１配線層１２、第２配線層１６、及びスイッチビア３５を備える。第１配線層１２は第１配線３２を有しており、第２配線層１６は第２配線３９を有している。スイッチビア３５は、第１配線３２と第２配線３９を接続する。またスイッチビア３５は、少なくとも底部に、抵抗変化層３３を有しているスイッチ素子を有している。抵抗変化層３３は、電界印加履歴に応じて抵抗値が変化する。 （もっと読む）

【課題】容量値としての変動（ばらつき）が細密構造に比べて小さいデバイス構造を設計する。
【解決手段】多層配線の各配線に関するパラメータを統計的処理で変化させた複数のデバイス構造に対する総容量値、線間容量値および層間容量値を算出する。次いで、複数のデバイス構造の中から、デバイス構造間における総容量値の差分が例えば０．１以下でかつ総容量値に対する線間容量値の比と総容量値に対する層間容量値の比の差分が例えば０．０１以内のデバイス構造を特定する。そして、この特定したデバイス構造についてのパラメータを、容量素子を形成する多層配線の各配線のパラメータとする。 （もっと読む）

【課題】電気ヒューズの切断状態を良好に保つ。
【解決手段】電気ヒューズと他の素子を持つ半導体装置において、電気ヒューズと他の素子は、それぞれ、上層配線と下層配線と、それらを層間配線で接続するビアを有する。このとき、切断状態を正常にするために、電気ヒューズのビア径が、上層配線の断面積や、他の素子のビア径よりも小さい状態となるように、ビアや上層配線を設けるとともに、ビアや上層配線の寸法を換え、断面積比を最適化する。 （もっと読む）

【課題】配線群およびバッファ回路におけるチップ占有面積を小さくする。
【解決手段】順に並んだ平行な第１〜第Ｎ（Ｎは２以上の整数）の配線位置にそれぞれ配線され、それぞれの配線が始端側と終端側とに二分される配線群と、第Ｍ（Ｍは、１≦Ｍ≦Ｋを満たす整数、ただし、Ｋは、Ｋ≦Ｎ／２を満たす整数）の配線位置の始端側の配線を入力とし、第Ｍ＋Ｎ−Ｋの配線位置の終端側の配線を出力として接続する第Ｍのバッファ回路と、を備える。配線群は、バッファ回路の配置領域の上層の配線層において、第Ｊ（Ｊは、Ｋ＜Ｊ≦Ｎを満たす整数）の配線位置の始端側の配線が第Ｊ−Ｋの配線位置の終端側の配線に接続替えされて配線される構造を有する。 （もっと読む）

【課題】電子デバイス設計レイアウトを修正する方法を提供すること。
【解決手段】電子デバイス設計レイアウトを修正する方法であって、設計レイアウトの一部分を識別することであって、該設計レイアウトの該一部分は、電子デバイスの物理的レイアウトを表現しており、該設計レイアウトの該一部分は、１つ以上のバイアスフィーチャを含んでいる、ことと、該バイアスフィーチャのそれぞれに一部基づいてレイヤーバイアスを決定することと、デバイス設計レイアウトの該一部分に１つ以上のトレースを追加することにより、該設計レイアウトの該一部分を修正することであって、該１つ以上の追加されたトレースの配置は、該決定されたレイヤーバイアスに少なくとも一部基づいている、ことと、該設計レイアウトの該修正された部分をメモリ格納位置に格納することとを含む、方法。 （もっと読む）

【課題】半導体装置の診断の所要時間を短縮し、且つ、診断の精度を向上させるための半導体装置の診断装置及び診断方法を提供する。
【解決手段】発光解析によって取得された半導体装置の各セルのトランジスタの発光像情報、並びにレイアウトを含む設計情報に基づいて、発光像情報の発光位置情報に対応する故障セルリストを作成し、設計情報から接続関係を示すトランジスタ回路網リスト及び診断パターンを作成する故障セルリスト作成部１４ａと、設計情報、診断パターン、及び故障辞書に基づいて、セル内のトランジスタの基板電流に関するシミュレーションを実行して、セル内のトランジスタの基板電流を含む発光箇所辞書を作成する発光箇所辞書作成部１４ｃと、発光像情報、設計情報、及び発光箇所辞書に基づいて、第１故障回路網候補の中から第２故障回路網候補を抽出する故障回路網抽出部１４ｄと、第２故障回路網候補を出力する出力部１８と、を備えている。 （もっと読む）

【課題】メタル配線のレイヤ数を増やすことなく配線の自由度を高くでき、かつ、トランジスタ特性がばらつき難いパターンの回路セルを有するスタンダードセル集積回路を提供する。
【解決手段】ゲート電極を有しメタル配線層が未接続の複数のＥＣＯセルがスタンダードセルＳＣ周囲に配置される。ＥＣＯセルのゲート電極２０Ａ,２０Ｂは、ゲートパッド部２１Ａ,２１Ｂと、当該ゲートパッド部から共通セル長方向（縦方向）の相反する側に延びる２つのゲートフィンガー部２２Ａと２３Ａ、または、２２Ｂと２３Ｂと、を有する。ＥＣＯセルのゲートパッド部の任意セル長方向（横方向）の長さＬは、第１配線層の最小線幅の３倍と最小離間距離の２倍との合計値以上である。 （もっと読む）

【課題】コンタクト領域の欠損を抑制する技術を提供する。
【解決手段】半導体装置の製造方法は、基板上方に導電膜を形成し、導電膜上に補助パターンを形成し、導電膜及び補助パターンを覆うように金属膜を形成し、金属膜をエッチバックし、補助パターンの側面にサイドウォール膜を形成し、補助パターンを除去し、導電膜及びサイドウォール膜の一部を覆い、一部を露出させるレジストパターンを形成し、レジストパターンをマスクとしてエッチングによりサイドウォール膜の露出している部分を除去し、サイドウォール膜をマスクとして導電膜をエッチングして、ゲート電極及びゲート電極と導通するコンタクト領域を形成し、露出している部分が除去されることにより導電膜上に残存するサイドウォール膜の形状は、ゲート電極及びコンタクト領域の形状に対応し、補助パターンの形状は、コンタクト領域の形状に対応するサイドウォール膜の少なくとも三辺と接する。 （もっと読む）

【課題】供給位置の片寄りを緩和して面内の電源電位差の抑制可能な配線の半導体装置を
提供する。
【解決手段】マクロセル３５のある半導体基板５と、半導体基板５の上、直線状で、両端
部で高電位パッド１１に接続された幹配線２２ａ、及び幹配線２２ａと交差した枝配線２
２ｂを有する上位高電位電源配線２１と、幹配線２２ａの面にあり交互に並行して直線状
で、両端部で低電位パッド１３に接続された幹配線２４ａ、及び幹配線２４ａと交差した
枝配線２４ｂを有する上位低電位電源配線２３と、半導体基板５と上位高電位電源配線２
１の間で、幹配線２２ａに並行して直線状に伸び、マクロセル３５に接続し、上位高電位
電源配線２１にビアプラグ３１で接続された下位高電位電源配線２５と、下位高電位電源
配線２５の面にあり交互に並行して直線状で、マクロセル３５に接続し、上位低電位電源
配線２３にビアプラグ３１で接続された下位低電位電源配線２７とを備える。 （もっと読む）