【課題】配線として用いられる金属シリサイド層の断線の発生を抑えつつ、微細化を可能にする半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、半導体基板と、半導体基板のタップ領域４０、トランジスタ領域３６、及びシリサイド配線領域３８に形成された活性領域と、シリサイド配線領域３８上からトランジスタ領域３６上に亘って形成されたゲート電極２１と、活性領域上に設けられた金属シリサイド層４４ａとを備えている。シリサイド配線領域３８の少なくとも一部上におけるゲート電極２１と金属シリサイド層４４ａとの距離は、トランジスタ領域３６上におけるゲート電極と金属シリサイド層４４ａとの距離よりも小さい。 （もっと読む）

【課題】スタンダードセルを利用して機能回路ブロックをレイアウトする際、供給電源の品質を動作レベルに保ちながら、製造品質を左右する各配線層の占有率のばらつきを少なくする。
【解決手段】スタンダードセル１を、これを構成するセル構成トランジスタを有し、全スタンダードセルに共通接続される電源供給配線及び接地供給配線、および個々のスタンダードセルの機能を実現するための信号配線を含まず、かつ各スタンダードセルの機能を該セル構成トランジスタにより決定する最小限の配置配線、および該セル構成トランジスタの直近に配置され、該スタンダードセルの信号端子を含むよう構成した。 （もっと読む）

【課題】チップサイズを縮小可能な半導体集積回路のレイアウト設計方法、プログラム、及びレイアウト設計装置を提供すること。
【解決手段】チップ内にＹ方向メタルデータを持つプリミティブセルが存在するか判定する工程（ステップＢ１）と、プリミティブセルが上下に隣接しているか判定する工程（ステップＢ３）と、各プリミティブセル内のＹ方向メタルデータを有する層が同じか判定する工程（ステップＢ４）と、各プリミティブセルのうち移動可能なスペースがあるプリミティブセルがあるか判定する工程（ステップＢ５）と、各判定を満たす場合に、各プリミティブセルの種類が同じか否かを判定する工程（ステップＢ６）と、各プリミティブセルの種類に応じてプリミティブセルのＸ座標の配置位置調整を行う工程（ステップＢ７、８）と、プリミティブセルの位置を固定する工程（ステップＢ９）と、を含む。 （もっと読む）

【課題】電源配線やグランド配線に流れる電流の周波数が上がってもインピーダンスが上がるのを抑えられる半導体装置を提供すること。
【解決手段】トランジスタ２０、２１の近傍に配線された電源配線１１ａ及びグランド配線１１ｃを備え、電源配線１１ａ及びグランド配線１１ｃは、それぞれ、分割した構造となっており、所定間隔をおいて一方向に配線された複数本の分割配線１１ａ、１１ｃよりなる。 （もっと読む）

【課題】 第１インダクターおよび第２インダクターを有する３ポートのスパイラルコイルにおける特性の対称性を確保し、かつ、３つのポートを、スパイラルコイルの中心を通る直線を基準として同じ側に配置すること。
【解決手段】 第１ポートと第３ポートとの間に設けられる第１インダクターと、第２ポートと前記第３ポートとの間に設けられる第２インダクターとを含むスパイラルコイルの配線構造であって、スパイラルコイルの中心を通る直線を基準として、前記第１ポートおよび第２ポートは同じ側に配置され、第１ポートから引き出される第１配線と、第２ポートから引き出される第２配線とが、スパイラルコイルの中心を通る直線を基準として、第１ポートおよび第２ポートの側において交差することによって第１交差部が設けられる。 （もっと読む）

【課題】電源サブ幹線に接続された内部素子に異常電圧が印加される恐れを小さく
する。
【解決手段】ＶＳＳＱ０パッド１４３と、静電耐圧非対応素子を含むセル配置領域１（３０１）と、静電耐圧非対応素子よりも高い耐圧性を有する静電耐圧対応素子を含むセル配置領域２（３０２）と、ＶＳＳＱ０パッド１４３を介して外部から供給される電位を静電耐圧非対応素子に供給するＶＳＳＱサブ幹線３５１〜３５３と、ＶＳＳＱ０パッド１４３とＶＳＳＱサブ幹線３５１〜３５３との最短距離よりも長い配線長を有し、ＶＳＳＱ０パッド１４３に入力された電位をＶＳＳＱサブ幹線３５１〜３５３に対して印加する引き込み配線部（第１ＶＳＳＱ引き込み配線３３１とＶＳＳＱメイン幹線３２１と第２ＶＳＳＱ引き込み配線３４１とからなる配線部）とを備えている。 （もっと読む）

【課題】マクロの向きが変更されても、マクロ内に配置されている複数のセルの向きおよびセル間の接続線が維持可能とし、向きの異なるマクロの生成の容易化を図ること。
【解決手段】設計支援装置は、複数の向きで配置されるマクロ内で用いられるセルのレイアウトデータから、セルの端子の配置位置を第１の端子の配置位置として検出する。設計支援装置は、複数の向きのうち、第１の端子が用いられる一の向きと異なる他の向きで用いられるセルの第２の端子の位置を、一の向きから他の向きへの変化量と第１の端子の配置位置に基づいて算出する。設計支援装置は、第１の端子の配置位置と、第２の端子の配置位置と、セルのレイアウトデータとを関連付ける。設計支援装置が、第２の端子の配置位置に端子を挿入する。具体的には、所定のビア層のビアが第２の端子の配置位置に挿入される。設計支援装置が、第１の端子と第２の端子とを接続する。 （もっと読む）

【課題】ヒューズ用開口部からガードリング外への水分等の伝達をより強固に防止する。
【解決手段】下地絶縁膜３上にシリコンヒューズ５、シリコン配線パターン７、シリコンガードリング９が形成されている。シリコンガードリング９は、シリコンヒューズ５の周囲を取り囲み、シリコン配線パターン７と接触しないようにシリコン切欠き部９ａをもつ。シリコンガードリング９上の層間絶縁膜１１に、シリコン切欠き部９ａ上にビア切欠き部１５ａをもつビアガードリング１５が形成されている。層間絶縁膜１１上及びビアガードリング１５上に環状の金属配線ガードリング１７が形成されている。金属配線ガードリング１７を覆って層間絶縁膜１１上に窒化シリコン膜１９が形成されている。ビア切欠き部１５ａにおける層間絶縁膜１１と金属配線ガードリング１７の界面は窒化シリコン膜１９で覆われている。 （もっと読む）

【課題】レーザートリミング加工を行うヒューズ素子を有する半導体集積回路装置の信頼性を向上させる。
【解決手段】隣り合うヒューズ素子に接続する第１層目のアルミニウム配線間のスペース幅を第１層目の金属間絶縁膜の側壁厚さの２倍未満とすることで、吸湿性のＳＯＧの露出を防止する。また、第１層目のアルミニウム配線側面にサイドスペーサーを設けることでより一層の信頼性向上を図る。 （もっと読む）

【課題】ボンディングプロセス及びプロービングプロセスにより発生した応力から素子を保護し且つボンディングパッドの下側の絶縁膜にクラックが発生することのない、信頼性の高い半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板と半導体基板の上に形成された第１の層間絶縁膜３と、第１の層間絶縁膜３の上に形成されたパッド１と、パッド１の直下の領域において、第１の層間絶縁膜３中にそれぞれが互いに間隔をおいて独立して形成された複数の第１の配線１２とを備えている。複数の第１の配線１２は、パッド１の直下の領域において、第１の方向に延びる複数の第１方向配線１２Ａと、第１の方向と直交する第２の方向に延びる複数の第２方向配線１２Ｂとを有する。 （もっと読む）

【課題】配線性の低下を最小限に抑えながら、信号の特性インピーダンスの変化を抑制する。
【解決手段】ビアＶに近接する特定信号配線Ｗｈがある場合、該特定信号配線Ｗｈを含む配線の配線性を評価すべき領域ＥＲの一端ＬＰを、特定信号配線Ｗｈの輪郭線Ｅ１〜Ｅ４のうちビアＶに対向する側の輪郭線Ｅ４に一致させた上で、評価関数の値を求める。 （もっと読む）

【課題】ある程度の精度を保ちながらレイアウトデータから寄生素子の寄生値を抽出する時間を短縮することを可能とする。
【解決手段】寄生素子の抽出システムは、半導体装置のレイアウトを構成する各配線層を所定の基準に基づいて上層配線層と下層配線層とに分類する分類部と、上層と下層の配線層を接続するビアを示すマーカーを生成するマーカー生成部と、第１の基準に基づいて上層配線層の寄生素子を抽出することにより上層寄生素子リストを生成する上層寄生素子リスト生成部と、第１の基準と異なる第２の基準に基づいて下層配線層の寄生素子を抽出することにより下層寄生素子リストを生成する下層寄生素子リスト生成部と、マーカーを用いて上層寄生素子リストと下層寄生素子リストとを結合することによりレイアウトの寄生素子リストを生成する寄生素子リスト生成部とを備える。 （もっと読む）

【課題】設計期間の短縮を図る。
【解決手段】設計装置１１は、セルのレイアウト設計処理において、半導体装置のデザインに応じて、セルに含まれる端子に接続する信号配線を形成するための信号アクセストラック数を定量化した信号アクセス率を算出し、信号アクセス率に従って対応する端子のパターンを変更する。該信号アクセス率算出は、半導体装置の層数とロウ使用率に応じて設定された目標端子アクセス指数を記憶する記憶手段から、半導体装置に応じた目標端子アクセス指数を読み出し、前記セルの初期レイアウトデータを生成し、前記セルに含まれる端子を順次選択して着目端子とし、前記着目端子以外の端子のレイアウトをサイジングし、サイジングしたレイアウトの影響を受けない配線トラックを前記着目端子の信号アクセストラックとして抽出し、抽出した前記信号アクセストラックの数と前記目標端子アクセス指数とに基づいて、行う。 （もっと読む）

【課題】２列パッド配置の半導体記憶装置におけるレイアウトを最適化することにより、電源電圧を安定化する。
【解決手段】メモリセルアレイ領域２０１，２０２と、これらの間に配置された周辺回路領域３０１と、メモリセルアレイ領域２０１と周辺回路領域との間に配置されたパッド列１０１と、メモリセルアレイ領域２０２と周辺回路領域との間に配置されたパッド列１０２と、を備える。メモリセルアレイ領域２０１とパッド列１０１との間及びメモリセルアレイ領域２０２とパッド列１０２との間に、周辺回路が実質的に配置されていない。これにより、上層の低抵抗配線を用いてメモリセルアレイ領域と所定のパッドとを短距離で接続できるため、メモリセルアレイ領域に電源電位を安定的に供給することが可能となる。 （もっと読む）

【課題】入力回路または出力回路を介して電源配線にサージ電圧が印加された場合においても、素子面積の増大を抑制しつつ、内部回路を静電破壊から安定的に保護する。
【解決手段】入出力セル３ｃ〜３ｆの間の隙間に電源保護素子６ａ〜６ｄをそれぞれ配置し、電源保護素子６ａ〜６ｄとして、電源配線７、８間に接続されたダイオードストリングＳ２〜Ｓ５をそれぞれ用いる。 （もっと読む）

【課題】レーザートリミングによって除去される金属配線を有した半導体装置において、金属配線の下層の素子分離領域においてクラックの発生を抑止する。
【解決手段】例えばＰ型の半導体基板１０には、Ｎ−型の半導体層１１と隣接するＰ＋型の素子分離領域１２と、それを覆うＬＯＣＯＳ絶縁膜１３が形成されている。これらは第１の層間絶縁膜２１に覆われている。第１の層間絶縁膜２１上には、ヒューズ配線として、並行して延びる金属配線２３Ａ，２３Ｂ，２３Ｃが形成されている。第１の層間絶縁膜２１の貫通孔２１ＴＨ内には、タングステン等からなる高融点金属層２２が形成されている。この高融点金属層２２は、レーザートリミングの際に生じる余分な熱を吸収するため、第１の層間絶縁膜２１にクラックが生じにくくなる。 （もっと読む）

【課題】溝内に配線を埋め込む際に層間絶縁膜の表面に深い凹部が生じるのを防止し得る半導体装置の設計方法等を提供する。
【解決手段】単位面積当たりの配線パターンの周囲長の総和を各々の単位領域毎に算出するステップＳ６と、単位領域内における配線パターンの周囲長の総和が第１の値以上である第１の領域と第２の値以下である第２の領域とを抽出するステップＳ７，Ｓ８と、第１の領域に隣接する第３の領域内に単位面積当たりの周囲長の総和が第３の値である第１のダミーパターンを配置し、第２の領域に隣接する第４の領域内に単位面積当たりの周囲長の総和が第４の値である第２のダミーパターンを配置するステップＳ９，Ｓ１０と、第３の領域と第４の領域との間の第５の領域内に単位面積当たりの周囲長の総和が第３の値より小さく、第４の値より大きい第５の値である第３のダミーパターンを配置するステップＳ１１とを有している。 （もっと読む）

【課題】複数の相補トランジスタ対（ＣＭＯＳ対）を同相駆動するような回路を実現するためのスタンダードセルのスペース削減、コスト低減を図る。
【解決手段】所望の回路を形成するためのセルに相補対を同相駆動するタイプのスタンダードセルを含む。例えばダブルハイトの場合、ＣＭＯＳ対を複数（ここでは７対）含み、その少なくとも一部（ここでは７対とも）同相駆動される。このスタンダードセルは、ＣＭＯＳ対の１対分に対応した基本セル長のＭ（ここではＭ＝２）倍のＭ倍セル長で、規格化されたセル長（縦）のサイズが規定されている。同相駆動される少なくとも２対分の共通ゲート電極２１,２２,２３が規格セル長（縦）の方向に直線配置されている。 （もっと読む）

【課題】開口不良や形状の精度に優れたコンタクトホールを有する半導体素子の提供。
【解決手段】基板４と、基板４上に第１配線パターン２と、基板４の第１配線パターン２を有する側の面に層間絶縁膜６，８と、層間絶縁膜６，８上に第２配線パターンと、を有し、且つ層間絶縁膜６，８に第１配線パターン２および第２配線パターンを連結するためのコンタクトホールＣＨを備え、基板４の単位面積あたりにおいて第１配線パターン２が存在する比率（密度）が、より高い領域と、より低い領域とを有し、前記比率がより低い領域におけるコンタクトホールＣＨの開口面積が、より高い領域におけるコンタクトホールＣＨの開口面積よりも小さい半導体素子。 （もっと読む）

【課題】本発明によれば、素子や配線の配置面積を縮小しつつ、ビアの高抵抗不良およびオープン不良が発生しないようにする。
【解決手段】半導体装置１００は、下部電極１０６と上部電極１１０と、その間に形成された容量膜１０８とを含む容量１１２と、下部電極１０６に電気的に接続する一以上の第１のビア(１２８)を含む第１のビア群と、上部電極１１０に電気的に接続するとともに第１のビア群と同時に形成される一以上の第２のビア(１３０)を含む第２のビア群と、を含む。半導体装置１００は、容量１１２の容量値を第１のビア群および第２のビア群に含まれる第１のビア(１２８)および第２のビア(１３０)の総数で除した値が所定値以下となるように第１のビアおよび第２のビアの数を設定する工程を含む方法で設計される。 （もっと読む）