【課題】本発明は、短い時間でテストを行うことが出来る半導体装置、試験方法及びプログラムを提供することを課題とする。
【解決手段】半導体装置を構成する各回路ブロックをそれぞれ電源線若しくは接地線によってシールドする。また試験パッド２までの引き出し配線３をシールド配線でシールドする。また別の試験方法として、試験パッド２にそれぞれ異なる電圧を印加して電流値を検出する。更に別の試験方法として、互いに隣接していない回路ブロックへの試験パッド２に同時に電圧を印加して、電流値を検出する。 （もっと読む）

【課題】 半導体素子領域のサイズを小さくし、半導体素子領域のレイアウトに必要な時間を短縮する。
【解決手段】 第１領域と第２領域との間に生成される第１半導体素子領域内に第１および第２ゲート電極を生成する。第１配線と、第１配線より外側に位置する第２配線とを、第１半導体素子領域上を延在して配線する。そして、第１ゲート電極と第２配線とを第１領域上または第２領域上で接続し、第２ゲート電極と第１配線とを接続して半導体装置を生成する。これにより、第２配線と第１ゲート電極との接続部分のレイアウトルールを考慮することなく、第１半導体素子領域における第２配線側の境界を設定できる。この結果、第１半導体素子領域のサイズを小さくできる。また、第１半導体素子領域の境界を一度のレイアウトで設定できるため、第１半導体素子領域のレイアウトに必要な時間を短縮できる。 （もっと読む）

【課題】供給位置の片寄りを緩和して面内の電源電位差の抑制可能な配線の半導体装置を
提供する。
【解決手段】マクロセル３５のある半導体基板５と、半導体基板５の上、直線状で、両端
部で高電位パッド１１に接続された幹配線２２ａ、及び幹配線２２ａと交差した枝配線２
２ｂを有する上位高電位電源配線２１と、幹配線２２ａの面にあり交互に並行して直線状
で、両端部で低電位パッド１３に接続された幹配線２４ａ、及び幹配線２４ａと交差した
枝配線２４ｂを有する上位低電位電源配線２３と、半導体基板５と上位高電位電源配線２
１の間で、幹配線２２ａに並行して直線状に伸び、マクロセル３５に接続し、上位高電位
電源配線２１にビアプラグ３１で接続された下位高電位電源配線２５と、下位高電位電源
配線２５の面にあり交互に並行して直線状で、マクロセル３５に接続し、上位低電位電源
配線２３にビアプラグ３１で接続された下位低電位電源配線２７とを備える。 （もっと読む）

【課題】電気フューズでの切り離しが不十分となるような不具合が生じるのを抑制する。
【解決手段】第１配線（２）と、層間膜（６）を介して第１配線（２）の上に設けられた第２配線（３）と、層間膜（６）を貫通して第１配線（２）と第２配線（３）とを接続し、第２配線（３）から供給される電力に応答して第１配線（２）と第２配線（３）との接続を遮断するフューズ素子（１）とを具備する半導体集積回路を構成する。そして、フューズ素子（１）の本体部分（４）は、第１側面（１４）と、第１側面（１４）の反対の位置に対応する第２側面（１５）とを含むものとする。第１側面（１４）を含む面と下側界面との角度は、直角以上の第１角度（θ１）であり、第２側面（１５）を含む面と下側界面との角度は、第１角度（θ１）より大きい第２角度（θ２）であることが好ましい。 （もっと読む）

【課題】ヒューズ素子の切断不良率を低減する。
【解決手段】本発明による半導体装置１００は、金属によって形成され、電気的に溶断可能なヒューズ素子１０と、切断電圧に応じた電流をヒューズ素子１０に供給するトランジスタ３０と、トランジスタ３０の電流駆動を開始する動作点を設定する電流調整抵抗２０とを具備する。 （もっと読む）

【課題】配線性が向上する半導体集積回路のレイアウト方法を提供する。
【解決手段】レイアウト情報読込み工程は、半導体集積回路のセル配置用区域にプリミティブセルを配置した配置済みレイアウト情報を読み込む。矩形区画抽出工程は、セル配置用区域を複数の矩形区画の集合体として認識するとともに各矩形区画を抽出する。多層配線プリミティブセル抽出工程は、配置済みレイアウト情報から多層配線プリミティブセルを抽出する。再配列工程は、多層配線プリミティブセル抽出工程にて抽出した多層配線プリミティブセルを矩形区画の長辺方向に沿ったセル配置領域に列状に配列する。 （もっと読む）

【課題】タイミング検証における収束時間を短くしてレイアウト設計の効率化を図る。
【解決手段】ハードマクロとハードマクロを跨ぐ通過用配線とを含み、ハードマクロ内に含まれる複数の交点セル配置領域に関し、通過用配線が交点セル配置領域間を繋ぐ第１の配線と交点セル配置領域内を第１の配線に接続可能となるように繋ぐ第２の配線とを含んで構成される半導体集積回路装置における設計方法である。この設計方法は、全ての交点セル配置領域に関して第１の配線のみを配線した場合（図７のステップＳ２３）のハードマクロにおける第１のタイミング検証を行うステップ（図７のＳ２５）と、全ての交点セル配置領域に関して第２の配線を第１の配線に最大限接続するようにさらに配線した場合（図７のステップＳ２６）のハードマクロにおける第２のタイミング検証を行うステップ（図７のＳ２７）と、を含む。 （もっと読む）

【課題】半導体集積回路におけるパッドの配置の自由度を増加させること。
【解決手段】本発明の一態様に係る半導体集積回路は、半導体チップ１００に形成されたＩ／Ｏバッファ１０２と、単層パッド１０３と、多層パッド１０４とを備える。単層パッド１０３は、Ｉ／Ｏバッファ１０２上に形成されている。多層パッド１０４は、Ｉ／Ｏバッファ１０２上に形成され、単層パッド１０３と分離して設けられている。単層パッド１０３はボンディング専用のパッドであり、多層パッド１０４はプロービングとボンディングが行われるパッドである。 （もっと読む）

【課題】スイッチング素子を具備するマルチプレクサー及びこれの製造方法をを提供すること。
【解決手段】基板上に配置されて第１方向に沿って延伸され、互いに電気的に絶縁され、少なくとも１つの凹みを具備して少なくとも２つ以上のデータ配線ピースに分離される複数のデータ配線を具備する信号ライン、信号ラインの上部から第２方向に沿って延伸され、データ配線と電気的に絶縁される複数の印加配線を具備するアドレスライン及び凹みに位置し、印加配線と電気的に接続されて印加配線に印加されたコーディング信号に従ってデータ配線を経由するデータ信号を選択的に伝送する複数のスイッチング素子を含む。コーディング信号が印加される印加配線の組合せであるアドレスラインの２進コードによってデータ配線のうちの１つを選択する。よって、マルチプレクサーの動作安定性及び工程効率を改善させる。 （もっと読む）

【課題】ＩＯセルの面積効率を改善し、かつ、従来と同数の電源ＩＯセルを配置した場合であっても、電源トラックの配線抵抗を低減することができる半導体装置を提供する。
【解決手段】半導体装置は、ＩＯセルを複数個配置して構成されたＩＯセルグループを有する。ＩＯセルは、二等辺三角形の形成領域内に形成され、電源トラックが、二等辺三角形の形成領域の底辺に沿って、かつ、底辺に接する一方の辺から他方の辺まで延びるように配置されている。ＩＯセルグループは、これを構成する複数個のＩＯセルの各々が、二等辺三角形の形成領域の底辺に対向する頂点を接し、かつ、底辺に接する一方の辺および他方の辺を、それぞれ、両側に接する２つのＩＯセルの底辺に接する一方の辺および他方の辺と接して配置され、電源ＩＯセルの電源トラックと信号ＩＯセルの電源トラックとが接続されるように配置されている。 （もっと読む）

【課題】半導体集積回路装置の集積度の向上を図ることのできる技術を提供する。
【解決手段】セルの高さ方向に隣接して配置されるセルｒｏｗ上段の２入力ＮＡＮＤ回路６とセルｒｏｗ下段のインバータ回路１との間の結線に、２層目以上の配線を用いずに、１層目の配線Ｍ１よりも下層に位置し、２入力ＮＡＮＤ回路６またはインバータ回路１を構成するＭＩＳＦＥＴのゲート電極７Ｎ２，７Ｐ２と一体化した導電体膜からなる配線８を用いる。 （もっと読む）

【課題】製造ばらつきに関わらず、切断箇所を制御できる構成の電気ヒューズを得る。
【解決手段】半導体装置は、基板（不図示）に形成された電気ヒューズ１００を含む。電気ヒューズ１００は、一端側に設けられた第１の配線１１２と、第１の配線１１２とは異なる層に形成された第２の配線１２２と、第１の配線１１２と第２の配線１２２と接触してこれらを接続する第１のビア１３０と、他端側に設けられ、第１の配線１１２と同層に第１の配線１１２から離間して形成された第３の配線１４２と、第３の配線１４２と第２の配線１２２と接触してこれらを接続し、第１のビア１３０よりも抵抗が低くなるよう構成された第２のビア１３２と、を含み、切断時に電気ヒューズ１００を構成する導電体が外方に流出してなる流出部が形成されて切断される。 （もっと読む）

【課題】半導体素子に形成する出力パッドと内部回路の出力端子とを接続する配線の配線抵抗を抑える。
【解決手段】出力端子１８の各々が基板の外周の一辺（第１の辺３１）の側に沿って配列されるように基板の中央部に第１の辺３１に沿って複数の内部回路１６が形成される。第１の辺３１に沿った領域には、複数の第１出力パッド１４Ａが形成され、第１の辺３１に対向する第２の辺３２に沿った領域には、複数の第２出力パッド１４Ｂが形成される。複数の内部回路１６の出力端子のいずれかと複数の第２出力パッド１４Ｂのいずれかとを各々接続する複数の第２配線４２の単位配線長当たりの抵抗値が、複数の内部回路１６の出力端子１８のいずれかと複数の第１出力パッド１４Ａのいずれかとを各々接続する複数の第１配線４１の単位配線長当たりの抵抗値より低くなるように第２配線４２の各々を形成する。 （もっと読む）

【課題】周辺回路にストレスを与えずに選択したアンチヒューズ素子を確実に導通させることのできる半導体装置を提供する。
【解決手段】アンチヒューズ素子（Ｍａｆ）を含み、第一及び第二の電源（ＶＤＤ、ＶＳＳ）から電力が供給されて動作する半導体装置であって、ソースが第三の電源（ＶＰＰＳＶ）に、ゲートが制御ノード（ＡＦＣＴＬ）に接続されたドライバトランジスタ（ＰＨ０）と、一端がドライバトランジスタのドレインに他端が第四の電源（ＶＢＢＳＶ）に接続されたアンチヒューズ素子と、第一及び第二の電源に接続され、アンチヒューズ素子の抵抗値を判定する判定回路と、を備え、第三及び第四の電源の電圧を、第一の電源と第二の電源との電圧範囲外の電圧としてアンチヒューズ素子を導通させる。 （もっと読む）

【課題】半導体装置及び該半導体装置のレイアウト方法を提供する。
【解決手段】複数のビットラインパターンと、複数のビットラインパターンにそれぞれ連結されて形成される複数のパッドパターンと、パッドパターンに形成される少なくとも一つのコンタクトと、を備え、パッドパターンのピッチは、ビットラインパターンのピッチより長い半導体装置とする。 （もっと読む）

【課題】レーザフューズを積層することなくフューズの設置面積の増大を抑制することのできる半導体装置を提供する。
【解決手段】積層フューズユニット１００は、トレンチキャパシタ１１の側壁に形成されたキャパシタ絶縁膜１７がフューズとして機能するディープトレンチ型電気フューズ１の上方に、Ｐ^＋領域１２、２１およびゲート電極２４を有するＭＯＳＦＥＴのゲート酸化膜２７がフューズとして機能するゲートコンダクタ型電気フューズ２が積層されている。 （もっと読む）

【課題】外部配線と複数の論理セルを含む論理セル群とを相互に接続する相互接続構造、および相互接続構造を有する論理回路装置に関し、論理のファンクション表現の柔軟性を低下させることなく配線リソースのオーバヘッドを低減させることを目的とする。
【解決手段】論理回路装置における相互接続部１が、外部配線と論理セル群２の入力線と相互接続関係を規定する接続規定手段を有し、論理セル群の複数の論理セルの中で対象となるファンクションを考慮して、論理のファンクション表現に関する柔軟性を保ちつつ、相互接続部の入力線の数が相互接続部の出力線の数より少ない構成、および、接続規定手段により規定される組み合わせ数が相互接続部の入出力の全ての組み合わせ数より少ない構成の少なくとも一方が実現されるように構成される。複数の論理回路装置のクラスタ化により形成されるクラスタ構造を有する論理回路装置も提供される。 （もっと読む）

集積回路（「ＩＣ」）のキャパシタ（１００）は、ＩＣの第１の金属層に形成され、キャパシタの第１のノードに電気的に接続され、かつ第１のノードの一部分を形成し、第１の軸（ｙ）に沿って延在する第１のノードプレートリンク（１０２）と、ＩＣの第２の金属層に形成され、当該軸に沿って延在し、かつビア（１１２）によって第１のノードプレートに接続された第２のノードプレートリンク（１０８）とを有する。第１の金属層に形成された第３のノードプレートリンク（１０６）は、キャパシタの第２のノードに電気的に接続され、かつ第２のノードの一部分を形成し、第１のノードプレートリンクに対して横断し第１のノードプレートリンクの一端に近接するノードプレートアレイの第２の軸（ｘ）に沿って延在し、第２のノードプレートリンクの一部分の上にある。
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【課題】パッド律則とコア律則を意識しないレイアウト設計を容易に実現し、半導体集積回路の面積の縮小化とコストの低減化を図ること。
【解決手段】レイアウト設計装置３００は、設計対象回路の回路情報の入力を入力部３０１により受け付け、入力された回路情報に含まれているコアの領域が確保された設計対象回路のレイアウト情報を生成部３０２が生成する。生成されたレイアウト情報上のコアの領域以外の領域に、回路情報に含まれているＩ／Ｏ回路をレイアウト部３０３により配置および配線する。回路情報に含まれているパッドの配置可能領域を決定部３０８により作成したレイアウト情報上に決定する。必要配置数分のパッドの総面積が配置可能領域の面積を超えない最大の大きさに、パッドの面積を最適化部３０９により最適化する。最適化されたパッドを配置部３１０により配置可能領域に配置する。 （もっと読む）

【課題】上層配線の幅によらずにコンタクトプラグの底面がアンカー構造となり、下層配線との接続抵抗を低減できる半導体装置とその製造方法を提供する。
【解決手段】基板に下層配線Ｗ１となる第１導電層を形成し、絶縁膜を形成し、上層配線用溝とこれに連通するようにコンタクトホールＣＨを形成する。次に、コンタクトホール及び上層配線用溝の内壁面を被覆してバリアメタル層を形成し、その上層にコンタクトホール及び上層配線用溝に埋め込んで第２導電層を形成する。ここで、上層配線用溝及びコンタクトホールを形成する工程において、上層配線Ｗ２と下層配線Ｗ１の交差する領域に、上層配線にスリットＳＬ１，ＳＬ２または切り欠きを設けて幅が狭くなった部分ＮＰが設けられるように上層配線用溝を形成し、この幅が狭くなった部分ＮＰにおいてコンタクトホールＣＨを形成する。 （もっと読む）