【課題】それぞれ少なくとも２つの巻数からなる２つのコイルを備え、２つの導電層に実現可能であって、これによりコイルの端子がこの構造の反対側に配置される、対称型トランスのための構造を提供する。
【解決手段】積層コイル構造を持つ対称型トランスは、それぞれ少なくとも２つの巻線を有する２つのコイルを備える。該構造は、４つの同じ基本エレメントを備え、各基本エレメントは、前記コイルの一部のための導電経路を提供するものである。トランスの端子は、該構造の反対側に配置されており、構造はチェーン式に容易に接続できる。本発明はまた、こうした構造を備えた半導体デバイスに関する。 （もっと読む）

【課題】本発明によれば、素子や配線の配置面積を縮小しつつ、ビアの高抵抗不良およびオープン不良が発生しないようにする。
【解決手段】半導体装置１００は、下部電極１０６と上部電極１１０と、その間に形成された容量膜１０８とを含む容量１１２と、下部電極１０６に電気的に接続する一以上の第１のビア(１２８)を含む第１のビア群と、上部電極１１０に電気的に接続するとともに第１のビア群と同時に形成される一以上の第２のビア(１３０)を含む第２のビア群と、を含む。半導体装置１００は、容量１１２の容量値を第１のビア群および第２のビア群に含まれる第１のビア(１２８)および第２のビア(１３０)の総数で除した値が所定値以下となるように第１のビアおよび第２のビアの数を設定する工程を含む方法で設計される。 （もっと読む）

【課題】ストレスマイグレーションにより発生する不良を容易に減少させることを図ること。
【解決手段】設計支援装置は、設計対象回路の回路情報１００内の対象配線１０１の面積と当該対象配線１０１と他層の配線とを接続するビアの個数に基づいて、ビア１個あたりの対象配線１０１の面積が所定の規格値より大きいか否かを判断する。ビア１個あたりの対象配線１０１の面積が所定の規格値より大きい場合、設計支援装置は、対象配線１０１を分割し、他層の配線を介して分割された後の配線間を接続することでビアの個数を増加させ、ビア１個あたりの対象配線１０１の面積を小さくすることができる。 （もっと読む）

【課題】製造ばらつき等に対しても、高品質で電気的接続状態を変化させる。
【解決手段】電子部品装置２００は、第１のヒューズ素子１０２ａを含む第１のヒューズユニット１００ａ、および第２のヒューズ素子１０２ｂを含む第２のヒューズユニット１００ｂを含む電気ヒューズ１０１と、第１のヒューズ素子１０２ａおよび第２のヒューズ素子１０２ｂの少なくともいずれか一方が電気的に切断されている場合に、電気ヒューズ１０１が電気的に切断されていると判定する判定回路１５０とを含む。第１のヒューズユニット１００ａおよび第２のヒューズユニット１００ｂは、それぞれ独立に電流が印加され、所定の電流または電圧を印加した場合に電気的接続状態の変化が生じない割合に影響を与える制御パラメータの適正範囲が異なるように構成されるかまたは、値の異なる電流により切断される。 （もっと読む）

【課題】配線修正などのデータ量が処理速度に依存する処理を、処理能力の低く、少ないメモリを搭載した安価なコンピュータで設計可能にする。
【解決手段】半導体集積回路のレイアウト設計において、レイアウトデザインに応じて使用頻度の高いレイアウトセルを選択してダミーメタルを配置する共通な場所（座標）を特定し、特定した配置箇所に予めダミーメタルを配置した新規のレイアウトセルを作成する工程と、新規のレイアウトセルの作成元である使用頻度の高いレイアウトセルを、ダミーメタルを有する新規のレイアウトセルとを置換、もしくは重ね合わせて配置してダミーメタルを配置する工程と、を実施する。 （もっと読む）

【課題】機能マクロセルの周辺において、配線を形成するための領域を十分に確保する。
【解決手段】半導体集積回路１００は、機能マクロセル１１０に形成される機能マクロセル用電源配線１８１と、機能マクロセル１１０の内部に形成される電源配線２６１と、機能マクロセル１１０の内部に形成され、機能マクロセル用電源配線１８１と電源配線２６１とを電気的に接続するコンタクト１７０と、コンタクト１７０と、論理セルとを電気的に接続する電源配線とを備える。機能マクロセル用電源配線１８１は、論理セル電圧を、コンタクト１７０および電源配線を介して、論理セルへ供給する。 （もっと読む）

【課題】 複数のテストデータを準備することなく、検証プログラムをテストすることができるテストデータを生成する技術を提供する。
【解決手段】 テストデータ生成方法は、第１平面データ生成工程と第２平面データ生成工程とテストレイアウトデータ生成工程とを備える。第１平面データ生成工程は、夫々が各レイヤに対応している擬似レイヤを有する擬似レイヤ群が一つの平面上に規則的に配置された第１平面データを生成する。第２平面データ生成工程は、擬似レイヤ群が他の一つの平面上に規則的に配置された第２平面データであり、第１平面データと重ね合わせたときに第２平面データ上の各擬似レイヤが第１平面データ上の各擬似レイヤと重なる第２平面データを生成する。テストレイアウトデータ生成工程は、第１平面データと第２平面データとが重なり合ったレイアウトデータを含むテストレイアウトデータ７０を生成する。 （もっと読む）

【課題】電源線のレイアウト面積を広げることなく、コア回路とバイアス供給回路との間
の電圧降下を抑え、かつ、コア回路間の高速信号ノードを短縮できるようにする。
【解決手段】Ｓｉ基板１１にトランジスタＱ及び抵抗素子Ｒを有して高電位側の電源線と
低電位側の配線Ｄ１とバイアス供給用の配線Ｄ２とに接続されてトランジスタ動作をする
コア回路１と、Ｓｉ基板１１に設けられてコア回路１にバイアスを供給するバイアス供給
回路とを備え、コア回路１の中の定電流源用のトランジスタＱに、その一端が接続された
抵抗素子Ｒの他端がバイアス供給用の配線Ｄ２に接続され、この配線Ｄ２が接続された抵
抗素子Ｒの他端がコンタクトホール３５を介してバイアス供給用の配線Ｄ２よりも上層の
低電位側の配線Ｄ１に接続されるものである。 （もっと読む）

【課題】異なるセル列に配置されたセル間をセル間の配線に用いられる配線層を用いずにセル内配線に用いられる配線層を用いて配線する半導体装置及び半導体装置の製造方法を提供する。
【解決手段】スタンダードセルが並べて配置されたセル列であって、互いに平行に列が延びる方向の辺で接して配置された第１及び第２のセル列を備え、第１のセル列に配置された第１のセルの入力配線、出力配線、入出力配線のいずれかの配線である第１の入出力機能配線が、第２のセル列に配置された第２のセルの第２の入出力機能配線と同一の配線層で接続されている。 （もっと読む）

【課題】高速動作が可能で、しかも可逆的に安定した書き換え特性を有し、半導体製造プロセスと親和性の高い不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置の提供を目的とする。
【解決手段】第1電極１０３と、第２電極１０５と、第１電極１０３と第２電極１０４との間に介在させ、両電極１０３，１０５間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層１０４とを備えている。この抵抗変化層１０４は少なくともハフニウム酸化物を含み、当該ハフニウム酸化物をＨｆＯ_ｘと表した場合に、０．９＜ｘ＜１．６を満足するように抵抗変化層１０４が構成されている。 （もっと読む）

【課題】半導体装置のレイアウトの自由度を向上させる。
【解決手段】本発明による半導体装置は、第1行おいて、行方向に連続的に配置される第1電源供給セル２０及び複数の第１セル１０と、第1行に隣接する第２行において、行方向に連続的に配置され、前記第１行に隣接する複数の第２セル１０とを具備する。第１電源供給セル２０は、行方向に直交する第１電源配線６２に接続され、第１電源配線６２から供給される電圧に応じた電源電圧を、複数の第１セル１０及び複数の第２セル１０に供給する。第２行において、第１行に配置された第１電源供給セル２０に隣接する第２セルと第１電源配線６２とは、直接接続されず第１行に配置された第１電源供給セル２０を介して接続される。 （もっと読む）

【課題】論理ゲートや論理ゲートの入出力端子の配置にかかわらず、信号配線の引き出し端子を密集させることなく配置すること。
【解決手段】本発明は、複数の論理ゲート３０９に接続された配線層３０１〜３０３を、論理ゲート出力端子３０６と論理ゲート入力端子３０７又は論理ゲート出力端子３０６及び論理ゲート入力端子３０７と配線分岐点３０８とを結ぶ線分に分割する。続いて、この線分において、この線分よりも上層の配線層に配置された配線が最も少ない点を、仮想分割点として抽出する。そして、この線分を仮想分割点にて分割することにより、仮想分割配線４０１を生成する。続いて、仮想分割配線４０１を構成する配線層と、配線層３０３とを接続する追加配線５０１を配置する。追加配線５０１は、仮想分割点の直上を避けて配置される。 （もっと読む）

【課題】デザインルールエラーやショートの発生を抑制しながら、設計ＴＡＴを短縮すること。
【解決手段】半導体集積回路の設計方法は、（Ａ）配線パターン及び特殊パターンが配置されたレイアウト領域を複数の分割領域に分割する。デザインルールで規定される最小間隔は、配線パターンよりも特殊パターンの方が大きい。設計方法は更に、（Ｂ）各分割領域に関して、各分割領域を囲む所定幅の領域中に含まれる特殊パターンを周辺パターンとして抽出するステップと、（Ｃ）各分割領域に関して、各分割領域に包含されるダミーパターン配置領域を決定するステップ。設計方法は更に、（Ｄ）各分割領域の周囲にある上記抽出された周辺パターンとのデザインルールエラーを回避しながら、各分割領域のダミーパターン配置領域にダミーパターンを追加するステップと、（Ｅ）ダミーパターンが追加された複数の分割領域同士を結合するステップ。 （もっと読む）

【課題】局所的な電圧降下を効果的に抑制できる電源配線構造を有した半導体装置を提供する。
【解決手段】第１配線層は複数の第１配線ブロック１０を含み、当該各第１配線ブロック１０には、第１電位を持ち且つ少なくとも二方向以上に延びる第１配線１１と、第１電位と異なる第２電位を持ち且つ少なくとも二方向以上に延びる第２配線１２とが配置されている。第２配線層は、隣り合う一対の第１配線ブロック１０における第１配線１１同士を電気的に接続する第３配線２１と、当該一対の第１配線ブロック１０における第２配線１２同士を電気的に接続する第４配線２２とを含む。 （もっと読む）

【課題】ＭＩＭキャパシタの構造破壊に起因するリーク電流の上昇を低減する構成を備えた半導体装置を提供することを課題とする。
【解決手段】複数の下層配線１１を備える下層配線層１０と、下層配線層１０の上方に設けられる、下部電極２１と容量誘電膜２２と平面形状が下部電極２１より小さい上部電極２３とを下からこの順に積層したＭＩＭキャパシタ２０と、ＭＩＭキャパシタ２０の上方に設けられ、ビア４０、４１を介して下部電極２１および上部電極２３のそれぞれに接続する複数の上層配線３１を備える上層配線層３０と、を備えた半導体装置であって、上部電極２３の平面形状は矩形に構成され、上部電極２３の平面のいずれか一以上の辺であるエッジ部の直下には下層配線１１が配置されていない半導体装置を提供する。 （もっと読む）

【課題】従来よりも簡単にダミーパターンを配置し、スクライブ領域に隣接した半導体チップの形成領域において、層間絶縁膜が薄くなるのを抑制する方法を提供する。
【解決手段】配線層を備えた半導体チップの形成領域と、該形成領域を囲むスクライブ領域とを備えた半導体チップにおいて前記配線層と同じ層からなるダミーパターンを配置する方法であって、前記配線層から少なくとも所定距離だけ離間する位置に第１のダミーパターンを設定する段階と、前記スクライブ領域に隣接する所定幅の範囲内において、前記配線層から少なくとも所定距離だけ離間しかつ前記第１のダミーパターンから少なくとも所定距離だけ離間する位置に第２のダミーパターンを設定する段階と、を備えたダミーパターンの配置方法を提供することによって、上記課題を解決できる。 （もっと読む）

【課題】 半導体集積回路装置の特性を保持或いは高めると共に小型化を図る。
【解決手段】 主面および前記主面とは反対側の裏面を有し、第１辺を含む平面形状が矩形状の半導体基板と、前記主面上に形成された複数のボンディングパッドと、前記主面上に形成された内部回路形成部と、前記第１辺と前記内部回路形成部との間に配置されており、前記内部回路形成部に電位を供給する内部回路用電源配線と、前記第１辺と前記内部回路用電源配線との間に配置されており、前記複数のボンディングパッドと電気的に接続され、トランジスタを備えた複数のセルと、前記複数のセル上に配置され、前記複数のセルに電位を供給するセル用電源配線と、を有し、前記複数のセルは、外部からの入出力信号を送受信する回路を含む入出力セルを有し、前記複数のボンディングパッドのそれぞれは、前記入出力セルと平面的に重なるように配置されている。 （もっと読む）

【課題】フリップチップ接合により基板に実装される半導体集積回路チップについてＩＯセルが配置されずに空いた領域を有効利用する。
【解決手段】半導体集積回路チップ（１）は、複数の電極パッド（１０）と、内部層の平面周縁のコーナー部（１５ａ）と、コーナー部の１辺に隣接した第１の直線領域（１５ｂ）と、コーナー部の他の１辺に隣接した第２の直線領域（１５ｃ）と、第１の直線領域の、コーナー部と反対側に隣接した第３の直線領域（１５ｄ）を備えている。コーナー部と第１の直線領域のうちの少なくとも一部には回路コア配置領域（１８）が配置され、第２および第３の直線領域には複数の電極パッドとそれぞれ接続される複数のＩＯセル（１１）が配置され、第２の直線領域の複数のＩＯセルはコーナー部の上部である当該チップのコーナー部から内方にｎ行×ｎ列内の複数の電極パッドとそれぞれ接続されている。 （もっと読む）

【課題】回路動作に必要な配線を形成するための領域が広く、回路の高速動作が可能なスタンダードセルを提供する。
【解決手段】第１のＭＯＳ素子および第２のＭＯＳ素子に信号を供給するための信号線が、電源配線および接地配線の２つの配線と平行に設けられ、これら２つの配線に挟まれ、かつ、第１の導電型ＭＯＳ素子および第２の導電型ＭＯＳ素子のそれぞれから等しい距離に配置されている構成である。 （もっと読む）

【課題】内部回路領域に複数の電源系統を持つ半導体集積回路に関してチップ面積の小さいレイアウトを生成することを可能にする。
【解決手段】内部領域に第１電源の電源供給線の配線を生成する。その電源供給線に接続されるように複数のプリミティブセルの各々の配置を生成する。第１電源の電源供給線から複数のプリミティブセルの各々に供給される信号のタイミングが所定の基準を満たすか否かの確認を行う。その所定の基準を満たすことが確認された後に、複数のプリミティブセルの中の少なくとも一つの電源分離対象セルに対して、第１電源が供給する第１電位に替えて第２電源が生成する第２電位を供給するために配線する。 （もっと読む）