【課題】小型化を実現し得る半導体装置を提供することにある。
【解決手段】半導体基板に形成され、素子分離領域により画定された第１の素子領域１２ｂと、第１の素子領域上に形成された第１のゲート電極２１ｂと、第１のゲート電極の第１の側における第１の素子領域に形成された第１のソース領域３２Ｓと、第１のゲート電極の第２の側における第１の素子領域に形成された第１のドレイン領域３２Ｄとを有する第１のトランジスタ３６と、第１のゲート電極の第１の側における素子分離領域上に、第１のゲート電極と並行するように形成された第１のパターン３８ａと、第１のソース領域に接続された第１の導体プラグ４４ｃとを有し、第１の導体プラグは、接地線及び電源線のうちの一方に電気的に接続されており、第１のパターンは、接地線及び電源線のうちの他方に電気的に接続されている。 （もっと読む）

【課題】統計的ＳＴＡの実行時間を短縮できるタイミング解析システムを提供する。
【解決手段】本発明のタイミング解析システムは、ばらつき要素をばらつき要素マージ部に入力するばらつき要素入力部と、２種類のばらつき要素のばらつきを、１種類のばらつき要素のばらつきにマージするばらつき要素マージ部と、マージしたばらつき要素を使用して統計的ＳＴＡを実行する統計的ＳＴＡ実行部とを備える。 （もっと読む）

【課題】配線およびダミーパターンが配置された領域の割合を各メタル層において均一に保ちつつ、ダミーパターンの生成によって生じたタイミングエラーを解消できるようにすること。
【解決手段】レイアウト設計装置は、配線およびダミーメタルが配置されたメタル層において、エラーを生じた配線の周囲に配置された複数のダミーメタルの中から該エラーの原因となったダミーメタルを抽出し、該メタル層を分割して得られた複数の領域のそれぞれにおいて、配線およびダミーメタルを含むメタルが占める割合であるメタル密度が該メタル層に対して規定された所定のメタル密度以上となるようにしつつ、該エラーが解消されるように、抽出したダミーメタルの中から削除すべきダミーメタルを選択するダミーメタル選択部と、選択されたダミーメタルを削除するダミーメタル変更部と、を備えている。 （もっと読む）

【課題】長さが均一で直線的な配線を配置することができる半導体集積回路のレイアウト設計方法、レイアウト設計装置及びレイアウト設計プログラムを提供すること。
【解決手段】半導体集積回路のレイアウト設計方法は、第１の配線ピッチで配線を行う高速配線処理と、第１の配線ピッチより狭い第２の配線ピッチで配線を行う通常配線処理と、を有する。高速配線処理は、所定の高速バス配線上の複数のネットを第１の配線ピッチで略平行、かつ、略等長となるように自動配線を行う。通常配線処理は、高速配線処理より前に実行されない。 （もっと読む）

【課題】マクロのレイアウト情報に基づいて、当該マクロが使用されるＬＳＩのレイアウト設計時に発生する可能性がある設計規則違反を予め検出する。
【解決手段】マクロ用レイアウト検証装置は、マクロの端子にビアコンタクトを配置したと仮定する手段と、ビアコンタクトとマクロ内レイアウトとの関係が設計規則に違反するか否かを判定する手段と、を具備する。 （もっと読む）

【課題】モジュール間の配線を自動的に削減する。
【解決手段】モジュール１１Ａ及び１１Ｂの間に接続された配線に関する情報を含む仮配置／仮配線情報３３に基づき、モジュール１１Ａ及び１１Ｂの間に接続された配線の本数を抽出し、抽出された配線の本数と、予め設定された、配線の本数に対する閾値を少なくとも含む閾値情報３４とを比較し、比較の結果、配線の本数が閾値を超えた場合に、モジュール１１Ａ及び１１Ｂのうち、送信側のモジュール１１Ａに、パラレル信号をシリアル信号に変換するパラレルシリアル変換回路１３を挿入するとともに、受信側のモジュール１１Ｂに、シリアル信号をパラレル信号に変換するシリアルパラレル変換回路１４を挿入し、モジュール１１Ａ及び１１Ｂの間の接続をパラレル接続からシリアル接続に変更する。 （もっと読む）

【課題】２つの入力端子の配置形態を工夫することにより配線層の増設スペースを確保しスタンダードセルの原価低減を図る。
【解決手段】入力端子３４ｂはゲート配線２ｂに接続され、入力端子３４ｃはゲート配線２ｃに接続される。また、入力端子３４ｂ、３４ｃは、Ｙ方向に互いに近接して配置され、入力端子３４ｂの第２コンタクト配線４ｂは、第１コンタクト配線３ｂと隣接し、且つ該第１コンタクト配線３ｂに対しＸ方向に延在する。入力端子３４ｃの第２コンタクト配線４ｃは、第１コンタクト配線３ｃと隣接し、且つ該第１コンタクト配線３ｃ対して第２コンタクト配線４ｂとは逆のＸ方向に延在する。即ち、入力端子３４ｂの第１コンタクト配線３ｂと入力端子３４ｃの第２コンタクト配線４ｃとはＹ方向に互いに対向して配置され、入力端子３４ｂの第２コンタクト配線４ｂと入力端子３４ｃの第１コンタクト配線３ｃはＹ方向に互いに対向して配置される。 （もっと読む）

【課題】半導体集積回路の製造工程等におけるマスクレイアウト等の配線配置情報において、配線のループを効率良く検証する。
【解決手段】マスクレイアウトにおいて、分岐配線毎に矩形状のセグメントに分割し（ステップＳ０１〜Ｓ０３）、各セグメントの隣接関係の判定条件から配線の端部を特定し（ステップＳ０４〜Ｓ０５）、配線の末端から縮退加工処理を、末端図形の削除が発生しなくなるまで（ステップＳ０８）、繰り返し行うことで（ステップＳ０６〜Ｓ０７）、真のループ配線箇所のみ検出し、オリジナルのマスクレイアウト上に強調表示して、配線ループの検証を支援する。 （もっと読む）

【課題】配線の遅延特性のばらつきを抑制すること。
【解決手段】回路設計支援装置１は、設定部１ａと生成部１ｂとを有している。設定部１ａは、半導体集積回路モデル２の層２ａ、２ｂそれぞれに、積層方向および面方向に隣接するユニット３の配線方向が互いに異なる方向に配線が生成される複数の矩形のユニット３を設定する。生成部１ｂは、ユニット３の境界で異なる層のユニット３に跨る配線を生成する。 （もっと読む）

【課題】チップ面積を拡大することなく信頼性の高い配線レイアウトを実現する。
【解決手段】信号線Ｓ１〜Ｓ３と電源線ＶＤＤ１，ＶＳＳ１がＹ方向に延在する下層配線層と、信号線Ｓ４〜Ｓ６と電源線ＶＤＤ２，ＶＳＳ２がＸ方向に延在する上層配線層と、対応する信号線が重なり合うオーバーラップ領域ＯＬ１に設けられたビア導体ＶＥ１と、対応する電源線が重なり合うオーバーラップ領域ＯＬ２，ＯＬ３に設けられたビア導体ＶＥ２，ＶＥ３とを備える。領域ＯＬ１のＸ方向における幅は、領域ＯＬ２，ＯＬ３のＸ方向における幅よりも広く、これにより、領域ＯＬ１には複数のビア導体ＶＥ１ａ，ＶＥ１ｂが設けられる。また、電源線ＶＤＤ１，ＶＳＳ１は、領域ＯＬ１との干渉を避けるようＹ方向に分断されている。複数の下層配線は、一つのビアを含むミニマムピッチで２つのビアを配置している。 （もっと読む）

【課題】半導体素子単体の駆動力にはバラツキがあっても、搭載回路の駆動力のウェーハ間のバラツキを抑制することのできる半導体装置の製造方法を提供する。
【解決手段】実施形態の製造方法は、複数の半導体素子が並列に配置された回路を有する半導体装置の製造方法であって、上層配線形成工程用に、複数の半導体素子の並列接続数がそれぞれ異なる複数のマスクを製作しておき（工程Ｓ０１）、半導体基板上に半導体素子を形成し（工程Ｓ０２）、上層配線を形成する工程の前に、半導体基板上に形成された半導体素子のオン電流の測定を行い（工程Ｓ０３）、その測定の結果にもとづいて、上層配線形成工程用の複数のマスクから１枚のマスクを選択し（工程Ｓ０４）、選択したマスクを用いて上層配線を形成する（工程Ｓ０５）。 （もっと読む）

【課題】ゲート電極へのチャージアップの有無を解析する手法を用いても、書き込まれた情報を解析することができないようにするアンチヒューズをメモリ素子として有する半導体装置を提供する。
【解決手段】基板１０は第１導電型、例えばｐ型の半導体基板（例えばシリコン基板）である。アンチヒューズは、ゲート電極１２０及び第２導電型拡散層１３０を有している。第２導電型拡散層１３０は基板１０に形成されており、例えばｎ型である。第１コンタクト１２２はゲート電極１２０に接続している。第２コンタクト１４２は第１コンタクト１２２と同一層に形成されており、基板１０のうち第２導電型拡散層１３０が形成されていない領域に接続している。第２コンタクト１４２は第１コンタクト１２２に隣接している。 （もっと読む）

【課題】半導体装置において、所望の数のトランジスタをハンドリングすること。
【解決手段】半導体装置は、半導体基板内に形成された第１導電型の第１から第４の拡散層と、半導体基板内に形成された第２導電型の第５から第８の拡散層と、第１と第２の拡散層の間及び第５と第６の拡散層の間の上方に形成された第１の電極と、第３と第４の拡散層の間及び第７と第８の拡散層の間の上方に形成された第２の電極と、第６の拡散層と第７の拡散層との間の上方に形成された絶縁膜及び第３の電極を備える。第３の電極は、第１電位に接続されている。 （もっと読む）

【課題】大規模な半導体集積回路であってもノイズ耐性評価が短時間で可能なノイズ耐性評価方法を提供する。
【解決手段】回路ネットリストを作成する第１のステップＳ１１と、能動素子を受動素子回路に置き換えて置換回路ネットリストを作成する第２のステップＳ１２と、トランジスタの制御端子に該当する制御ノードを抽出する第３のステップＳ１３と、ノイズ注入ノードを設定する第４のステップＳ１４と、所定周波数のノイズを設定し、互いに異なる制御ノードとノイズ注入ノード間の経路のインピーダンスを計算する第５のステップＳ１５と、制御ノード、ノイズ注入ノードおよび経路の各組み合わせにおけるインピーダンスのリストを作成する第６のステップＳ１６と、インピーダンスの最小値から半導体集積回路のノイズ耐性を判定する第７のステップＳ１７とを有してなるノイズ耐性評価方法１００とする。 （もっと読む）

【課題】動作特性を劣化させることなくセル面積の縮小化を図ったマクロセル構造の半導体集積回路を得る。
【解決手段】Ｐウェル領域１の中央部にＮウェル領域２が形成される。Ｎウェル領域２の平面視上方及び下方にＮ活性領域４ａ及び４ｂが形成される。Ｐウェル領域１内においてＮ活性領域４ａの平面視上方及び下方にＰウェルコンタクト領域５ａ及び５ｂが横方向に延びて形成される。Ｎウェル領域２内において中央にＰ活性領域３が形成され、Ｐ活性領域３の左横に縦方向に延びてＮウェルコンタクト領域６が形成される。Ｐ活性領域３の中心部を横断するＶＤＤ用メタル配線層１４の一部であるウェルコンタクト部１４ｃは、Ｎウェルコンタクト領域６上にも形成され、ウェルコンタクト部１４ｃとＮウェルコンタクト領域６とは複数のコンタクトホール２１を介して電気的に接続される。 （もっと読む）

【課題】設計時間とコンピュータ資源の消費とを抑えつつ、配線性を向上させることができる配線方法を提供する。
【解決手段】始点から、第１の配線形成用格子を連続的になぞって、複数の第１の交点のうちから選択された１つの第１の選択済交点まで、追加配線を伸ばすステップと、設計済配線及び設計済ビアの位置に基づいて、第１の配線層上に追加ビアを配置することができる第１のビア配置可能領域と、第２の配線層上に追加ビアを配置することができる第２のビア配置可能領域とを算出するステップと、第１の選択済交点を下面の領域内のいずれかの位置に含む追加ビアを、下面が第１のビア配置可能領域に含まれ、且つ、上面が第２のビア配置可能領域に含まれるように配置するステップと、追加ビアから、第２の配線形成用格子を連続的になぞって、終点まで追加配線を伸ばすステップとを有する。 （もっと読む）

【課題】有機絶縁層を有する電子素子の配線短絡を簡素な工程により絶縁することが可能な電子素子の製造方法および電子素子を提供する。
【解決手段】配線層２１，２２の上に有機絶縁層１２を形成したのち、配線層２１，２２の短絡部２３に、有機絶縁層１２に対して透過性を持つ波長のレーザ光ＬＢを有機絶縁層１２を介して照射、または基板１１に対して透過性を持つ波長のレーザ光ＬＢを基板１１を介して照射する。レーザ照射領域２４では短絡部２３が消失して、配線層２１と配線層２２との間の絶縁が回復する。短絡部２３の上下に接する有機絶縁層１２または基板１１は残されている一方、レーザ照射領域２４（短絡部２３が消失した部分）には空洞２５が生じる。 （もっと読む）

【課題】回路の面積の増大や、設計時間の長期化や、大規模な回路の場合における修正の困難性などの問題が発生することなく、ＥＭの発生が著しく抑制された配線を設計する。
【解決手段】半導体装置の設計方法は、互いに平行に配置された複数の配線と複数の配線を互いに接続する複数のビアとを備えるグリッド配線を配置するステップＳ０１と、グリッド配線に接続された複数の内部回路を配置するステップＳ０２と、複数の内部回路によりグリッド配線内に流れる電流の電流密度を計算するステップＳ０３と、電流密度に応じたエレクトロマイグレーションを抑制する配線長となるように、複数の配線の各々を分断するステップＳ０４、Ｓ０５とを具備する。 （もっと読む）

【課題】トランジスタのしきい電圧の変化を減らすことにより、半導体装置の信頼性を向上させることができる半導体装置のレイアウト方法及びその半導体装置を提供する。
【解決手段】半導体基板内に形成された少なくとも１つの第１電極と第２電極を有する複数個のトランジスタのアクチブ領域を配置する段階と、前記複数個のトランジスタのアクチブ領域のそれぞれの少なくとも１つの第１電極と第２電極との間に位置し、前記半導体基板上に所定の幅と長さを有する１つ以上の実質的に同一間隔に分離された前記複数個のトランジスタのゲートを配置する段階と、前記複数個のトランジスタの間に、所定の幅と長さを有し、前記半導体基板上に前記複数個のトランジスタの分離されたゲートの間隔と実質的に同一間隔に配置された複数個のダミーゲートを配置する段階とを有する。 （もっと読む）

【課題】チップサイズを縮小し、再配線層の配線を容易にすることが可能な半導体装置を提供する。
【解決手段】略矩形のＬＳＩ基板１の上面に、パッド電極４ａ１、４ａ２、４ｃ１を被覆する絶縁膜３ａ、３ｂが設けられ、前記絶縁膜３ｂ上に、前記パッド電極４ａ１、４ａ２、４ｃ１の何れかに接続された第１のコンタクト配線７ａ１、７ａ２、７ｃ、および前記第１のコンタクト配線７ａ１、７ａ２に接続された再配線８ｂ１、８ｂ２が設けられ、第１の再配線エリア３上に設けられたボール電極２ｂ、２ｃと、第１のパッド電極４ｃ１が上面の端部に設けられたＬＳＩコア１ａ３と、前記第１のパッド電極４ｃ１に接続された第２のコンタクト配線９ｂ１に接続された配線層６ｂ１と前記パッド電極４ａ１、４ａ２のうちの第２のパッド電極４ａ１とに接続された第３のコンタクト電極９ｂ２が形成され、前記ＬＳＩコア１ａ３に隣接した第２の再配線エリア１ａ２、とを有する。 （もっと読む）