【課題】メタル密度チェックの精度を向上し、メタル密度チェック実行時のメモリ使用量、処理負荷、及び処理時間を削減する。
【解決手段】ＬＳＩレイアウト設計用マクロモデルにおいて、メタル密度チェックを行う際にチェック単位となるウィンドウの１辺の長さ分と同等、もしくは長さ分以上だけ、マクロ外周部から内側にレイアウト形状を見せるような構造を持たせたマクロモデルを作成することで、マクロモデル使用時のメタル密度チェックの精度を向上させると共に、処理実行時のメモリ消費量及び実行時間の削減を行う。 （もっと読む）

【課題】機能を制限することによって利用可能な半導体装置の作製方法を提供する。
【解決手段】半導体装置が有する、同時に使用する複数の機能回路の検査を行う。検査によって動作が規格に則していないと判定された機能回路と制御回路とを電気的に接続する信号線を、レーザーを用いて切断することによって、制御回路によって機能回路が制御されず、動作しない状態とする。また、規格に則していないと判定された機能回路に電気的に接続された第１の信号線と、機能回路が動作しない電位に固定された第２の信号線と、を絶縁する絶縁体を、レーザーを用いて除去することによって、第１の信号線と第２の信号線とを電気的に接続し、機能回路が動作しない状態とする。 （もっと読む）

【課題】従来技術よりもＤＲＣエラーの少ない（結線率の高い）配線結果を得ることのできる配線設計方法を提供する。
【解決手段】第１配線部分とボンディングワイヤを介して接続された第２配線部分を有したＳｉＰの配線を設計するための配線設計方法であって、第１配線部分又は第２配線部分のＤＲＣエラーの有無を判定し、ＤＲＣエラーが有る場合に該エラーを選択する工程（Ｓ１０１）、選択されたＤＲＣエラーに関する複数のネットを特定する工程（Ｓ１０３）、特定されたネットの配線を引き剥がす工程（Ｓ１０４）、特定されたネットのボンディングワイヤ割り当てを変更する工程（Ｓ１０５）、特定されたネットをＤＲＣエラーが生じないように再配線する工程（Ｓ１０６）、再配線の結果を受け入れるか否かを判断する工程（Ｓ１０７）、を有する。 （もっと読む）

電気的に作動するデバイスが、第１の電極、第２の電極並びに当該第１及び第２の電極間に堆積させた活性領域を備えている。当該デバイスは、ｉ）第１の電極と活性領域との界面、又はｉｉ）第２の電極と活性領域との界面、又はｉｉｉ）活性領域と第１及び第２の電極のそれぞれとの各界面で局在化された、少なくとも１つのドーパント導入剤又はドーパントをさらに含む。
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【課題】分周回路において消費電流を削減することを課題とする。特に、多段の分周回路において消費電流を削減すること課題とする。
【解決手段】多段の分周回路１００では、初段ほど入力される信号の周波数が高く、後段ほど入力される信号の周波数は低くなる。よって、高い周波数の信号が入力される分周回路に対応する基本セル（Ｄ１）から優先的に配置し、配線接続を行う。つまり、高い周波数の信号が入力される配線を、より低い周波数の信号が入力される配線と比較して、配線長が短く、他の配線との交差が少なくなるように、即ち配線の寄生容量、寄生抵抗が小さくなるように、多段の分周回路に対応する複数の基本セルをレイアウトする。 （もっと読む）

【課題】面積の増加なしに、印加電圧の揺らぎの許容範囲を広くする。
【解決手段】半導体装置２００は、電気ヒューズ１００と、電気ヒューズ１００に電圧を印加するための第１の大面積配線１１６および第２の大面積配線１２６とを含む。電気ヒューズ１００は、上層ヒューズ配線１１２と、下層ヒューズ配線１２２と、上層ヒューズ配線１１２および下層ヒューズ配線１２２とを接続するビア１３０と、から構成されるヒューズユニット１０２と、上層ヒューズ配線１１２と第１の大面積配線１１６とを接続するとともに、屈曲したパターンを有する上層引出配線１１４と、下層ヒューズ配線１２２と第２の大面積配線１２６とを接続するとともに、屈曲したパターンを有する下層引出配線１２４とを含む。 （もっと読む）

【課題】レイアウト設計の自由度を維持したまま、配線用の冗長部分を削除可能にした配線パターン設計方法を提供する。
【解決手段】回路情報およびセル情報に基づいて、セルの枠にその両端が接する線分の第１の配線パターンと、第１の配線パターンに第１のビアを介して接続される第２の配線パターンと、第１の配線パターンに第２のビアを介して接続される第３の配線パターンとをセルに配置し、第１および第２のビアのそれぞれの位置を特定し、第１のビアおよび第２のビアに対して互いに対向する側にそれぞれサイズを拡大して１つにしたリサイズパターンを生成し、リサイズパターンに対応する、第１の配線パターンの部位をマスクパターンに決定するものである。 （もっと読む）

【課題】製造バラツキに関わらず、切断箇所を制御できる構成の電気ヒューズを得る。
【解決手段】半導体装置２００は、基板（不図示）上に形成された上層ヒューズ配線１１２、下層ヒューズ配線１２２、および上層ヒューズ配線１１２の一端と接続され、上層ヒューズ配線１１２と下層ヒューズ配線１２２とを接続するビア１３０から構成される電気ヒューズ１００を含む。上層ヒューズ配線１１２には、一端側で配線幅が狭くなった幅変動領域１１８が設けられている。 （もっと読む）

【課題】チップ内における配線領域の占有面積の縮小化を図ることが可能な半導体装置を提供する。
【解決手段】ゲート電極、ソース領域およびドレイン領域をそれぞれが有する第１および第２のトランジスタ１２１，１２２と、第１トランジスタ１２１のソースおよびドレイン領域の一方と第２トランジスタ１２２のソースおよびドレイン領域の一方と互いに連結する拡散領域１５０とを備える半導体装置１１０を採用する。 （もっと読む）

【課題】サイズおよびコストを抑えることができる半導体装置を提供する。
【解決手段】ｐＭＩＳ領域は、方向Ｘに沿って複数のスタンダードセルＣｆｆの各々を通る境界ＢＲと、第１の外縁ＯＴｐとの間に形成されている。ｎＭＩＳ領域は、境界ＢＲと第２の外縁ＯＴｎとの間に形成されている。電源配線ＶＤおよび接地配線ＶＳのそれぞれは、第１および第２の外縁ＯＴｐ、ＯＴｎに沿って延びている。複数のｐＭＩＳ配線Ｍ１ｐおよび複数のｎＭＩＳ配線Ｍ１ｎのそれぞれは、方向Ｘに沿って延びかつ方向Ｙに沿ってピッチＰｍｉｎで配置された複数の第１の仮想ラインＶＬｐおよび複数の第２の仮想ラインＶＬｎの上に配置されている。複数の第１の仮想ラインＶＬｐのうち境界ＢＲに最も近いものと、複数の第２の仮想ラインＶＬｎのうち境界ＢＲに最も近いものとの間隔は、ピッチＰｍｉｎよりも大きい。 （もっと読む）

【課題】１入力多出力スイッチおよび多入力１出力スイッチとして、広帯域化ならびに小型化・低コスト化が可能なＦＥＴスイッチを提供する。
【解決手段】第１の端子とｎ個(ｎ:正整数、図１の場合ｎ＝４)の第２の端子との間の切替制御を行うＳＰｎＴスイッチとして、第１の端子と接続した配線２１_０を分岐点Ａにてｎ分岐した配線２１_１〜２１_４に、それぞれ、ｎ個のＦＥＴ４_１〜４_４のソースまたはドレインを接続し、ｎ個のＦＥＴ４_１〜４_４のドレインまたはソースには、それぞれ、配線２２_１〜２２_４を介して第２の端子を接続するとともに、少なくとも、配線２１_１〜２１_４を、それぞれ、直線で形成し、かつ、それぞれの長さを互いに等しくする。 （もっと読む）

【課題】セル内の抵抗成分を考慮して自動配置配線が行われた高密度セルを備えた半導体集積装置及び自動配置配線方法を提供する。
【解決手段】ライブラリ内に蓄積されたセルＸ１及びセルＹ２を含む２種類以上のセルから、所定の条件に基づいて選択されたセルが配列された半導体集積装置であって、ライブラリ内に格納された各々のセルの拡散抵抗値を示す情報に基づいて、隣接する列において自動配線配置における最大値ルールを満たすように選択されたセルＸ１、セルＹ２が配列されている。 （もっと読む）

【課題】フローティングな状態のダミーパターンの発生抑止と、半導体装置の配線層のパターン密度の均一化との両立を容易化する。
【解決手段】半導体装置の設計装置は、半導体装置のレイアウトデータからダミーパターンを生成する層の配線パターンを抽出する。次に、半導体装置の設計装置は、前記配線パターンから固定電位パターンを抽出する。次に、半導体装置の設計装置は、前記固定電位パターンを取り除いたパターンを反転させ、かつ、反転前のパターンと反転後のパターンとの間に間隙が生じるようにしたダミーパターンを生成する。次に、半導体装置の設計装置は、前記ダミーパターンと、下層又は上層の固定電位パターンとを層間接続する。最後に、半導体装置の設計装置は、前記ダミーパターンデータ及び前記層間接続データを前記レイアウトデータに合成する。 （もっと読む）

【課題】最小メタル面積エラーを適切に防止しつつ、ＬＳＩの高密度化を実現することを課題とする。
【解決手段】自動配線装置１０は、メタル面積を矩形に分割し、分割された各矩形の面積を計算し、各矩形の面積の合計を計算し、計算されたメタル面積が所定の閾値である最小メタル面積より小さいか否かを判定する。そして、自動配線装置１０は、メタル面積が最小メタル面積より小さいと判定された場合には、メタル面積が最小メタル面積以上となるように、ＬＳＩの配線を修正する。 （もっと読む）

【課題】リワークセル上でのダミー配線に起因するショートエラーを抑制すること。
【解決手段】レイアウトパターン生成方法は、半導体チップ領域に配置されたリワークセルとフィルセルのうち、編集に使用されるリワークセルを特定し、該特定リワークセルの配線層に所定形状の特定パターンを生成するステップと、前記リワークセルのうち前記特定リワークセル以外の非特定リワークセルと前記フィルセルの少なくとも一部の前記配線層にダミー配線パターンを配置するステップと、前記特定リワークセルの前記配線層から前記特定パターンを削除するステップと、前記特定リワークセルを論理セルとして配線して、前記特定リワークセルの前記配線層に配線パターンを配置するステップとを具備している。 （もっと読む）

【課題】高集積化が容易で製造コストが増加しないヒューズ回路を有する半導体装置の構造及びその製造方法、並びに、このようなヒューズの切断に適したレーザ装置を提供する。
【解決手段】下地基板１０上に形成されたブロック層１２と、ブロック層１２上に形成された絶縁膜１４と、絶縁膜１４上に形成されたヒューズ２２とにより半導体装置を構成する。ヒューズ２２の下層部にブロック層１２を設けることにより、レーザアブレーションによりヒューズを切断し、且つ、ブロック層１２によってレーザアブレーションを制御性よく停止することができる。 （もっと読む）

【課題】 加工処理を行なうための加工位置を精度よく特定することができる半導体チップを提供する。
【解決手段】 複数の半導体回路素子が形成され、それら半導体回路素子上に層間絶縁膜と配線層とが交互に積層されてなる半導体チップ１０において、この半導体チップ１０を構成する最上層の配線層であるダミーメタル１３に、半導体チップ１０上のＸ座標の位置を表わすＸ座標用コードパターン１３＿１およびＹ座標の位置を表わすＹ座標用コードパターン１３＿２を付加した。 （もっと読む）

【課題】切断された電気ヒューズの切断状態を良好に保つ。
【解決手段】半導体装置２００は、基板上に形成された下層配線１２０と、下層配線１２０上に下層配線１２０に接続して設けられたビア１３０と、ビア１３０上にビア１３０に接続して設けられた上層配線１１０とを含む電気ヒューズ１００であって、切断状態において、電気ヒューズ１００を構成する導電体が外方に流出してなる流出部が形成されることにより切断される電気ヒューズ１００と、上層配線１１０および下層配線１２０の一方と同層に上層配線１１０および下層配線１２０の一方の側方に形成されるとともに、上層配線１１０および下層配線１２０と電気的に接続された熱拡散用上層配線１５２ａを含む熱拡散部１５０ａとを含む。 （もっと読む）

【課題】ＬＳＩの設計において、電源ノイズによる電源電圧変動を考慮した論理セルの配置を実現する。また、論理セルのタイミング保証のためのマージンを小さくしてチップサイズの縮小を図る。
【解決手段】互いに交差してグリッドを形成した複数の電源線と、電源線から電源供給を受ける複数の論理セルとを有するＬＳＩの設計方法において、電源線上の複数の点における電圧波形を取得し、電圧波形から最小電圧を求め、電源線の複数の点の中の２点間の距離に対する前記最小電圧の空間相関を表す相関係数を求め、その相関係数に基づいて複数の論理セルの配置を決定する。 （もっと読む）

【課題】本発明は、半導体装置のロジック領域に冗長救済を行う構成を提供することを目的とする。
【解決手段】本発明の１つの実施の形態は、ロジック領域２を有する半導体装置１である。そして、当該半導体装置１は、ロジック領域２内に設けられる同一の構成を有する複数の基本セル２１と、複数の基本セル２１と同一の構成を有する冗長セル２２と、複数の基本セル２１及び冗長セル２２のそれぞれに入力される信号を切り替える入力セレクタ２３と、基本セル２１及び冗長セル２２のそれぞれから出力される信号を切り替える出力セレクタ２４とを備えている。さらに、当該半導体装置１は、入力セレクタ２３及び出力セレクタ２４のうち少なくとも一方を切り替えて、冗長セル２２を機能させ複数の基本セル２１のうち故障したセルを救済する。 （もっと読む）