【課題】高速動作、低消費電力である半導体装置の提供。
【解決手段】結晶性のシリコンをチャネル形成領域に有する第１のトランジスタを用いた記憶素子と、当該記憶素子のデータを記憶する容量素子と、当該容量素子における電荷の供給、保持、放出を制御するためのスイッチング素子である第２のトランジスタとを有する。第２のトランジスタは第１のトランジスタを覆う絶縁膜上に位置する。第１及び第２のトランジスタは、ソース電極又はドレイン電極を共有している。上記絶縁膜は、加熱により一部の酸素が脱離する第１の酸化絶縁膜と、酸素の拡散を防ぎ、なおかつ当該第１の酸化絶縁膜の周囲に設けられた第２の酸化絶縁膜とを有し、第２のトランジスタが有する酸化物半導体膜は、上記第１の酸化絶縁膜に接し、かつチャネル形成領域である第１の領域と、第１の領域を挟み、第１及び第２の酸化絶縁膜に接する一対の第２の領域とを有する半導体装置。 （もっと読む）

【課題】所望のタイミングでデータの評価、書き換えを行うことができる半導体装置を提供する。
【解決手段】フリップフロップ回路と、選択回路と、選択回路を介して前記フリップフロップ回路と電気的に接続する不揮発性記憶回路と、を含むレジスタ回路と、ビット線と、データ線と、を有し、データ線はフリップフロップ回路と電気的に接続し、ビット線は、選択回路を介して不揮発性記憶回路と電気的に接続し、選択回路は、データ線の電位またはビット線の電位に応じたデータを選択的に不揮発性記憶回路に格納する半導体装置。 （もっと読む）

【課題】単位面積あたりのメモリモジュールの記憶容量を増加させる。また、消費電力の小さなメモリモジュールを提供する。
【解決手段】半導体装置は、ビット線と、二以上のワード線と、トランジスタおよびキャパシタからなるサブメモリセルを二以上有するメモリセルと、を有する。トランジスタのソースまたはドレインの一方がビット線と接続し、トランジスタのソースまたはドレインの他方がキャパシタと接続し、トランジスタのゲートがワード線の一と接続し、キャパシタの容量が各サブメモリセルで異なる。 （もっと読む）

【課題】短時間の電源停止により消費電力を抑えることができ、電源再開時において誤動作を引き起こすことなく初期化することのできる信号処理装置の記憶回路の提供を目的の一つとする。
【解決手段】記憶回路に電源が供給されない間は、揮発性記憶部に記憶していたデータ信号を、不揮発性記憶部に保持する。不揮発性記憶部では、オフ電流が極めて小さいトランジスタを用いることによって、容量素子に保持されたデータ信号は長期間にわたり保持する。こうして、不揮発性記憶部は電源の供給が停止した間も論理状態を保持する。また電源停止時に容量素子で保持されたデータ信号は、電源再開時にはリセット回路を導通状態とすることで、誤動作を引き起こすことのない電位にする。 （もっと読む）

【課題】電源の供給を停止しても、記憶している論理状態が消えない記憶装置を提供する。また、該記憶装置を用いることで、電源供給停止により消費電力を抑えることができる信号処理回路を提供する。
【解決手段】第１乃至第４のノードを有する論理回路と、第１のノード、第２のノード、及び第３のノードと接続された第１の制御回路と、第１のノード、第２のノード、及び第４のノードと接続された第２の制御回路と、第１のノード、第１の制御回路、及び第２の制御回路に接続された第１の記憶回路と、第２のノード、第１の制御回路、及び第２の制御回路に接続された第２の記憶回路と、を有する記憶装置である。 （もっと読む）

【課題】複雑な作製工程を必要とせず、消費電力を抑えることができる信号処理回路の提供する。
【解決手段】入力された信号の位相を反転させて出力する論理素子を２つ（第１の位相反転素子及び第２の位相反転素子）と、第１の選択トランジスタと、第２の選択トランジスタと、を有する記憶素子であって、酸化物半導体層にチャネルが形成されるトランジスタと容量素子との組を２つ（第１のトランジスタと第１の容量素子との組、及び第２のトランジスタと第２の容量素子との組）有する。そして、信号処理回路が有する記憶装置に上記記憶素子を用いる。例えば、信号処理回路が有するレジスタ、キャッシュメモリ等の記憶装置に上記記憶素子を用いる。 （もっと読む）

【課題】新たな構成の不揮発性の記憶回路を用いた信号処理回路を提供する。
【解決手段】酸化物半導体を用いて形成されたトランジスタと、該トランジスタのソース電極またはドレイン電極の一方と接続された容量素子を用いて、不揮発性の記憶回路を構成する。記憶回路に予めハイレベル電位を書き込んでおき、退避させるデータがハイレベル電位の場合は、そのままの状態を維持し、退避させるデータがローレベル電位の場合は、ローレベル電位を記憶回路に書き込むことで、書き込み速度を向上させた信号処理回路を実現できる。 （もっと読む）

【課題】同一基板上に酸化物半導体を用いたオフセットトランジスタとオフセットでないトランジスタを形成する。
【解決手段】酸化物半導体層２０２とゲート絶縁物２０３とゲート配線となる第１層配線２０４ａ、第１層配線２０４ｂを形成する。その後、オフセットトランジスタをレジスト２０６で覆い、酸化物半導体層に不純物を導入し、Ｎ型酸化物半導体領域２０７を形成する。その後、第２層配線２０９ａ、第２層配線２０９ｂ、第２層配線２０９ｃを形成する。以上の工程により、オフセットトランジスタとそうでないトランジスタ（アラインドトランジスタ等）を形成することができる。 （もっと読む）

【課題】記憶装置の消費電力を低減すること、記憶装置の面積を低減すること、記憶装置を構成するトランジスタの数を低減する。
【解決手段】第１の出力信号及び第２の出力信号の電位を比較する比較器と、第１の酸化物半導体トランジスタ及び第１のシリコントランジスタを有する第１のメモリ部と、第２の酸化物半導体トランジスタ及び第２のシリコントランジスタを有する第２のメモリ部と、当該第１の出力信号及び当該第２の出力信号の電位を確定する出力電位確定器とを有し、当該第１の酸化物半導体トランジスタのソース又はドレインの一方は、当該第１のシリコントランジスタのゲートに電気的に接続されており、当該第２の酸化物半導体トランジスタのソース又はドレインの一方は、当該第２のシリコントランジスタのゲートに電気的に接続されている記憶装置に関する。 （もっと読む）

【課題】容易に共振周波数の設定を行う。
【解決手段】コイルとしての機能を有するアンテナと、アンテナと並列接続で電気的に接続される容量素子と、アンテナ及び容量素子と並列接続で電気的に接続されることにより、アンテナ及び容量素子と共振回路を構成する受動素子と、受動素子とアンテナ及び容量素子を並列接続で電気的に接続するか否かを制御する第１の電界効果トランジスタと、記憶回路と、を備え、記憶回路は、チャネルが形成される酸化物半導体層を含み、ソース及びドレインの一方にデータ信号が入力され、ソース及びドレインの他方の電圧に応じて第１の電界効果トランジスタのゲートの電圧が設定される第２の電界効果トランジスタを備える。 （もっと読む）

【課題】半導体装置を小型化する。また、メモリセルを有する半導体装置の駆動回路の面積を縮小する。
【解決手段】少なくとも第１の半導体素子を有する素子形成層と、素子形成層上に設けられた第１の配線と、第１の配線上に設けられた層間膜と、層間膜を介して第１の配線と重畳する第２の配線と、を有し、第１の配線と、層間膜と、第２の配線と、は、第２の半導体素子を構成し、第１の配線と、第２の配線と、は、同電位が供給される配線である半導体装置である。 （もっと読む）

【課題】瞬断もしくは瞬時電圧低下等の極めて短時間の電源停止又は電源電圧低下の場合でさえ、揮発性メモリ内のデータが消失してしまう場合があった。そこで、高速データ処理のために揮発性メモリを用いた場合であっても、データの保持時間を延ばす。
【解決手段】容量素子及び酸化物半導体を用いたトランジスタを有するメモリに揮発性メモリのデータ内容をバックアップしておくことによって、データの保持時間を長くすることができる。 （もっと読む）

【課題】ラッチ型メモリが搭載されたＣＰＵを動作させるに際して、処理内容に応じて常時記憶方式と終了時記憶方式のいずれかを選択し、ラッチ型メモリが搭載されたＣＰＵの消費電力を低減する。
【解決手段】ラッチ型メモリが搭載されたＣＰＵを動作させるに際して、電源のオンオフの繰り返し動作が多い場合には常時記憶方式とし、電源のオンオフの繰り返し動作が少ない場合には終了時記憶方式とする。常時記憶方式と終了時記憶方式のどちらを選択するかは、消費電力に応じて決定したしきい値をもとにして決定する。 （もっと読む）

【課題】ＤＲＡＭよりも書き込み、読み出しなどの動作速度が高く、ＳＲＡＭよりもメモリセルあたりの半導体素子の数を減らすことができる記憶装置。
【解決手段】制御装置と、演算装置と、緩衝記憶装置とを有し、緩衝記憶装置は、主記憶装置から、或いは演算装置から送られてきたデータを、制御装置からの命令に従って記憶し、緩衝記憶装置は複数のメモリセルを有し、メモリセルは、チャネル形成領域に酸化物半導体を含むトランジスタと、トランジスタを介してデータの値に従った量の電荷が供給される記憶素子とを有する。さらに、緩衝記憶装置が有する複数のメモリセルは、バリッドビットに対応するメモリセルが、データフィールドに対応するメモリセルよりも、そのデータの保持時間が短い。 （もっと読む）

【課題】記憶回路におけるデータの保持期間を長くする。また、消費電力を低減する。また、回路面積を小さくする。また、１回のデータの書き込みに対する該データの読み出し可能回数を増やす。
【解決手段】記憶回路を具備し、記憶回路は、ソース及びドレインの一方にデータ信号が入力される第１の電界効果トランジスタと、ゲートが第１の電界効果トランジスタのソース及びドレインの他方に電気的に接続される第２の電界効果トランジスタと、ソース及びドレインの一方が第２の電界効果トランジスタのソース又はドレインに電気的に接続される第３の電界効果トランジスタと、を備える。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、配線数を削減することによって高集積化が図られた半導体装置を提供することを目的とする。
【解決手段】トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。また、書き込み用のワード線と読み出し用のワード線を共通化し、かつ書き込み用のビット線と読み出し用のビット線を共通化することにより配線数を削減し、単位面積あたりの記憶容量を増加させる。 （もっと読む）

【課題】占有面積が小さく、冗長性があり、かつリーク電流の小さい保護回路を提供する。
【解決手段】保護回路は、複数の非線形素子が重畳するように積層され、かつ該非線形素子が電気的に直列接続されている構成であり、該保護回路に含まれる少なくとも一つの非線形素子は、チャネル形成領域に酸化物半導体を用いたトランジスタをダイオード接続した素子であり、他の非線形素子は、チャネル形成領域にシリコンを用いたトランジスタをダイオード接続した素子、または、接合領域にシリコンを用いたダイオードとする。 （もっと読む）

【課題】電源電圧の供給の停止及び再開を行う構成において、揮発性の記憶装置と不揮発性の記憶装置との間のデータの退避及び復帰の必要のない半導体記憶装置を提供する。
【解決手段】不揮発性の半導体記憶装置とする際、揮発性の記憶装置と不揮発性の記憶装置を分離することなく構成する。具体的に半導体記憶装置には、酸化物半導体を半導体層に有するトランジスタ及び容量素子に接続されたデータ保持部にデータを保持する構成とする。そしてデータ保持部に保持される電位は、電荷をリークすることなくデータの出力が可能なデータ電位保持回路及び電荷をリークすることなくデータ保持部に保持した電位を容量素子を介した容量結合により制御可能なデータ電位制御回路で制御される。 （もっと読む）

【課題】新たな構成の不揮発性の記憶素子、それを用いた信号処理回路を提供する。
【解決手段】第１の回路と第２の回路とを有し、第１の回路は第１のトランジスタと第２のトランジスタとを有し、第２の回路は第３のトランジスタと第４のトランジスタとを有する。第１の信号に対応する信号電位は、オン状態とした第１のトランジスタを介して第２のトランジスタのゲートに入力され、第２の信号に対応する信号電位は、オン状態とした第３のトランジスタを介して第４のトランジスタのゲートに入力される。その後、第１のトランジスタ及び第３のトランジスタをオフ状態とする。第２のトランジスタの状態と第４のトランジスタの状態との両方を用いて、第１の信号を読み出す。第１のトランジスタ及び第３のトランジスタは、チャネルが酸化物半導体層に形成されるトランジスタとする。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能であり、記憶素子を構成するトランジスタをオンすることなく、記憶したデータを高速で読み出すことができる記憶装置を提供する。
【解決手段】記憶装置において、酸化物半導体層をチャネル領域として有するトランジスタ及び保持容量素子を有するメモリセルと、容量素子と、を電気的に接続させてノードを構成し、該ノードは保持容量素子を介した容量結合により保持データに応じて昇圧され、この電位を増幅回路によって読み出すことで、データの識別を行うことができる。 （もっと読む）