【課題】信号処理回路に対する電源電圧の供給及び遮断を選択することができるスイッチとして機能する回路（電源供給制御回路）として好ましい回路を提供する。
【解決手段】信号処理回路に対する電源電位の供給を担う第１の配線と、電源電位を供給する第２の配線との電気的な接続を制御するトランジスタ、及び、信号処理回路に対する電源電位の供給を担う第１の配線を接地させるか否かを制御するトランジスタとを設け、当該２つのトランジスタの少なくとも一方として、チャネルが酸化物半導体層に形成されるトランジスタを適用する。これにより、２つのトランジスタの少なくとも一のカットオフ電流に起因する消費電力を低減することが可能となる。 （もっと読む）

【課題】プロセスを複雑化させることなく、単位面積あたりの記憶容量を高めることができる記憶装置を提案する。
【解決手段】複数のメモリセルと、複数のワード線と、複数のビット線とを有し、複数のメモリセルは、スイッチング素子と、第１の電極及び第２の電極を有する容量素子と、をそれぞれ有し、複数のメモリセルの少なくとも１つにおいて、複数のワード線のうち一のワード線に与えられる電位に従って、スイッチング素子が複数のビット線のうち一のビット線と第１の電極の接続を制御し、なおかつ、第２の電極が複数のワード線のうち一のワード線とは異なる一のワード線に接続されている記憶装置。 （もっと読む）

【課題】データの保持期間を確保しつつ、単位面積あたりの記憶容量を高めることができる記憶装置を提供する。
【解決手段】複数のビット線を幾つかのグループに分割し、複数のワード線も幾つかのグループに分割する。そして、一のグループに属するビット線に接続されたメモリセルには、一のグループに属するワード線が接続されるようにする。さらに、複数のビット線は、複数のビット線駆動回路１０２ａ，１０２ｂ，１０２ｃによってグループごとにその駆動が制御されるようにする。加えて、複数のビット線駆動回路１０２ａ，１０２ｂ，１０２ｃと、ワード線駆動回路１０１とを含めた駆動回路上に、セルアレイ１０３ａ，１０３ｂ，１０３ｃを形成する。駆動回路とセルアレイ１０３ａ，１０３ｂ，１０３ｃが重なるように三次元化することで、ビット線駆動回路が複数設けられていても、記憶装置の占有面積を小さくすることができる。 （もっと読む）

【課題】消費電力を低減することが可能な新たな構造の半導体装置及びその駆動方法を提供する。
【解決手段】メモリセルは、容量素子と、第１のトランジスタと、第１のトランジスタよりオフ電流の小さな第２のトランジスタとを有する。第１のトランジスタは、第２のトランジスタよりもスイッチング速度が速い。第１のトランジスタと第２のトランジスタと容量素子とは直列に電気的に接続されている。容量素子への電荷の蓄積、及び容量素子からの電荷の放出は、第１のトランジスタと第２のトランジスタの両方を介して行われる。こうして、半導体装置の消費電力を少なく、且つ情報の書き込み及び読み出し速度を高速化することができる。 （もっと読む）

【課題】可能な限り占有面積が削減され、データ保持期間の極めて長いメモリ装置を提供する。
【解決手段】メモリ装置内のメモリ素子のセルトランジスタとして、リーク電流の極めて小さいトランジスタを用いる。さらにメモリセルの占有面積を縮小するために、ビット線とワード線とが交差する領域に、当該トランジスタのソース及びドレインが縦方向に積層されるように形成すればよい。さらにキャパシタは、当該トランジスタの上方に積層すればよい。 （もっと読む）

【課題】新規のラッチ回路を提供すること。
【解決手段】ラッチ回路は、酸化物半導体（ＯＳ）によってチャネル領域が形成されるトランジスタ１０を有し、出力端子（Ｑ端子）並びにトランジスタ１０のソース及びドレインの一方に電気的に接続され、且つトランジスタ１０がオフ状態となることによって浮遊状態となるノード１１においてデータを保持する。なお、当該酸化物半導体は、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い。このような酸化物半導体によってトランジスタのチャネル領域が形成されることで、オフ電流（リーク電流）が極めて低いトランジスタを実現することができる。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１の半導体材料を用いたトランジスタと、第１の半導体材料とは異なる第２の半導体材料を用いたトランジスタと、容量素子とを有する複数のメモリセルを有し、書き込み期間にソース線に電源電位を供給する機能を有する電位切り替え回路を備えた半導体装置とする。これにより、半導体装置の消費電力を十分に抑えることができる。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路と、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた駆動回路などの周辺回路と、を一体に備える半導体装置とする。また、周辺回路を下部に設け、記憶回路を上部に設けることで、半導体装置の面積の縮小化及び小型化を実現することができる。 （もっと読む）

【課題】消費電力を低減する。
【解決手段】入力信号を元に論理演算処理を行い、論理演算処理の結果に応じて設定される電位を記憶データとして保持し、記憶データに応じた値の信号を出力信号として出力する機能を有する演算回路を具備し、演算回路は、論理演算処理を行う演算部と、記憶データの電位を、論理演算処理の結果に応じた電位に設定するか否かを制御する第１の電界効果トランジスタと、記憶データの電位を、基準電位に設定するか否かを制御する第２の電界効果トランジスタと、記憶データに応じた値の信号を出力信号として出力するか否かを制御する第３の電界効果トランジスタと、を備える。 （もっと読む）

【課題】連想メモリは一つのメモリセル内の素子数が多く、一つのメモリセルの面積が大きくなりやすい。そこで、一つのメモリセルの面積を小さくする。
【解決手段】読み出し用のトランジスタのチャネル容量（ゲート電極とチャネル形成領域との間の容量）を用いて電荷の保持を行う。つまり、読み出し用のトランジスタを電荷保持用のトランジスタとして兼用する。また、読み出し用且つ電荷保持用のトランジスタのゲートに電荷供給用のトランジスタのソース又はドレインの一方を電気的に接続する。 （もっと読む）

【課題】従来のＤＲＡＭは、データを保持するために数十ミリ秒間隔でリフレッシュをしなければならず、消費電力の増大を招いていた。また、頻繁にトランジスタがオン・オフするのでトランジスタの劣化が問題となっていた。この問題は、メモリ容量が増大し、トランジスタの微細化が進むにつれて顕著なものとなっていた。また、トランジスタの微細化を進めて集積化を図っても、メモリ容量を増加させるためには、半導体装置の面積が大きくなるといった問題があった。
【解決手段】酸化物半導体を有するトランジスタを用い、ゲート電極用のトレンチと、素子分離用のトレンチを有するトレンチ構造のトランジスタとする。また、トレンチ構造の酸化物半導体を有するトランジスタにより、半導体装置の記憶素子を構成し、該記憶素子を複数積層することで、半導体装置の回路面積を縮小することができる。 （もっと読む）

【課題】ワード線の負荷を増大させることなく、ワード線に生じるノイズを低減する。
【解決手段】少なくとも一のスイッチング素子を有する複数の記憶素子がマトリクス状に配置され、前記記憶素子のそれぞれにはワード線とビット線がそれぞれ接続され、前記ワード線には少数キャリアが実質的に存在しないトランジスタのゲート（またはソース及びドレイン）が接続され、前記少数キャリアが実質的に存在しないトランジスタのソース及びドレイン（またはゲート）の電位が制御されることで前記少数キャリアが実質的に存在しないトランジスタの容量値の制御を行う半導体装置とする。前記少数キャリアが実質的に存在しないトランジスタは、ワイドギャップ半導体により設けられていればよい。 （もっと読む）

【課題】新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】直列に接続されたメモリセルと、容量素子と、を有し、メモリセルの一は、ビット線及びソース線に接続された第１のトランジスタと、信号線及びワード線に接続された第２のトランジスタと、ワード線、に接続された容量素子とを有し、第２のトランジスタは酸化物半導体層を含み、第１のトランジスタのゲート電極と、第２のトランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方とが接続された、半導体装置。 （もっと読む）

【課題】高い電界効果移動度を有し、しきい値電圧のばらつきが小さく、かつ高い信頼性を有する酸化物半導体を用いたトランジスタを提供する。また、該トランジスタを用い、これまで実現が困難であった高性能の半導体装置を提供する。
【解決手段】トランジスタに、インジウム、スズ、亜鉛およびアルミニウムから選ばれた二種以上、好ましくは三種以上の元素を含む酸化物半導体膜を用いる。該酸化物半導体膜は、基板加熱しつつ成膜する。また、トランジスタの作製工程において、近接の絶縁膜または／およびイオン注入により酸化物半導体膜へ酸素が供給され、キャリア発生源となる酸素欠損を限りなく低減する。また、トランジスタの作製工程において、酸化物半導体膜を高純度化し、水素濃度を極めて低くする。 （もっと読む）

【課題】書き込み回数に制限がなく、消費電力が低く、記憶内容（電荷）の保持特性が改善され、かつ小型化に適した構造の半導体装置および、当該半導体装置を備える、消費電力が低く、記憶内容（電荷）の保持特性が改善された記憶装置を提供する。
【解決手段】半導体装置の有するトランジスタの半導体層として酸化物半導体を用いることで、ソースとドレイン間のリーク電流を低減できるため、半導体装置および当該半導体装置を備える記憶装置の消費電力低減、保持特性の改善を達成できる。また、トランジスタのドレイン電極、半導体層およびドレイン電極と重なる第１の電極により容量素子を形成し、容量素子と重なる位置でゲート電極を上層へ取り出す構造とした。これにより、半導体装置および当該半導体装置を備える記憶装置を小型化できる。 （もっと読む）

【課題】ゲインセルとして知られている２つのトランジスタと１つのキャパシタよりなるメモリセルを改良する。
【解決手段】キャパシタの一方の電極をビット線に接続し、他方の電極を書き込みトランジスタのドレインに接続する。また、書き込みトランジスタのソースは、ソース線に接続される。この結果、例えば、キャパシタとしてスタック型キャパシタを採用する場合には、キャパシタの電極の一方をビット線の一部とすることができる。ソース線の電位と書き込みビット線の電位を設定することで、特定の書き込みトランジスタのみをオンとし、１つのメモリセルだけを書き換えることもできる。 （もっと読む）

【課題】シリサイド層を有するトランジスタにおいて、オン電流の高いトランジスタを得ることを課題とする。さらに、加熱処理等の工程を増やさずにオン電流の高いトランジスタを得ることを課題とする。
【解決手段】チャネル形成領域、不純物領域及びシリサイド層を有するシリコン膜と、ゲート絶縁膜と、ゲート電極と、不純物領域にシリサイド層を介して電気的に接続する配線とを有し、シリサイド層断面は、チャネル形成領域側の端点から膜厚が増加している第１領域と、第１領域と比べて膜厚が一定である第２領域とを有する半導体装置において、第１領域と第２領域は、シリサイド層断面の端点を通り、水平線とθ（０°＜θ＜４５°）の角度をなす直線がシリサイド層と不純物領域の界面と交わる点を通り、且つ水平線に対し垂直な線で分けられ、シリコン膜の膜厚に対する第２領域の膜厚比は０．６以上である。 （もっと読む）

【課題】半導体装置の駆動方法を提供する。
【解決手段】ビット線と、選択線と、選択トランジスタと、ｍ（ｍは２以上の自然数）本の書き込みワード線と、ｍ本の読み出しワード線と、ソース線と、第１乃至ｍのメモリセルと、を有する半導体装置において、メモリセルは、第１のトランジスタ、容量素子に蓄積された電荷を保持する第２のトランジスタを含み、第２のトランジスタは酸化物半導体層で形成されるチャネルを有する。上記構成の半導体装置の駆動方法において、メモリセルに書き込みを行う場合、第１のトランジスタを導通させて第１のソース端子または第１のドレイン端子を固定電位とし、容量素子に安定した電位の書き込みを行う。 （もっと読む）

【課題】多くの半導体装置に必要な低温処理と両立しない高温操作を必要とするような欠点がない、半導体構造を提供することを目的とする。
【解決手段】下部誘電層（１５１）へ接合された基板（１０３）、および、下部電極（１２１）を通じて前記下部誘電層（１５１）と接合される垂直方向半導体装置（１１１）を含む半導体構造であって、前記垂直方向半導体装置（１１１）は、ｎ^＋−ｐ−ｎ^＋層（１２４）を有する隔離構造（１３５）を含む。 （もっと読む）

【課題】短チャネル効果を抑制しつつ微細化を達成した半導体装置およびその作製方法を提供することを目的の一とする。
【解決手段】絶縁層にトレンチを形成し、トレンチの上端コーナー部と接する酸化物半導体膜に不純物を添加し、ソース領域およびドレイン領域を形成する。上記構造にすることで微細化することが可能である。また、トレンチを有することで、ソース電極層とドレイン電極層との距離を狭くしても該トレンチの深さを適宜設定することで、短チャネル効果を抑制することができる。 （もっと読む）