半導体装置
【課題】連想メモリは一つのメモリセル内の素子数が多く、一つのメモリセルの面積が大きくなりやすい。そこで、一つのメモリセルの面積を小さくする。
【解決手段】読み出し用のトランジスタのチャネル容量（ゲート電極とチャネル形成領域との間の容量）を用いて電荷の保持を行う。つまり、読み出し用のトランジスタを電荷保持用のトランジスタとして兼用する。また、読み出し用且つ電荷保持用のトランジスタのゲートに電荷供給用のトランジスタのソース又はドレインの一方を電気的に接続する。
【解決手段】読み出し用のトランジスタのチャネル容量（ゲート電極とチャネル形成領域との間の容量）を用いて電荷の保持を行う。つまり、読み出し用のトランジスタを電荷保持用のトランジスタとして兼用する。また、読み出し用且つ電荷保持用のトランジスタのゲートに電荷供給用のトランジスタのソース又はドレインの一方を電気的に接続する。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野は連想メモリを備えた半導体装置に関する。
【背景技術】
【０００２】
連想メモリ（ＣＡＭ（Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ））とは、データワードと呼ばれる一連の情報について一致又は不一致の判断を行うことができるメモリである。
【０００３】
連想メモリでは例えば「１０１１０」のようなデータワードの一致又は不一致の判断を行う。
【０００４】
連想メモリとしては、２値連想メモリ（ＢＣＡＭ（Ｂｉｎａｒｙ ＣＡＭ））、３値連想メモリ（ＴＣＡＭ（Ｔｅｒｎａｒｙ ＣＡＭ））等がある。
【０００５】
２値連想メモリでは「Ｌｏｗ（０）」、「Ｈｉｇｈ（１）」の２値のいずれかが各メモリセルに記憶されている。
【０００６】
３値連想メモリでは「Ｌｏｗ（０）」、「Ｈｉｇｈ（１）」、「Ｘ（Ｄｏｎ’ｔ Ｃａｒｅ）」の３値のいずれかがメモリ回路の各メモリセルに記憶されている。
【０００７】
なお、「Ｘ（Ｄｏｎ’ｔ Ｃａｒｅ）」は、読み出し動作のときにどのような値が入力されても一致と判断する値である。
【０００８】
連想メモリの一例として、特許文献１に記載されている容量素子を用いた連想メモリがある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００３−２７２３８６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
連想メモリは一つのメモリセル内の素子数が多く、一つのメモリセルの面積が大きくなりやすい。
【００１１】
そこで、一つのメモリセルの面積を小さくすることを目的とする。
【課題を解決するための手段】
【００１２】
読み出し用のトランジスタのチャネル容量（ゲート電極とチャネル形成領域との間の容量）を用いて電荷の保持を行う。
【００１３】
つまり、読み出し用のトランジスタを電荷保持用のトランジスタとして兼用する。
【００１４】
また、読み出し用且つ電荷保持用のトランジスタのゲートに電荷供給用のトランジスタのソース又はドレインの一方を電気的に接続する。
【００１５】
ここで、読み出し用且つ電荷保持用のトランジスタに用いる半導体は、読み出し速度向上のため、シリコンを含有する半導体を用いると好ましい。読み出し速度をより向上させるためには、シリコンを含有する半導体は結晶性を有していると好ましい。
【００１６】
一方、電荷供給用のトランジスタのリーク量が多い場合、読み出し用且つ電荷保持用のトランジスタのチャネル容量を大きくしなければならなくなり、読み出し用且つ電荷保持用のトランジスタのチャネル形成領域の面積を大きくする必要が生じる場合がある。
【００１７】
そこで、電荷供給用のトランジスタには酸化物半導体を用いると好ましい。
【００１８】
即ち、酸化物半導体はシリコンよりもバンドギャップが広い。
【００１９】
そして、トランジスタに用いる半導体のバンドギャップが広いほど、トランジスタのオフ電流が小さくなる。
【００２０】
したがって、少なくともチャネル形成領域に酸化物半導体を用いたトランジスタは、シリコンを含有する半導体を用いたトランジスタと比較して、ソースとドレインと間のリーク量（トランジスタのオフ電流）が極めて少ない。
【００２１】
よって、電荷供給用のトランジスタに用いる半導体として、酸化物半導体を適用することにより、読み出し用且つ電荷保持用のトランジスタのチャネル形成領域の面積を減らすことができる。
【００２２】
なお、電荷供給用のトランジスタのリーク量が多い場合、リフレッシュ動作が必要になる。
【００２３】
しかしながら、酸化物半導体を用いたトランジスタのようにリーク量が極めて少ないトランジスタを用いることにより、リフレッシュ動作の回数を低減することができる。
【００２４】
そして、リフレッシュ動作の回数を低減すれば、消費電力を少なくすることができる。
【００２５】
つまり、酸化物半導体を電荷供給用のトランジスタに用いることによって、リフレッシュ動作の回数を低減して消費電力を少なくすることができるという副次的な効果もある。
【００２６】
第１乃至第４のトランジスタと、第１乃至第４の配線と、を有し、前記第１の配線には、前記第１のトランジスタのソース又はドレインの一方と、前記第３のトランジスタのソース又はドレインの一方と、が電気的に接続され、前記第２の配線には、前記第２のトランジスタのソース又はドレインの一方と、前記第４のトランジスタのソース又はドレインの一方と、が電気的に接続され、前記第３の配線には、前記第１のトランジスタのゲートと、前記第２のトランジスタのゲートと、が電気的に接続され、前記第４の配線には、前記第３のトランジスタのソース又はドレインの他方と、前記第４のトランジスタのソース又はドレインの他方と、が電気的に接続され、前記第３のトランジスタのゲートには、前記第１のトランジスタのソース又はドレインの他方が電気的に接続され、前記第４のトランジスタのゲートには、前記第２のトランジスタのソース又はドレインの他方が電気的に接続され、前記第１及び前記第２のトランジスタの半導体層として、酸化物半導体層が用いられ、前記第３及び前記第４のトランジスタの半導体層として、シリコンを含有する半導体層が用いられていることを特徴とする半導体装置を提供することができる。
【００２７】
また、前記第３のトランジスタの半導体層と前記第４のトランジスタの半導体層とは共有されていることを特徴とする半導体装置を提供することができる。
【００２８】
また、第１乃至第５のトランジスタと、第１乃至第５の配線と、を有し、前記第１の配線には、前記第１のトランジスタのソース又はドレインの一方と、前記第３のトランジスタのソース又はドレインの一方と、が電気的に接続され、前記第２の配線には、前記第２のトランジスタのソース又はドレインの一方と、前記第４のトランジスタのソース又はドレインの一方と、が電気的に接続され、前記第３の配線には、前記第１のトランジスタのゲートと、前記第２のトランジスタのゲートと、が電気的に接続され、前記第４の配線には、前記第５のトランジスタのソース又はドレインの一方が電気的に接続され、前記第５の配線には、前記第５のトランジスタのゲートが電気的に接続され、前記第３のトランジスタのゲートには、前記第１のトランジスタのソース又はドレインの他方が電気的に接続され、前記第４のトランジスタのゲートには、前記第２のトランジスタのソース又はドレインの他方が電気的に接続され、前記第５のトランジスタのソース又はドレインの他方には、前記第３のトランジスタのソース又はドレインの他方と、前記第４のトランジスタのソース又はドレインの他方と、が電気的に接続され、前記第１及び前記第２のトランジスタの半導体層として、酸化物半導体層が用いられ、前記第３乃至前記第５のトランジスタの半導体層として、シリコンを含有する半導体層が用いられていることを特徴とする半導体装置を提供することができる。
【００２９】
また、前記第１のトランジスタは、前記第３のトランジスタの上方に設けられており、前記第２のトランジスタは、前記第４のトランジスタの上方に設けられており、前記第３のトランジスタの半導体層と前記第４のトランジスタの半導体層と前記第５のトランジスタの半導体層とは共有されていることを特徴とする半導体装置を提供することができる。
【００３０】
前記第１のトランジスタの半導体層と前記第３のトランジスタの半導体層とは重なり、前記第２のトランジスタの半導体層と前記第４のトランジスタの半導体層とは重なることを特徴とする半導体装置を提供することができる。
【００３１】
前記第１のトランジスタの半導体層の一端と前記第３のトランジスタの半導体層の一端とは第１の接続電極を介して電気的に接続され、前記第２のトランジスタの半導体層の一端と前記第４のトランジスタの半導体層の一端とは第２の接続電極を介して電気的に接続され、前記第１のトランジスタの半導体層の一端は、前記第１の接続電極と接し、前記第１のトランジスタの半導体層の他端は、前記第３のトランジスタの前記ゲートとして機能するゲート電極と接し、前記第２のトランジスタの半導体層の一端は、前記第２の接続電極と接し、前記第２のトランジスタの半導体層の他端は、前記第４のトランジスタの前記ゲートとして機能するゲート電極と接し、前記第１の接続電極、前記第２の接続電極、前記第３のトランジスタのゲート電極、及び前記第４のトランジスタのゲート電極は同一工程で形成されたものであることを特徴とする半導体装置を提供することができる。
【００３２】
第１乃至第４のトランジスタはメモリセルに含まれ、前記メモリセルは、前記第３のトランジスタのチャネル容量及び前記第４のトランジスタのチャネル容量により電荷の保持を行うことを特徴とする半導体装置を提供することができる。
【発明の効果】
【００３３】
読み出し用のトランジスタのチャネル容量を用いて電荷の保持を行うことによって、一つのメモリセルの面積を小さくすることができる。
【００３４】
読み出し用且つ電荷保持用のトランジスタには結晶性を有しシリコンを含有する半導体を用い且つ電荷供給用のトランジスタには酸化物半導体を用いることによって、読み出し速度を向上し且つ一つのメモリセルの面積を小さくすることができる。
【図面の簡単な説明】
【００３５】
【図１】半導体装置の一例。
【図２】半導体装置の一例。
【図３】半導体装置の一例。
【図４】半導体装置の一例。
【図５】半導体装置の一例。
【図６】半導体装置の作製方法の一例。
【図７】半導体装置の作製方法の一例。
【図８】半導体装置の作製方法の一例。
【図９】半導体装置の作製方法の一例。
【図１０】半導体装置の作製方法の一例。
【図１１】半導体装置の作製方法の一例。
【図１２】半導体装置の作製方法の一例。
【図１３】半導体装置の作製方法の一例。
【図１４】半導体装置の作製方法の一例。
【図１５】半導体装置の作製方法の一例。
【図１６】実施例１におけるサンプルの初期特性。
【図１７】実施例１におけるサンプルのＢＴ試験結果。
【図１８】実施例１におけるサンプルのＢＴ試験結果。
【図１９】オフ電流と測定時の基板温度の関係。
【発明を実施するための形態】
【００３６】
実施の形態について、図面を用いて詳細に説明する。
【００３７】
但し、発明の趣旨から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。
【００３８】
従って、発明の範囲は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３９】
なお、以下に説明する構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００４０】
また、以下の実施の形態は、いくつかを適宜組み合わせて実施することができる。
【００４１】
（実施の形態１）
連想メモリを有する半導体装置の一例について図１、図２を用いて説明する。
【００４２】
図１は図２のｉ行ｊ列のメモリセル（図２のｂｉｊに対応）の一例を示している。なお、図中、ｉ、ｊ、ｍ、ｎは自然数である。また、ｉはｍより小さく、ｊはｎより小さい。
【００４３】
図１において、一つのメモリセルには、トランジスタ１１、トランジスタ１２、トランジスタ２１、トランジスタ２２、配線３１、配線３２、配線３３、及び配線３４が配置されている。
【００４４】
トランジスタ１１及びトランジスタ１２は、電荷供給用のトランジスタとしての機能を有する。
【００４５】
なお、トランジスタ１１及びトランジスタ１２には酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＯＳ））を用いているため、トランジスタの回路記号の下にＯＳという符号を付している。
【００４６】
トランジスタ２１及びトランジスタ２２は、読み出し用のトランジスタ及び電荷保持用のトランジスタとしての機能を有する。
【００４７】
図１ではトランジスタ１１、トランジスタ１２、トランジスタ２１、トランジスタ２２はｎチャネル型トランジスタを用いているが必要に応じてｐチャネル型トランジスタを用いても良い。
【００４８】
なお、ｐチャネル型トランジスタを用いる場合は必要に応じて入力信号又は入力電圧の極性を反転させれば良い。
【００４９】
配線３１及び配線３２は、サーチ線としての機能を有する。
【００５０】
なお、図中のＳＬ及び／ＳＬはサーチ線を意味する。
【００５１】
また、ＳＬｘ（ｘは任意の数）と表記した場合、ｘ列目のメモリセルに配置されたサーチ線ＳＬであることを意味する。
【００５２】
配線３３は、ワード線としての機能を有する。
【００５３】
なお、図中のＷＬはワード線を意味する。
【００５４】
また、ＷＬｙ（ｙは任意の数）と表記した場合、ｙ行目のメモリセルに配置されたワード線ＷＬであることを意味する。
【００５５】
配線３４は、マッチ線としての機能を有する。
【００５６】
なお、図中のＭＬはマッチ線を意味する。
【００５７】
また、ＭＬｙ（ｙは任意の数）と表記した場合、ｙ行目のメモリセルに配置されたマッチ線ＭＬであることを意味する。
【００５８】
配線３１には、トランジスタ１１のソース又はドレインの一方と、トランジスタ２１のソース又はドレインの一方と、が電気的に接続されている。
【００５９】
配線３２には、トランジスタ１２のソース又はドレインの一方と、トランジスタ２２のソース又はドレインの一方と、が電気的に接続されている。
【００６０】
配線３３には、トランジスタ１１のゲートと、トランジスタ１２のゲートと、が電気的に接続されている。
【００６１】
なお、トランジスタ１１のゲート及びトランジスタ１２のゲートをそれぞれ異なる配線に電気的に接続しても良い。
【００６２】
但し、トランジスタ１１のゲート及びトランジスタ１２のゲートには同じ信号を入力するため、図１のようにトランジスタ１１のゲート及びトランジスタ１２のゲートを共通の配線に電気的に接続することが好ましい。
【００６３】
配線３４には、トランジスタ２１のソース又はドレインの他方と、トランジスタ２２のソース又はドレインの他方と、が電気的に接続されている。
【００６４】
配線３１及び配線３２は、列方向に沿って並ぶメモリセル群に共通して設けられている。
【００６５】
配線３３及び配線３４は、行方向に沿って並ぶメモリセル群に共通して設けられている。
【００６６】
トランジスタ１１のソース又はドレインの他方には、トランジスタ２１のゲートが電気的に接続されている。
【００６７】
トランジスタ１２のソース又はドレインの他方には、トランジスタ２２のゲートが電気的に接続されている。
【００６８】
なお、本明細書では、直接接続されている状態、若しくは、回路動作に影響のない素子を介して接続されている状態を「電気的に接続」されていると呼んでいる。
【００６９】
回路動作に影響のない素子とは、入力が信号の場合は信号の内容を変えずに出力する素子であり、入力が電圧の場合は電圧の極性を変えずに出力する素子であり、具体的には、抵抗素子、スイッチ、ダイオード等である。スイッチとしては例えばトランジスタ等がある。なお、入力が電圧の場合は容量素子等も含まれる。
【００７０】
また、図２においてメモリセル（ｂｘｙと表記）が行方向及び列方向に沿って並んでいる。
【００７１】
なお、ｂｘｙ（ｘ、ｙは任意の数）と表記した場合、ｘ番目の列、ｙ番目の行に配置されたメモリセルであることを意味する。
【００７２】
また、図２において、各行にプリチャージを行うための手段（図２では「Ｈｉｇｈ（１）」が入出力されるトランジスタ）と、各行の出力を整えるためのバッファと、が備えられている。
【００７３】
また、出力Ｇｙは判定回路に入力され、判定回路にて出力Ｇｙ（「Ｈｉｇｈ（１）」又は「Ｌｏｗ（０）」）に応じて一致、不一致を判定する。
【００７４】
ここで、各動作（書き込み動作、読み出し動作）について説明する。
【００７５】
以下では、図１及び図２のｉ行ｊ列のメモリセルの動作を例に説明するが、他のメモリセルでも同様の動作を繰り返すことにより、全てのメモリセルにおいて書き込み動作及び読み出し動作を行うことができる。
【００７６】
書き込み動作を行う場合、まず、ワード線ＷＬｉを選択して、トランジスタ１１のゲート及びトランジスタ１２のゲートを開いた状態（トランジスタをオン状態）とする。
【００７７】
そして、サーチ線ＳＬｊ及びサーチ線／ＳＬｊに「Ｈｉｇｈ（１）」又は「Ｌｏｗ（０）」に対応する電圧を入力する。
【００７８】
ここで、３値連想メモリ（ＴＣＡＭ）の場合、サーチ線ＳＬｊの入力Ｓｊ及びサーチ線／ＳＬｊの入力／Ｓｊの組み合わせは、Ｓｊが「Ｈｉｇｈ（１）」且つ／Ｓｊが「Ｌｏｗ（０）」の第１状態、Ｓｊが「Ｌｏｗ（０）」且つ／Ｓｊが「Ｈｉｇｈ（１）」の第２状態、及びＳｊが「Ｌｏｗ（０）」且つ／Ｓｊが「Ｌｏｗ（０）」の第３状態である。
【００７９】
なお、「Ｈｉｇｈ（１）」は電源電圧Ｖｄｄである。
【００８０】
また、「Ｌｏｗ（０）」は低電源電圧Ｖｓｓ又は接地電位ＧＮＤである。
【００８１】
低電源電圧Ｖｓｓは電源電圧Ｖｄｄよりも低い電圧である。
【００８２】
基準電位が接地電位ＧＮＤとならない場合は、電源電位Ｖｄｄと対になる電源電圧を低電源電圧Ｖｓｓと呼んでいる。
【００８３】
第１状態及び第２状態は、Ｓｊと／Ｓｊとが逆の極性である。
【００８４】
そして、第１状態はＳｊに「Ｈｉｇｈ（１）」が入力されるので、メモリセルｂｉｊの状態は「Ｈｉｇｈ（１）」である。
【００８５】
また、第２状態はＳｊに「Ｌｏｗ（０）」が入力されるので、メモリセルｂｉｊの状態は「Ｌｏｗ（０）」である。
【００８６】
そして、第３状態はＳｊ及び／Ｓｊの双方に「Ｌｏｗ（０）」が入力されるので、メモリセルｂｉｊの状態は「Ｘ（Ｄｏｎ’ｔ Ｃａｒｅ）」である。
【００８７】
なお、メモリセルｂｉｊ内に情報ｂｉｊ及び情報／ｂｉｊがそれぞれ記憶される。
【００８８】
ｂｉｊはトランジスタ２１のチャネル容量に記憶された情報であり、／ｂｉｊはトランジスタ２２のチャネル容量に記憶された情報である。
【００８９】
「Ｘ（Ｄｏｎ’ｔ Ｃａｒｅ）」は、読み出し動作のときにどのような値が入力されても一致と判断する値である。
【００９０】
以上と同様の動作を各メモリセルにおいて行うことにより、各メモリセルに書き込みを行う。
【００９１】
書き込み動作が終了した後は、トランジスタ１１のゲート及びトランジスタ１２のゲートを閉じた状態（トランジスタをオフ状態）とする。
【００９２】
よって、読み出し動作を行う場合には、トランジスタ１１のゲート及びトランジスタ１２のゲートが閉じた状態（トランジスタをオフ状態）となっている。
【００９３】
読み出し動作を行う場合は、マッチ線ＭＬｉに「Ｈｉｇｈ（１）」をプリチャージする。
【００９４】
次に、サーチ線ＳＬｊ及びサーチ線／ＳＬｊに「Ｈｉｇｈ（１）」又は「Ｌｏｗ（０）」に対応する電圧を入力する。
【００９５】
なお、読み出し動作のときは、サーチ線ＳＬｊの入力Ｓｊとサーチ線／ＳＬｊの入力／Ｓｊとを逆極性とする。
【００９６】
読み出し動作時におけるｂｉｊ、／ｂｉｊ、Ｓｊ、／Ｓｊ、及びＭＬｉの関係を表１に示す。
【００９７】
【表１】
【００９８】
表１に示すように、メモリセルへの書き込み動作が第１状態又は第２状態で行われた場合であって、入力Ｓｊがメモリセル内のｂｉｊと一致する場合はマッチ線ＭＬｉの電位が「Ｈｉｇｈ（１）」のままとなる。
【００９９】
一方、メモリセルへの書き込み動作が第１状態又は第２状態で行われた場合であって、入力Ｓｊがメモリセル内のｂｉｊと一致しない場合はマッチ線ＭＬｉの電位が「Ｌｏｗ（０）」となる。
【０１００】
また、メモリセルへの書き込み動作が第３状態（「Ｘ（Ｄｏｎ’ｔ Ｃａｒｅ）」）で行われた場合は、読み出し動作のとき、トランジスタ２１のゲート及びトランジスタ２２のゲートが閉じた状態（トランジスタをオフ状態）になっているので、サーチ線ＳＬｊの入力Ｓｊとサーチ線／ＳＬｊの入力／Ｓｊがマッチ線ＭＬｉに供給されることがない。
【０１０１】
したがって、メモリセルへの書き込み動作が第３状態（「Ｘ（Ｄｏｎ’ｔ Ｃａｒｅ）」）で行われた場合は、入力Ｓｊとメモリセル内のｂｉｊの一致又は不一致にかかわらず、マッチ線ＭＬｉの電位は「Ｈｉｇｈ（１）」のままとなる。
【０１０２】
ここで、マッチ線ＭＬｉの出力Ｇｉを判定する判定回路において、出力Ｇｉが「Ｈｉｇｈ（１）」の場合は一致と判断し、出力Ｇｉが「Ｌｏｗ（０）」の場合は不一致と判断する。
【０１０３】
よって、行方向に並ぶメモリセルのうち全てが一致する場合はマッチ線ＭＬｉの電位が「Ｈｉｇｈ（１）」となり一致と判断される。つまり、行方向に並ぶ全てのメモリセルにおいて、書き込み動作が第１の状態又は第２の状態で行われ、かつ入力Ｓｊがｂｊと一致する場合、又は書き込み動作が第３の状態で行われた場合は、マッチ線ＭＬｉの電位が「Ｈｉｇｈ（１）」となり一致と判断される。
【０１０４】
一方、行方向に並ぶメモリセルのうち一つでも一致しない場合はマッチ線ＭＬｉの電位が「Ｌｏｗ（０）」となるので不一致と判断される。つまり、行方向に並ぶ全てのメモリセルにおいて、書き込み動作が第１の状態又は第２の状態で行われ、かつ入力Ｓｊがメモリセル内のｂｊと一致しない場合は、マッチ線ＭＬｉの電位が「Ｌｏｗ（０）」となるので不一致と判断される。
【０１０５】
以上のように、連想メモリではデータワードの一致又は不一致を行毎に判断し、一致する行が一つでもあった場合は連想メモリ全体として一致と判断し、一致する行が一つもなかった場合は連想メモリ全体として不一致と判断する。
【０１０６】
例えば、図３のようにデータワード「１０１１０」が入力される場合、１行目はデータワード「１０１００」が記憶されており、入力されたデータワード「１０１１０」と一致しないため１行目は不一致と判断される。
【０１０７】
また、図３において、Ｌ行目はデータワード「１０１１０」が記憶されており、入力されたデータワード「１０１１０」と一致するためＬ行目は一致と判断される。
【０１０８】
また、図３において、Ｍ行目はデータワード「１０１１Ｘ」が記憶されており、Ｘは全て一致であることから、入力されたデータワード「１０１１０」と一致するためＭ行目は一致と判断される。
【０１０９】
また、図３において、Ｎ行目はデータワード「１０１ＸＸ」が記憶されており、Ｘは全て一致であることから、入力されたデータワード「１０１１０」と一致するためＮ行目は一致と判断される。
【０１１０】
よって、図３の場合は一致する行があるため、連想メモリ全体として一致と判断される。
【０１１１】
一方、一致する行が一つもない場合は、連想メモリ全体として不一致と判断される。
【０１１２】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
【０１１３】
（実施の形態２）
図１、図２、図４、図５において、「Ｘ（Ｄｏｎ’ｔ Ｃａｒｅ）」を記憶せずに、第１状態及び第２状態のみを書き込んだ場合は２値連想メモリ（ＢＣＡＭ）となる。
【０１１４】
つまり、図１、図２、図４、図５は、２値連想メモリ（ＢＣＡＭ）及び３値連想メモリ（ＴＣＡＭ）の双方に利用できる。
【０１１５】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
【０１１６】
（実施の形態３）
２値連想メモリ（ＢＣＡＭ）又は３値連想メモリ（ＴＣＡＭ）において、各メモリセルの記憶内容を書き込み後に確認したい場合がある。
【０１１７】
２値連想メモリ（ＢＣＡＭ）の場合だと、読み込み動作を繰り返すことにより、各行に記憶されたデータワードを確認できるため、読み込み動作のみで各メモリセルの記憶内容を確認することができる。
【０１１８】
ところが、図３で示した例のように、３値連想メモリ（ＴＣＡＭ）においては複数の行が一致する場合がある。
【０１１９】
そのため、複数の行が一致した場合は、一致した各行の内容に「Ｘ」が含まれるのか否かの判別が難しいため、読み出し動作を繰り返しても、各メモリセルの記憶内容が判断できない場合がある。
【０１２０】
また、別のメモリを用意して書き込んだ情報を記憶しておく方法もある。
【０１２１】
しかしながら、別のメモリに記憶する方法は面積の大きいメモリを別途用意形成するため好ましい方法とはいえない。
【０１２２】
そこで、本実施の形態では各メモリセルの記憶内容を書き込み後に確認可能な構成について図４、図５を用いて説明する。
【０１２３】
図４の構成は、図１において、トランジスタ２１のソース又はドレインの他方とトランジスタ２２のソース又はドレインの他方との接続部と、マッチ線である配線３４と、の間にトランジスタ２３を追加した構成である。
【０１２４】
図４において、トランジスタ２３のソース又はドレインの一方は、トランジスタ２１のソース又はドレインの他方とトランジスタ２２のソース又はドレインの他方との接続部と電気的に接続されている。
【０１２５】
図４において、トランジスタ２３のソース又はドレインの他方は、配線３４と電気的に接続されている。
【０１２６】
図４において、トランジスタ２３のゲートは、配線３５と電気的に接続されている。
【０１２７】
なお、本実施の形態ではトランジスタ２３はｎチャネル型トランジスタであるが、ｐチャネル型トランジスタとしても良い。
【０１２８】
ｐチャネル型トランジスタとする場合は、適宜、入力信号又は入力電圧の極性を調整すれば良い。
【０１２９】
配線３５は、読み出し選択線としての機能を有する。
【０１３０】
なお、図中のＲＬは読み出し選択線を意味する。
【０１３１】
また、ＲＬｙ（ｙは任意の数）と表記した場合、ｙ行目のメモリセルに配置された読み出し選択線ＲＬであることを意味する。
【０１３２】
配線３５は、行方向に沿って並ぶメモリセル群に共通して設けられている。
【０１３３】
図５の構成は、図２において、読み出し選択線ＲＬを追加し、読み出し選択線ＲＬへ「Ｈｉｇｈ（１）」又は「Ｌｏｗ（０）」を入力する手段（トランジスタ等）を追加し、且つ、マッチ線ＭＬへ「Ｌｏｗ（０）」を入力する手段（トランジスタ等）を追加した構成である。
【０１３４】
本実施の形態ではトランジスタ２３及び読み出し選択線ＲＬを追加したことによって、書き込み動作及び読み出し動作の他に確認動作を行うことが可能となる。
【０１３５】
図４及び図５の動作について説明する。
【０１３６】
以下では、図４及び図５のｉ行ｊ列のメモリセルの動作を例に説明するが、他のメモリセルでも同様の動作を繰り返すことにより、全てのメモリセルにおいて書き込み動作、読み出し動作、及び確認動作を行うことができる。
【０１３７】
まず、書き込み動作については、図１、図２と同様である。
【０１３８】
書き込み動作時、トランジスタ２３はオン状態でもオフ状態でもどちらでもよい。
【０１３９】
但し、書き込み動作時にマッチ線ＭＬｉの電気的な状態が、サーチ線ＳＬｊに影響しないようにするため、トランジスタ２３をオフ状態とすることが好ましい。
【０１４０】
よって、確認動作を行わない実施の形態１においても、マッチ線ＭＬの電気的な状態がサーチ線ＳＬに影響しないようにするためにトランジスタ２３を追加しても良い。
【０１４１】
次に、読み込み動作についても、図１、図２と同様である。
【０１４２】
但し、読み込み動作時には、マッチ線ＭＬｉと、トランジスタ２１のソース又はドレインの他方とトランジスタ２２のソース又はドレインの他方との接続部と、を導通させる必要があるため、読み込み動作時はトランジスタ２３をオン状態とする。
【０１４３】
次に、確認動作の場合、全てのサーチ線Ｓ１〜Ｓｎ及びサーチ線／Ｓ１〜／Ｓｎを「Ｌｏｗ（０）」にプリチャージする。
【０１４４】
そして、ｉ行目のデータを読み出す場合、ｉ行目のマッチ線ＭＬｉ及び読み出し選択線ＲＬｉを「Ｈｉｇｈ（１）」とし、且つ、ｉ行目以外のマッチ線ＭＬ１〜ＭＬｉ−１、ＭＬｉ＋１〜ＭＬｍ及び読み出し選択線ＲＬ１〜ＲＬｉ−１、ＲＬｉ＋１〜ＲＬｍを「Ｌｏｗ（０）」とする。
【０１４５】
このとき、ｉ行目のメモリセルに記憶されたｂｉｊに応じてＳｊの出力が「Ｈｉｇｈ（１）」又は「Ｌｏｗ（０）」となる。
【０１４６】
つまり、ｂｉｊが「Ｈｉｇｈ（１）」の場合はトランジスタ２１がオン状態となっているため、マッチ線ＭＬｉの電圧「Ｈｉｇｈ（１）」がＳＬｊに入力され、Ｓｊとして「Ｈｉｇｈ（１）」が出力される。
【０１４７】
一方、ｂｉｊが「Ｌｏｗ（０）」の場合はトランジスタ２１がオフ状態となっているため、マッチ線ＭＬｉの電圧「Ｈｉｇｈ（１）」がＳＬｊに入力されず、Ｓｊはプリチャージされた「Ｌｏｗ（０）」のままである。
【０１４８】
また、ｉ行目のメモリセルに記憶された／ｂｉｊに応じて／Ｓｊの出力が「Ｈｉｇｈ（１）」又は「Ｌｏｗ（０）」となる。
【０１４９】
つまり、／ｂｉｊが「Ｈｉｇｈ（１）」の場合はトランジスタ２２がオン状態となっているため、マッチ線ＭＬｉの電圧「Ｈｉｇｈ（１）」が／ＳＬｊに入力され、／Ｓｊとして「Ｈｉｇｈ（１）」が出力される。
【０１５０】
一方、／ｂｉｊが「Ｌｏｗ（０）」の場合はトランジスタ２２がオフ状態となっているため、マッチ線ＭＬｉの電圧「Ｈｉｇｈ（１）」が／ＳＬｊに入力されず、／Ｓｊはプリチャージされた「Ｌｏｗ（０）」のままである。
【０１５１】
以上のように、確認動作によって、Ｓｊの出力からｂｉｊの内容が確認でき、／Ｓｊの出力から／ｂｉｊの内容が確認できる。つまり、確認動作によって、各メモリセルの記憶内容を確認することができる。
【０１５２】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
【０１５３】
（実施の形態４）
図１、図４ではチャネル容量を用いて電荷を保持（データを記憶）することにより、一つのメモリセルの面積を小さくしている。
【０１５４】
一方、トランジスタ２１のゲートに第１の容量素子の一方の電極を電気的に接続し、且つ、第１の容量素子の他方の電極を「Ｌｏｗ（０）」とし、トランジスタ２２のゲートに第２の容量素子の一方の電極を電気的に接続し、且つ、第２の容量素子の他方の電極を「Ｌｏｗ（０）」としても良い。
【０１５５】
上記構成の場合、第１の容量素子及び第２の容量素子を設ける必要があるが、トランジスタ１１及びトランジスタ１２の半導体として酸化物半導体を用いているため、第１の容量素子及び第２の容量素子の面積を小さくしても電荷の保持が可能である。
【０１５６】
よって、第１の容量素子及び第２の容量素子を設けた場合であっても、第１の容量素子及び第２の容量素子の面積を最小限に抑えることができるので、一つのメモリセルの面積を小さくすることができる。
【０１５７】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
【０１５８】
（実施の形態５）
図１及び図４において、読み出し用且つ電荷保持用のトランジスタ（トランジスタ２１、トランジスタ２２）に用いる半導体は、読み出し速度向上のため、結晶性を有し、シリコンを含有する半導体を用いると好ましい。
【０１５９】
一方、電荷供給用のトランジスタ（トランジスタ１１、トランジスタ１２）のリーク量が多いと、読み出し用且つ電荷保持用のトランジスタのチャネル容量を大きくする必要があるため、読み出し用且つ電荷保持用のトランジスタのチャネル形成領域の面積を大きくしなければならない。
【０１６０】
そこで、電荷供給用のトランジスタ（トランジスタ１１、トランジスタ１２）は酸化物半導体を用いると好ましい。
【０１６１】
酸化物半導体はシリコンよりもバンドギャップが広く、酸化物半導体を用いたトランジスタは、シリコンを用いたトランジスタと比較して、ソースとドレインと間のリーク量（トランジスタのオフ電流）が極めて少ない。
【０１６２】
よって、電荷供給用のトランジスタ（トランジスタ１１、トランジスタ１２）に用いる半導体として、酸化物半導体を適用することにより、読み出し用且つ電荷保持用のトランジスタのチャネル形成領域の面積を減らすことができる。
【０１６３】
読み出し速度向上のため、読み出し用且つ電荷保持用のトランジスタ（トランジスタ２１、トランジスタ２２）はマッチ線ＭＬ（配線３４）にプリチャージした電位を素早く変化させる必要がある。
【０１６４】
そのため、読み出し用且つ電荷保持用のトランジスタ（トランジスタ２１、トランジスタ２２）のチャネル幅は広くした方が好ましい。
【０１６５】
一方、オフ電流を小さくするため、電荷供給用のトランジスタ（トランジスタ１１、トランジスタ１２）のチャネル幅は狭くした方が好ましい。
【０１６６】
したがって、読み出し用且つ電荷保持用のトランジスタ（トランジスタ２１、トランジスタ２２）のチャネル幅を電荷供給用のトランジスタ（トランジスタ１１、トランジスタ１２）のチャネル幅よりも広くすることが好ましい。
【０１６７】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
【０１６８】
（実施の形態６）
本実施の形態では、半導体材料について説明する。
【０１６９】
結晶性を有し、シリコンを含有する半導体としては、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）等がある。
【０１７０】
シリコンを含有する半導体は、単結晶、多結晶、微結晶等のように結晶性を有していればどのようなものでも良いが、移動度向上のためには単結晶が最も好ましい。
【０１７１】
酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）とを含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。
【０１７２】
また、酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、又はランタノイドから選ばれた一種又は複数種を有することが好ましい。
【０１７３】
ランタノイドとして、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）がある。
【０１７４】
例えば、一元系金属の酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛等を用いることができる。
【０１７５】
また、例えば、二元系金属の酸化物半導体として、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物等を用いることができる。
【０１７６】
また、例えば、三元系金属の酸化物半導体として、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物等を用いることができる。
【０１７７】
また、例えば、四元系金属の酸化物半導体として、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等を用いることができる。
【０１７８】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含有させても良い。
【０１７９】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。
【０１８０】
あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いても良い。
【０１８１】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０１８２】
酸化物半導体は単結晶でも、非単結晶でもよい。
【０１８３】
非単結晶の場合、非晶質でも、多結晶でもよい。また、非晶質中に結晶性を有する部分を含む構造でもよい。なお、アモルファスは欠陥が多いため、非アモルファスが好ましい。
【０１８４】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
【０１８５】
（実施の形態７）
連想メモリを用いた半導体装置の作製方法の一例について、図６〜図１５を用いて説明する。
【０１８６】
なお、図１０〜図１３は図１〜図２に対応する上面図であり、４つのメモリセルを図示している。
【０１８７】
また、図１４〜図１５は図４〜図５に対応する上面図であり、１つのメモリセルを図示している。
【０１８８】
そして、図１０〜図１５のＡ−Ｂ断面における断面図が図６〜図９に対応している。
【０１８９】
図６〜図１５との間で同一部分又は同様な機能を有する部分には同一の符号を共通に付している。
【０１９０】
まず、基板１０１上の絶縁層１０２と、絶縁層１０２上の半導体層２００と、を有する構造体を用意する（図６（Ａ））。
【０１９１】
図６（Ａ）の構造体としては、ＳＯＩ基板（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ）等を用いることができる。
【０１９２】
または、基板１０１上に絶縁層１０２、半導体層２００を順次形成することにより図６（Ａ）の構造体を形成しても良い。
【０１９３】
基板１０１としては、シリコンウェハ、ガラス基板、石英基板、金属基板（ステンレス基板等）を用いることができるがこれらに限定されない。
【０１９４】
なお、図６（Ａ）の構造体の代わりにシリコンウェハを用いてトランジスタを形成しても良い。
【０１９５】
絶縁層１０２としては、絶縁性を有していればどのような材料でも用いることができる。例えば、酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜、酸素を含む窒化珪素膜、窒化アルミニウム膜、酸化アルミニウム膜、酸化ハフニウム膜等を用いることができるがこれらに限定されない。絶縁層１０２は、単層構造でも積層構造でも良い。
【０１９６】
半導体層２００は、結晶性を有し、シリコンを含有する半導体を用いることが好ましいがこれに限定されない。例えば、結晶性又は非晶質の酸化物半導体を用いても良い。また、非晶質のシリコンを含有する半導体を用いてもよい。
【０１９７】
シリコンを含有する半導体としては、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）等がある。
【０１９８】
シリコンを含有する半導体は、単結晶、多結晶、微結晶等のように結晶性を有していればどのようなものでも良いが、移動度向上のためには単結晶が最も好ましい。
【０１９９】
次に、半導体層２００をエッチング加工して島状の半導体層２１０を形成し、半導体層２１０上にゲート絶縁層３００を形成する（図６（Ｂ）、図１０（Ａ）、図１４（Ａ））。
【０２００】
ゲート絶縁層３００は、絶縁性を有していればどのような材料でも用いることができる。例えば、酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜、酸素を含む窒化珪素膜、窒化アルミニウム膜、酸化アルミニウム膜、半導体層２１０を酸化又は窒化した膜、酸化ハフニウム膜等を用いることができるがこれらに限定されない。ゲート絶縁層３００は、単層構造でも積層構造でも良い。
【０２０１】
図６（Ｂ）では、図１のトランジスタ２１に用いる半導体層と、図１のトランジスタ２２に用いる半導体層と、を共有している（一体形成している）。
【０２０２】
図６（Ｂ）のように、図１のトランジスタ２１に用いる半導体層と、図１のトランジスタ２２に用いる半導体層と、を共有することにより、図１のメモリセルを作製するに際して、一つのメモリセルの面積を小さくすることができる。
【０２０３】
なお、トランジスタ２１に用いる半導体層と、トランジスタ２２に用いる半導体層と、を分離しても良い。
【０２０４】
図１０（Ａ）では、図４のトランジスタ２１に用いる半導体層と、図４のトランジスタ２２に用いる半導体層と、図４のトランジスタ２３に用いる半導体層と、を共有している（一体形成している）。
【０２０５】
図１０（Ａ）のように、図４のトランジスタ２１に用いる半導体層と、図４のトランジスタ２２に用いる半導体層と、図４のトランジスタ２３に用いる半導体層と、を共有することにより、図４のメモリセルを作製するに際して、一つのメモリセルの面積を小さくすることができる。
【０２０６】
なお、トランジスタ２１に用いる半導体層と、トランジスタ２２に用いる半導体層と、図４のトランジスタ２３に用いる半導体層と、を分離しても良い。
【０２０７】
次に、ゲート絶縁層３００に複数の開口部を設ける（図６（Ｃ））。
【０２０８】
複数の開口部は、トランジスタのソース又はドレインとなる位置に設けられる。
【０２０９】
次に、ゲート絶縁層３００上のゲート電極と、開口部を介して半導体層２１０に電気的に接続される接続電極と、を同時に形成する。さらに、ゲート電極及び接続電極をマスクとして不純物元素を添加する（図７（Ａ）、図１０（Ｂ）、図１４（Ｂ））。ゲート電極と接続電極とは同一工程で同時に形成されているため、ゲート電極と接続電極とは同層であるといえる。ゲート電極と接続電極とは同一工程で同時に形成されているため、ゲート電極と接続電極とは同じ出発膜を用いて形成されたものであるともいえる。
【０２１０】
不純物元素としてはドナー元素（燐、ヒ素等）又はアクセプター元素（ホウ素等）を用いることができる。
【０２１１】
なお、接続電極と半導体層とが接する箇所の抵抗を下げるため、接続電極形成前に、接続電極が接する箇所に選択的に不純物元素を添加しておいても良い。
【０２１２】
なお、電極４１１、電極４１２、電極４１３がゲート電極に対応する。
【０２１３】
また、電極４２１、電極４２２、電極４２３、電極４２４が接続電極に対応する。
【０２１４】
そして、電極４１１は、図１、図４のトランジスタ２１のゲート電極に対応する。
【０２１５】
また、電極４１２は、図１、図４のトランジスタ２２のゲート電極に対応する。
【０２１６】
また、電極４１３は、図４のトランジスタ２３のゲート電極に対応する。
【０２１７】
ゲート電極及び接続電極は、導電性を有していればどのような材料でも用いることができる。例えば、アルミニウム、チタン、モリブデン、タングステン、金、銀、銅、導電性を付与する不純物を添加したシリコン、様々な合金、酸化物導電層（代表的にはインジウム錫酸化物等）等を用いることができるがこれらに限定されない。ゲート電極及び接続電極は、単層構造でも積層構造でも良い。
【０２１８】
次に、サイドウォール用絶縁層を形成した後、サイドウォール用絶縁層をエッチバックすることにより、ゲート電極の側面及び接続電極の側面にサイドウォール５１０を形成し、サイドウォール、ゲート電極及び接続電極をマスクとして不純物元素を添加する（図７（Ｂ））。
【０２１９】
なお、サイドウォール形成時にゲート絶縁層３００の一部も同時に除去する（図７（Ｂ））。
【０２２０】
サイドウォール用絶縁層としては、絶縁性を有していればどのような材料でも用いることができる。例えば、酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜、酸素を含む窒化珪素膜、窒化アルミニウム膜、酸化アルミニウム膜、酸化ハフニウム膜等を用いることができるがこれらに限定されない。サイドウォール用絶縁層は、単層構造でも積層構造でも良い。
【０２２１】
次に、ゲート電極上及び接続電極上に層間絶縁膜６００を形成する（図７（Ｃ））。
【０２２２】
層間絶縁膜６００は、酸化シリコン膜、窒化シリコン膜、窒素を含む酸化シリコン膜、酸素を含む窒化シリコン膜、ポリイミド、アクリル、シロキサンポリマー、窒化アルミニウム膜、酸化アルミニウム膜、酸化ハフニウム膜等を用いることができるがこれらに限定されない。層間絶縁膜６００は、単層構造でも積層構造でも良い。
【０２２３】
次に、層間絶縁膜６００をエッチバック又は研磨（機械研磨、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等）することにより、ゲート電極及び接続電極の上面（表面）を露出させる（図８（Ａ））。
【０２２４】
層間絶縁膜６００の埋め込みを行うことによって、コンタクトホールを形成することなく、ゲート電極の上面（表面）及び接続電極の上面（表面）を露出することができるので、マスク数を削減することができる。
【０２２５】
ゲート電極及び接続電極の上面（表面）を露出させた層間絶縁膜６００は、ゲート電極及び接続電極の間に埋め込まれた状態となっている。
【０２２６】
よって、ゲート電極及び接続電極の上面（表面）を露出させた層間絶縁膜６００は、埋込絶縁層であるといえる。
【０２２７】
なお、後に形成する酸化物半導体層を結晶性を有するものとする場合、酸化物半導体層が形成される層間絶縁膜６００表面の平坦性が高いことが好ましい。
【０２２８】
そのため、ゲート電極及び接続電極の上面（表面）を露出させる方法はＣＭＰを用いることが好ましい。
【０２２９】
次に、層間絶縁膜６００（埋込絶縁層）上、接続電極上、及び、ゲート電極上に酸化物半導体層７１１、酸化物半導体層７１２を形成する（図８（Ｂ）、図１１（Ａ）、図１４（Ｃ））。
【０２３０】
なお、酸化物半導体層７１１は、図１、図４のトランジスタ１１の半導体層に対応する。
【０２３１】
また、酸化物半導体層７１２は、図１、図４のトランジスタ１２の半導体層に対応する。
【０２３２】
そして、酸化物半導体層の一端は接続電極に接しており、酸化物半導体層の他端はゲート電極に接している。
【０２３３】
さらに、酸化物半導体層は、接続電極とゲート電極との間の領域と重なる位置に配置されており、且つ、下層の半導体層と重なる位置に配置されている。
【０２３４】
以上のような構成とすることによって、一つのメモリセルの面積を縮小することができる。
【０２３５】
ここで、水素元素は酸化物半導体層中においてキャリア（ドナー）となる。
【０２３６】
また、水素元素は還元性を有するので酸素欠損を誘発する元素でもある。
【０２３７】
よって、水素元素はキャリアを誘発する２つの要因を双方有しているため、水素元素を含む物質は酸化物半導体層を高純度化してＩ型に近づけることを妨げる物質であるといえる。
【０２３８】
なお、水素元素を含む物質とは、水素、水分、水酸化物、水素化物等を含む。
【０２３９】
一方、層間絶縁膜６００をプラズマＣＶＤ法で形成した場合、成膜ガスに水素元素が含まれるため、層間絶縁膜６００中に水素が取り込まれて酸化物半導体層に悪影響を与える。
【０２４０】
また、ポリイミド、アクリル、シロキサンポリマー等の樹脂膜は水分を多量に含むため、水分が酸化物半導体層に悪影響を与える。
【０２４１】
そのため、酸化物半導体層７１１及び酸化物半導体層７１２と接する層間絶縁膜６００は水素を含まないスパッタ法で形成された膜であることが好ましい。特にスパッタ法で形成された酸化シリコン膜又は酸化アルミニウム膜が好適である。
【０２４２】
次に、酸化物半導体層７１１上及び酸化物半導体層７１２上にゲート絶縁層８００を形成し、ゲート絶縁層８００上にゲート電極８１１（ゲート配線）を形成する（図８（Ｃ）、図１１（Ｂ）、図１５（Ａ））。
【０２４３】
ゲート絶縁層８００は、絶縁性を有していればどのような材料でも用いることができる。例えば、酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜、酸素を含む窒化珪素膜、窒化アルミニウム膜、酸化アルミニウム膜、酸化ハフニウム膜等を用いることができるがこれらに限定されない。ゲート絶縁層８００は、単層構造でも積層構造でも良い。
【０２４４】
ゲート電極８１１は、導電性を有していればどのような材料でも用いることができる。例えば、アルミニウム、チタン、モリブデン、タングステン、金、銀、銅、導電性を付与する不純物を添加したシリコン、様々な合金、酸化物導電層（代表的にはインジウム錫酸化物等）等を用いることができるがこれらに限定されない。ゲート電極（ゲート配線）は、単層構造でも積層構造でも良い。
【０２４５】
ゲート電極８１１は、図１、図４のトランジスタ１１のゲート電極、トランジスタ１２のゲート電極、及び、配線３３（ワード線ＷＬ）に対応する。
【０２４６】
次に、サイドウォール用絶縁層を形成した後、サイドウォール用絶縁層をエッチバックすることにより、ゲート電極の側面にサイドウォール９１０を形成する（図９（Ａ））。
【０２４７】
なお、サイドウォール形成時にゲート絶縁層８００の一部も同時に除去する（図９（Ａ））。
【０２４８】
サイドウォール用絶縁層としては、絶縁性を有していればどのような材料でも用いることができる。例えば、酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜、酸素を含む窒化珪素膜、窒化アルミニウム膜、酸化アルミニウム膜、酸化ハフニウム膜等を用いることができるがこれらに限定されない。サイドウォール用絶縁層は、単層構造でも積層構造でも良い。
【０２４９】
次に、酸化物半導体層７１１上の電極１０１１及び電極１０２１と、酸化物半導体層７１２上の電極１０１２及び電極１０２２と、電極４２３上及び層間絶縁膜６００上の配線１０２３と、を同時に形成する（図９（Ｂ）、図１２、図１５（Ｂ））。
【０２５０】
なお、図４のメモリセルを形成する場合は、図１５（Ｂ）のように、電極４１３上及び層間絶縁膜６００上の配線１０２４、並びに、電極４２４上及び層間絶縁膜６００上の配線１０２５も同時に形成する。
【０２５１】
図９（Ｂ）の電極及び配線は、導電性を有していればどのような材料でも用いることができる。例えば、アルミニウム、チタン、モリブデン、タングステン、金、銀、銅、導電性を付与する不純物を添加したシリコン、様々な合金、酸化物導電層（代表的にはインジウム錫酸化物等）等を用いることができるがこれらに限定されない。電極及び配線は、単層構造でも積層構造でも良い。
【０２５２】
電極１０１１及び電極１０２１は、一方が図１、図４のトランジスタ１１のソース電極に対応し、他方が図１、図４のトランジスタ１１のドレイン電極に対応する。
【０２５３】
電極１０１２及び電極１０２２は、一方が図１、図４のトランジスタ１２のソース電極に対応し、他方が図１、図４のトランジスタ１２のドレイン電極に対応する。
【０２５４】
配線１０２３は、図１の配線３４（マッチ線ＭＬ）に対応する。
【０２５５】
配線１０２３は、図４のトランジスタ２３と、図４のトランジスタ２１及び図４のトランジスタ２２と、を電気的に接続する配線に対する補助配線となる。なお、補助配線の形成を省略しても良いが、補助配線を形成することにより、マッチ線ＭＬへの電荷供給を素早く行うことができるため補助配線を形成した方が好ましい。
【０２５６】
配線１０２４は、図４の配線３５（読み出し選択線ＲＬ）に対応する。
【０２５７】
配線１０２５は、図４の配線３４（マッチ線ＭＬ）に対応する。
【０２５８】
なお、図９（Ｂ）のように、ソース電極又はドレイン電極（電極１０１１、電極１０２１、電極１０１２、電極１０２２等）を、下層のゲート電極又は接続電極とも接するようすることによって、酸化物半導体層と下層のゲート電極又は接続電極との間に接触不良が生じた場合であっても、酸化物半導体層と下層のゲート電極又は接続電極との電気的な接続が可能になる。
【０２５９】
また、酸化物半導体層７１１と電極１０１１が重なる領域、酸化物半導体層７１１と電極１０２１が重なる領域、酸化物半導体層７１２と電極１０１２が重なる領域、酸化物半導体層７１２と電極１０２２が重なる領域、はそれぞれトランジスタのソース領域又はドレイン領域とみなすこともできる。
【０２６０】
そして、サイドウォール５１０が存在することによって、チャネル形成領域と、ソース領域又はドレイン領域と、の間に高抵抗領域（サイドウォールと重なる酸化物半導体層の領域）が形成されるため、酸化物半導体を用いたトランジスタのオフ電流を低減することができ、酸化物半導体を用いたトランジスタのリーク量を減少させることができる。
【０２６１】
次に、ゲート電極上に層間絶縁膜１１００を形成し、層間絶縁膜１１００にコンタクトホールを形成し、層間絶縁膜１１００上に配線１２１１及び配線１２１２を形成する（図９（Ｃ）、図１３、図１５（Ｃ））。
【０２６２】
配線１２１１はコンタクトホールを介して電極１０２１と電気的に接続されている。
【０２６３】
配線１２１２はコンタクトホールを介して電極１０２２と電気的に接続されている。
【０２６４】
層間絶縁膜１１００は、酸化シリコン膜、窒化シリコン膜、窒素を含む酸化シリコン膜、酸素を含む窒化シリコン膜、ポリイミド、アクリル、シロキサンポリマー、窒化アルミニウム膜、酸化アルミニウム膜、酸化ハフニウム膜等を用いることができるがこれらに限定されない。層間絶縁膜１１００は、単層構造でも積層構造でも良い。
【０２６５】
配線１２１１及び配線１２１２は、導電性を有していればどのような材料でも用いることができる。例えば、アルミニウム、チタン、モリブデン、タングステン、金、銀、銅、導電性を付与する不純物を添加したシリコン、様々な合金、酸化物導電層（代表的にはインジウム錫酸化物等）等を用いることができるがこれらに限定されない。配線１２１１及び配線１２１２は、単層構造でも積層構造でも良い。
【０２６６】
配線１２１１は、図１、図４の配線３１（サーチ線ＳＬ）に対応する。
【０２６７】
配線１２１２は、図１、図４の配線３２（サーチ線／ＳＬ）に対応する。
【０２６８】
各層を以上のように配置、作製することによって、図１又は図４のメモリセルを作製する場合に一つのメモリセルの面積を小さくすることができる。
【０２６９】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
【０２７０】
（実施の形態８）
実施の形態７では、トップゲート型トランジスタの場合を示したが、ボトムゲート型トランジスタとしても良いし、フィン型トランジスタとしても良い。
【０２７１】
実施の形態７で示した構造と異なるトップゲート型のトランジスタとしても良い。
【０２７２】
即ち、トランジスタの構造はどのようなものでも適用可能である。
【０２７３】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
【実施例１】
【０２７４】
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体を用いたトランジスタは、酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。
【０２７５】
なお、Ｉｎ、Ｓｎ、Ｚｎは組成比でそれぞれ５ａｔｏｍｉｃ％以上含まれていると好ましい。
【０２７６】
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。
【０２７７】
また、ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることができる。
【０２７８】
ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることにより、ｎチャネル型のトランジスタのオフ状態を維持するための電圧の絶対値を低くすることができ、低消費電力化が可能となる。
【０２７９】
さらに、ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせて、しきい値電圧を０Ｖ以上にすれば、ノーマリーオフ型のトランジスタを形成することが可能となる。
【０２８０】
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体を用いたトランジスタの特性を以下に示す。
【０２８１】
（サンプルＡ〜Ｃ共通条件）
組成比としてＩｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、ガス流量比をＡｒ／Ｏ２＝６／９ｓｃｃｍ、成膜圧力を０．４Ｐａ、成膜電力１００Ｗとして、１５ｎｍの厚さとなるように基板上に酸化物半導体層を成膜した。
【０２８２】
次に、酸化物半導体層を島状になるようにエッチング加工した。
【０２８３】
そして、酸化物半導体層上に５０ｎｍの厚さとなるようにタングステン層を成膜し、これをエッチング加工してソース電極及びドレイン電極を形成した。
【０２８４】
次に、プラズマＣＶＤ法を用いて、シランガス（ＳｉＨ４）と一酸化二窒素（Ｎ２Ｏ）を用いて１００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成してゲート絶縁膜とした。
【０２８５】
次に、１５ｎｍの厚さとなるように窒化タンタルを形成し、１３５ｎｍの厚さとなるようにタングステンを形成し、これらをエッチング加工してゲート電極を形成した。
【０２８６】
さらに、プラズマＣＶＤ法を用いて、３００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成し、１．５μｍの厚さとなるようにポリイミド膜を形成し層間絶縁膜とした。
【０２８７】
次に、層間絶縁膜にコンタクトホールを形成し、５０ｎｍの厚さとなるように第１のチタン膜を形成し、１００ｎｍの厚さとなるようにアルミニウム膜を形成し、５０ｎｍの厚さとなるように第２のチタン膜を形成し、これらをエッチング加工して測定用のパッドを形成した。
【０２８８】
以上のようにしてトランジスタを有する半導体装置を形成した。
【０２８９】
（サンプルＡ）
サンプルＡは酸化物半導体層の成膜中に基板に意図的な加熱を施さなかった。
【０２９０】
また、サンプルＡは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に加熱処理を施さなかった。
【０２９１】
（サンプルＢ）
サンプルＢは基板を２００℃になるように加熱した状態で酸化物半導体層の成膜を行った。
【０２９２】
また、サンプルＢは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に加熱処理を施さなかった。
【０２９３】
基板を加熱した状態で成膜を行った理由は、酸化物半導体層中でドナーとなる水素を追い出すためである。
【０２９４】
（サンプルＣ）
サンプルＣは基板を２００℃になるように加熱した状態で酸化物半導体層の成膜を行った。
【０２９５】
さらに、サンプルＣは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に窒素雰囲気で６５０℃１時間の加熱処理を施した後、酸素雰囲気で６５０℃１時間の加熱処理を施した。
【０２９６】
窒素雰囲気で６５０℃１時間の加熱処理を施した理由は、酸化物半導体層中でドナーとなる水素を追い出すためである。
【０２９７】
ここで、酸化物半導体層中でドナーとなる水素を追い出すための加熱処理で酸素も離脱し、酸化物半導体層中でキャリアとなる酸素欠損も生じてしまう。
【０２９８】
そこで、酸素雰囲気で６５０℃１時間の加熱処理を施すことにより、酸素欠損を低減する効果を狙った。
【０２９９】
（サンプルＡ〜Ｃのトランジスタの特性）
図１６（Ａ）にサンプルＡのトランジスタの初期特性を示す。
【０３００】
図１６（Ｂ）にサンプルＢのトランジスタの初期特性を示す。
【０３０１】
図１６（Ｃ）にサンプルＣのトランジスタの初期特性を示す。
【０３０２】
サンプルＡのトランジスタの電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃであった。
【０３０３】
サンプルＢのトランジスタの電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃであった。
【０３０４】
サンプルＣのトランジスタの電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃであった。
【０３０５】
ここで、サンプルＡ〜Ｃと同様の成膜方法で形成した酸化物半導体層の断面を透過型顕微鏡（ＴＥＭ）で観察したところ、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣと同様の成膜方法で形成したサンプルには結晶性が確認された。
【０３０６】
そして、驚くべきことに、成膜時に基板加熱を行ったサンプルは、結晶性部分と非結晶性部分とを有し、結晶性部分の配向がｃ軸配向に揃っている結晶性であった。
【０３０７】
通常の多結晶では結晶性部分の配向が揃っておらず、ばらばらの方向を向いているため、成膜時に基板加熱を行ったサンプルは新しい構造を有している。
【０３０８】
また、図１６（Ａ）〜（Ｃ）を比較すると、成膜時に基板加熱を行うこと、又は、成膜後に加熱処理を行うことにより、ドナーとなる水素元素を追い出すことができるため、ｎチャネル型トランジスタのしきい値電圧をプラスシフトできることが理解できる。
【０３０９】
即ち、成膜時に基板加熱を行ったサンプルＢのしきい値電圧は、成膜時に基板加熱を行っていないサンプルＡのしきい値電圧よりもプラスシフトしている。
【０３１０】
また、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣを比較した場合、成膜後に加熱処理を行ったサンプルＣの方が、成膜後に加熱処理を行っていないサンプルＢよりもプラスシフトしていることがわかる。
【０３１１】
また、水素のような軽元素は加熱処理の温度が高いほど離脱しやすいため、加熱処理の温度が高いほど水素が離脱しやすい。
【０３１２】
よって、成膜時又は成膜後の加熱処理の温度を更に高めればよりプラスシフトが可能であると考察した。
【０３１３】
（サンプルＢとサンプルＣのゲートＢＴストレス試験結果）
サンプルＢ（成膜後加熱処理なし）及びサンプルＣ（成膜後加熱処理あり）とに対してゲートＢＴストレス試験を行った。
【０３１４】
まず、基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行い、加熱及びプラスの高電圧印加を行う前のトランジスタの特性を測定した。
【０３１５】
次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。
【０３１６】
次に、ゲート絶縁膜に印加されるＶｇｓに２０Ｖを印加し、そのまま１時間保持した。
【０３１７】
次に、Ｖｇｓを０Ｖとした。
【０３１８】
次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行い、加熱及びプラスの高電圧印加を行った後のトランジスタの特性を測定した。
【０３１９】
以上のようにして、加熱及びプラスの高電圧印加を行う前後のトランジスタの特性を比較することをプラスＢＴ試験と呼ぶ。
【０３２０】
一方、まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行い、加熱及びマイナスの高電圧印加を行う前のトランジスタの特性を測定した。
【０３２１】
次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。
【０３２２】
次に、ゲート絶縁膜にＶｇｓに−２０Ｖを印加し、そのまま１時間保持した。
【０３２３】
次に、Ｖｇｓを０Ｖとした。
【０３２４】
次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行い、加熱及びマイナスの高電圧印加を行った後のトランジスタの特性を測定した。
【０３２５】
以上のようにして、加熱及びマイナスの高電圧印加を行う前後のトランジスタの特性を比較することをマイナスＢＴ試験と呼ぶ。
【０３２６】
図１７（Ａ）はサンプルＢのプラスＢＴ試験結果であり、図１７（Ｂ）はサンプルＢのマイナスＢＴ試験結果である。
【０３２７】
図１８（Ａ）はサンプルＣのプラスＢＴ試験結果であり、図１８（Ｂ）はサンプルＣのマイナスＢＴ試験結果である。
【０３２８】
プラスＢＴ試験及びマイナスＢＴ試験はトランジスタの劣化具合を判別する試験であるが、図１７（Ａ）及び図１８（Ａ）を参照すると少なくともプラスＢＴ試験の処理を行うことにより、しきい値電圧をプラスシフトさせることができることがわかった。
【０３２９】
特に、図１７（Ａ）ではプラスＢＴ試験の処理を行うことにより、トランジスタがノーマリーオフ型になったことがわかる。
【０３３０】
よって、トランジスタの作製時の加熱処理に加えて、プラスＢＴ試験の処理を行うことにより、しきい値電圧のプラスシフト化を促進でき、ノーマリーオフ型のトランジスタを形成することができた。
【０３３１】
図１９はサンプルＡのトランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。
【０３３２】
ここでは、測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０３３３】
なお、図１９ではチャネル幅１μｍあたりのオフ電流量を図示している。
【０３３４】
基板温度が１２５℃（１０００／Ｔが約２．５１）のとき１×１０−１９Ａ以下となっていた。
【０３３５】
基板温度が８５℃（１０００／Ｔが約２．７９）のとき１×１０−２０Ａ以下となっていた。
【０３３６】
つまり、シリコン半導体を用いたトランジスタと比較して極めて低いオフ電流であることがわかった。
【０３３７】
なお、温度が低いほどオフ電流が低下するため、常温であればより低いオフ電流となることは明らかである。
【符号の説明】
【０３３８】
１１ トランジスタ
１２ トランジスタ
２１ トランジスタ
２２ トランジスタ
２３ トランジスタ
３１ 配線
３２ 配線
３３ 配線
３４ 配線
３５ 配線
１０１ 基板
１０２ 絶縁層
２００ 半導体層
２１０ 半導体層
３００ ゲート絶縁層
４１１ 電極
４１２ 電極
４１３ 電極
４２１ 電極
４２２ 電極
４２３ 電極
４２４ 電極
５１０ サイドウォール
６００ 層間絶縁膜
７１１ 酸化物半導体層
７１２ 酸化物半導体層
８００ ゲート絶縁層
８１１ ゲート電極
９１０ サイドウォール
１０１１ 電極
１０１２ 電極
１０２１ 電極
１０２２ 電極
１０２３ 配線
１０２４ 配線
１０２５ 配線
１１００ 層間絶縁膜
１２１１ 配線
１２１２ 配線
【技術分野】
【０００１】
技術分野は連想メモリを備えた半導体装置に関する。
【背景技術】
【０００２】
連想メモリ（ＣＡＭ（Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ））とは、データワードと呼ばれる一連の情報について一致又は不一致の判断を行うことができるメモリである。
【０００３】
連想メモリでは例えば「１０１１０」のようなデータワードの一致又は不一致の判断を行う。
【０００４】
連想メモリとしては、２値連想メモリ（ＢＣＡＭ（Ｂｉｎａｒｙ ＣＡＭ））、３値連想メモリ（ＴＣＡＭ（Ｔｅｒｎａｒｙ ＣＡＭ））等がある。
【０００５】
２値連想メモリでは「Ｌｏｗ（０）」、「Ｈｉｇｈ（１）」の２値のいずれかが各メモリセルに記憶されている。
【０００６】
３値連想メモリでは「Ｌｏｗ（０）」、「Ｈｉｇｈ（１）」、「Ｘ（Ｄｏｎ’ｔ Ｃａｒｅ）」の３値のいずれかがメモリ回路の各メモリセルに記憶されている。
【０００７】
なお、「Ｘ（Ｄｏｎ’ｔ Ｃａｒｅ）」は、読み出し動作のときにどのような値が入力されても一致と判断する値である。
【０００８】
連想メモリの一例として、特許文献１に記載されている容量素子を用いた連想メモリがある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００３−２７２３８６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
連想メモリは一つのメモリセル内の素子数が多く、一つのメモリセルの面積が大きくなりやすい。
【００１１】
そこで、一つのメモリセルの面積を小さくすることを目的とする。
【課題を解決するための手段】
【００１２】
読み出し用のトランジスタのチャネル容量（ゲート電極とチャネル形成領域との間の容量）を用いて電荷の保持を行う。
【００１３】
つまり、読み出し用のトランジスタを電荷保持用のトランジスタとして兼用する。
【００１４】
また、読み出し用且つ電荷保持用のトランジスタのゲートに電荷供給用のトランジスタのソース又はドレインの一方を電気的に接続する。
【００１５】
ここで、読み出し用且つ電荷保持用のトランジスタに用いる半導体は、読み出し速度向上のため、シリコンを含有する半導体を用いると好ましい。読み出し速度をより向上させるためには、シリコンを含有する半導体は結晶性を有していると好ましい。
【００１６】
一方、電荷供給用のトランジスタのリーク量が多い場合、読み出し用且つ電荷保持用のトランジスタのチャネル容量を大きくしなければならなくなり、読み出し用且つ電荷保持用のトランジスタのチャネル形成領域の面積を大きくする必要が生じる場合がある。
【００１７】
そこで、電荷供給用のトランジスタには酸化物半導体を用いると好ましい。
【００１８】
即ち、酸化物半導体はシリコンよりもバンドギャップが広い。
【００１９】
そして、トランジスタに用いる半導体のバンドギャップが広いほど、トランジスタのオフ電流が小さくなる。
【００２０】
したがって、少なくともチャネル形成領域に酸化物半導体を用いたトランジスタは、シリコンを含有する半導体を用いたトランジスタと比較して、ソースとドレインと間のリーク量（トランジスタのオフ電流）が極めて少ない。
【００２１】
よって、電荷供給用のトランジスタに用いる半導体として、酸化物半導体を適用することにより、読み出し用且つ電荷保持用のトランジスタのチャネル形成領域の面積を減らすことができる。
【００２２】
なお、電荷供給用のトランジスタのリーク量が多い場合、リフレッシュ動作が必要になる。
【００２３】
しかしながら、酸化物半導体を用いたトランジスタのようにリーク量が極めて少ないトランジスタを用いることにより、リフレッシュ動作の回数を低減することができる。
【００２４】
そして、リフレッシュ動作の回数を低減すれば、消費電力を少なくすることができる。
【００２５】
つまり、酸化物半導体を電荷供給用のトランジスタに用いることによって、リフレッシュ動作の回数を低減して消費電力を少なくすることができるという副次的な効果もある。
【００２６】
第１乃至第４のトランジスタと、第１乃至第４の配線と、を有し、前記第１の配線には、前記第１のトランジスタのソース又はドレインの一方と、前記第３のトランジスタのソース又はドレインの一方と、が電気的に接続され、前記第２の配線には、前記第２のトランジスタのソース又はドレインの一方と、前記第４のトランジスタのソース又はドレインの一方と、が電気的に接続され、前記第３の配線には、前記第１のトランジスタのゲートと、前記第２のトランジスタのゲートと、が電気的に接続され、前記第４の配線には、前記第３のトランジスタのソース又はドレインの他方と、前記第４のトランジスタのソース又はドレインの他方と、が電気的に接続され、前記第３のトランジスタのゲートには、前記第１のトランジスタのソース又はドレインの他方が電気的に接続され、前記第４のトランジスタのゲートには、前記第２のトランジスタのソース又はドレインの他方が電気的に接続され、前記第１及び前記第２のトランジスタの半導体層として、酸化物半導体層が用いられ、前記第３及び前記第４のトランジスタの半導体層として、シリコンを含有する半導体層が用いられていることを特徴とする半導体装置を提供することができる。
【００２７】
また、前記第３のトランジスタの半導体層と前記第４のトランジスタの半導体層とは共有されていることを特徴とする半導体装置を提供することができる。
【００２８】
また、第１乃至第５のトランジスタと、第１乃至第５の配線と、を有し、前記第１の配線には、前記第１のトランジスタのソース又はドレインの一方と、前記第３のトランジスタのソース又はドレインの一方と、が電気的に接続され、前記第２の配線には、前記第２のトランジスタのソース又はドレインの一方と、前記第４のトランジスタのソース又はドレインの一方と、が電気的に接続され、前記第３の配線には、前記第１のトランジスタのゲートと、前記第２のトランジスタのゲートと、が電気的に接続され、前記第４の配線には、前記第５のトランジスタのソース又はドレインの一方が電気的に接続され、前記第５の配線には、前記第５のトランジスタのゲートが電気的に接続され、前記第３のトランジスタのゲートには、前記第１のトランジスタのソース又はドレインの他方が電気的に接続され、前記第４のトランジスタのゲートには、前記第２のトランジスタのソース又はドレインの他方が電気的に接続され、前記第５のトランジスタのソース又はドレインの他方には、前記第３のトランジスタのソース又はドレインの他方と、前記第４のトランジスタのソース又はドレインの他方と、が電気的に接続され、前記第１及び前記第２のトランジスタの半導体層として、酸化物半導体層が用いられ、前記第３乃至前記第５のトランジスタの半導体層として、シリコンを含有する半導体層が用いられていることを特徴とする半導体装置を提供することができる。
【００２９】
また、前記第１のトランジスタは、前記第３のトランジスタの上方に設けられており、前記第２のトランジスタは、前記第４のトランジスタの上方に設けられており、前記第３のトランジスタの半導体層と前記第４のトランジスタの半導体層と前記第５のトランジスタの半導体層とは共有されていることを特徴とする半導体装置を提供することができる。
【００３０】
前記第１のトランジスタの半導体層と前記第３のトランジスタの半導体層とは重なり、前記第２のトランジスタの半導体層と前記第４のトランジスタの半導体層とは重なることを特徴とする半導体装置を提供することができる。
【００３１】
前記第１のトランジスタの半導体層の一端と前記第３のトランジスタの半導体層の一端とは第１の接続電極を介して電気的に接続され、前記第２のトランジスタの半導体層の一端と前記第４のトランジスタの半導体層の一端とは第２の接続電極を介して電気的に接続され、前記第１のトランジスタの半導体層の一端は、前記第１の接続電極と接し、前記第１のトランジスタの半導体層の他端は、前記第３のトランジスタの前記ゲートとして機能するゲート電極と接し、前記第２のトランジスタの半導体層の一端は、前記第２の接続電極と接し、前記第２のトランジスタの半導体層の他端は、前記第４のトランジスタの前記ゲートとして機能するゲート電極と接し、前記第１の接続電極、前記第２の接続電極、前記第３のトランジスタのゲート電極、及び前記第４のトランジスタのゲート電極は同一工程で形成されたものであることを特徴とする半導体装置を提供することができる。
【００３２】
第１乃至第４のトランジスタはメモリセルに含まれ、前記メモリセルは、前記第３のトランジスタのチャネル容量及び前記第４のトランジスタのチャネル容量により電荷の保持を行うことを特徴とする半導体装置を提供することができる。
【発明の効果】
【００３３】
読み出し用のトランジスタのチャネル容量を用いて電荷の保持を行うことによって、一つのメモリセルの面積を小さくすることができる。
【００３４】
読み出し用且つ電荷保持用のトランジスタには結晶性を有しシリコンを含有する半導体を用い且つ電荷供給用のトランジスタには酸化物半導体を用いることによって、読み出し速度を向上し且つ一つのメモリセルの面積を小さくすることができる。
【図面の簡単な説明】
【００３５】
【図１】半導体装置の一例。
【図２】半導体装置の一例。
【図３】半導体装置の一例。
【図４】半導体装置の一例。
【図５】半導体装置の一例。
【図６】半導体装置の作製方法の一例。
【図７】半導体装置の作製方法の一例。
【図８】半導体装置の作製方法の一例。
【図９】半導体装置の作製方法の一例。
【図１０】半導体装置の作製方法の一例。
【図１１】半導体装置の作製方法の一例。
【図１２】半導体装置の作製方法の一例。
【図１３】半導体装置の作製方法の一例。
【図１４】半導体装置の作製方法の一例。
【図１５】半導体装置の作製方法の一例。
【図１６】実施例１におけるサンプルの初期特性。
【図１７】実施例１におけるサンプルのＢＴ試験結果。
【図１８】実施例１におけるサンプルのＢＴ試験結果。
【図１９】オフ電流と測定時の基板温度の関係。
【発明を実施するための形態】
【００３６】
実施の形態について、図面を用いて詳細に説明する。
【００３７】
但し、発明の趣旨から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。
【００３８】
従って、発明の範囲は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３９】
なお、以下に説明する構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００４０】
また、以下の実施の形態は、いくつかを適宜組み合わせて実施することができる。
【００４１】
（実施の形態１）
連想メモリを有する半導体装置の一例について図１、図２を用いて説明する。
【００４２】
図１は図２のｉ行ｊ列のメモリセル（図２のｂｉｊに対応）の一例を示している。なお、図中、ｉ、ｊ、ｍ、ｎは自然数である。また、ｉはｍより小さく、ｊはｎより小さい。
【００４３】
図１において、一つのメモリセルには、トランジスタ１１、トランジスタ１２、トランジスタ２１、トランジスタ２２、配線３１、配線３２、配線３３、及び配線３４が配置されている。
【００４４】
トランジスタ１１及びトランジスタ１２は、電荷供給用のトランジスタとしての機能を有する。
【００４５】
なお、トランジスタ１１及びトランジスタ１２には酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（ＯＳ））を用いているため、トランジスタの回路記号の下にＯＳという符号を付している。
【００４６】
トランジスタ２１及びトランジスタ２２は、読み出し用のトランジスタ及び電荷保持用のトランジスタとしての機能を有する。
【００４７】
図１ではトランジスタ１１、トランジスタ１２、トランジスタ２１、トランジスタ２２はｎチャネル型トランジスタを用いているが必要に応じてｐチャネル型トランジスタを用いても良い。
【００４８】
なお、ｐチャネル型トランジスタを用いる場合は必要に応じて入力信号又は入力電圧の極性を反転させれば良い。
【００４９】
配線３１及び配線３２は、サーチ線としての機能を有する。
【００５０】
なお、図中のＳＬ及び／ＳＬはサーチ線を意味する。
【００５１】
また、ＳＬｘ（ｘは任意の数）と表記した場合、ｘ列目のメモリセルに配置されたサーチ線ＳＬであることを意味する。
【００５２】
配線３３は、ワード線としての機能を有する。
【００５３】
なお、図中のＷＬはワード線を意味する。
【００５４】
また、ＷＬｙ（ｙは任意の数）と表記した場合、ｙ行目のメモリセルに配置されたワード線ＷＬであることを意味する。
【００５５】
配線３４は、マッチ線としての機能を有する。
【００５６】
なお、図中のＭＬはマッチ線を意味する。
【００５７】
また、ＭＬｙ（ｙは任意の数）と表記した場合、ｙ行目のメモリセルに配置されたマッチ線ＭＬであることを意味する。
【００５８】
配線３１には、トランジスタ１１のソース又はドレインの一方と、トランジスタ２１のソース又はドレインの一方と、が電気的に接続されている。
【００５９】
配線３２には、トランジスタ１２のソース又はドレインの一方と、トランジスタ２２のソース又はドレインの一方と、が電気的に接続されている。
【００６０】
配線３３には、トランジスタ１１のゲートと、トランジスタ１２のゲートと、が電気的に接続されている。
【００６１】
なお、トランジスタ１１のゲート及びトランジスタ１２のゲートをそれぞれ異なる配線に電気的に接続しても良い。
【００６２】
但し、トランジスタ１１のゲート及びトランジスタ１２のゲートには同じ信号を入力するため、図１のようにトランジスタ１１のゲート及びトランジスタ１２のゲートを共通の配線に電気的に接続することが好ましい。
【００６３】
配線３４には、トランジスタ２１のソース又はドレインの他方と、トランジスタ２２のソース又はドレインの他方と、が電気的に接続されている。
【００６４】
配線３１及び配線３２は、列方向に沿って並ぶメモリセル群に共通して設けられている。
【００６５】
配線３３及び配線３４は、行方向に沿って並ぶメモリセル群に共通して設けられている。
【００６６】
トランジスタ１１のソース又はドレインの他方には、トランジスタ２１のゲートが電気的に接続されている。
【００６７】
トランジスタ１２のソース又はドレインの他方には、トランジスタ２２のゲートが電気的に接続されている。
【００６８】
なお、本明細書では、直接接続されている状態、若しくは、回路動作に影響のない素子を介して接続されている状態を「電気的に接続」されていると呼んでいる。
【００６９】
回路動作に影響のない素子とは、入力が信号の場合は信号の内容を変えずに出力する素子であり、入力が電圧の場合は電圧の極性を変えずに出力する素子であり、具体的には、抵抗素子、スイッチ、ダイオード等である。スイッチとしては例えばトランジスタ等がある。なお、入力が電圧の場合は容量素子等も含まれる。
【００７０】
また、図２においてメモリセル（ｂｘｙと表記）が行方向及び列方向に沿って並んでいる。
【００７１】
なお、ｂｘｙ（ｘ、ｙは任意の数）と表記した場合、ｘ番目の列、ｙ番目の行に配置されたメモリセルであることを意味する。
【００７２】
また、図２において、各行にプリチャージを行うための手段（図２では「Ｈｉｇｈ（１）」が入出力されるトランジスタ）と、各行の出力を整えるためのバッファと、が備えられている。
【００７３】
また、出力Ｇｙは判定回路に入力され、判定回路にて出力Ｇｙ（「Ｈｉｇｈ（１）」又は「Ｌｏｗ（０）」）に応じて一致、不一致を判定する。
【００７４】
ここで、各動作（書き込み動作、読み出し動作）について説明する。
【００７５】
以下では、図１及び図２のｉ行ｊ列のメモリセルの動作を例に説明するが、他のメモリセルでも同様の動作を繰り返すことにより、全てのメモリセルにおいて書き込み動作及び読み出し動作を行うことができる。
【００７６】
書き込み動作を行う場合、まず、ワード線ＷＬｉを選択して、トランジスタ１１のゲート及びトランジスタ１２のゲートを開いた状態（トランジスタをオン状態）とする。
【００７７】
そして、サーチ線ＳＬｊ及びサーチ線／ＳＬｊに「Ｈｉｇｈ（１）」又は「Ｌｏｗ（０）」に対応する電圧を入力する。
【００７８】
ここで、３値連想メモリ（ＴＣＡＭ）の場合、サーチ線ＳＬｊの入力Ｓｊ及びサーチ線／ＳＬｊの入力／Ｓｊの組み合わせは、Ｓｊが「Ｈｉｇｈ（１）」且つ／Ｓｊが「Ｌｏｗ（０）」の第１状態、Ｓｊが「Ｌｏｗ（０）」且つ／Ｓｊが「Ｈｉｇｈ（１）」の第２状態、及びＳｊが「Ｌｏｗ（０）」且つ／Ｓｊが「Ｌｏｗ（０）」の第３状態である。
【００７９】
なお、「Ｈｉｇｈ（１）」は電源電圧Ｖｄｄである。
【００８０】
また、「Ｌｏｗ（０）」は低電源電圧Ｖｓｓ又は接地電位ＧＮＤである。
【００８１】
低電源電圧Ｖｓｓは電源電圧Ｖｄｄよりも低い電圧である。
【００８２】
基準電位が接地電位ＧＮＤとならない場合は、電源電位Ｖｄｄと対になる電源電圧を低電源電圧Ｖｓｓと呼んでいる。
【００８３】
第１状態及び第２状態は、Ｓｊと／Ｓｊとが逆の極性である。
【００８４】
そして、第１状態はＳｊに「Ｈｉｇｈ（１）」が入力されるので、メモリセルｂｉｊの状態は「Ｈｉｇｈ（１）」である。
【００８５】
また、第２状態はＳｊに「Ｌｏｗ（０）」が入力されるので、メモリセルｂｉｊの状態は「Ｌｏｗ（０）」である。
【００８６】
そして、第３状態はＳｊ及び／Ｓｊの双方に「Ｌｏｗ（０）」が入力されるので、メモリセルｂｉｊの状態は「Ｘ（Ｄｏｎ’ｔ Ｃａｒｅ）」である。
【００８７】
なお、メモリセルｂｉｊ内に情報ｂｉｊ及び情報／ｂｉｊがそれぞれ記憶される。
【００８８】
ｂｉｊはトランジスタ２１のチャネル容量に記憶された情報であり、／ｂｉｊはトランジスタ２２のチャネル容量に記憶された情報である。
【００８９】
「Ｘ（Ｄｏｎ’ｔ Ｃａｒｅ）」は、読み出し動作のときにどのような値が入力されても一致と判断する値である。
【００９０】
以上と同様の動作を各メモリセルにおいて行うことにより、各メモリセルに書き込みを行う。
【００９１】
書き込み動作が終了した後は、トランジスタ１１のゲート及びトランジスタ１２のゲートを閉じた状態（トランジスタをオフ状態）とする。
【００９２】
よって、読み出し動作を行う場合には、トランジスタ１１のゲート及びトランジスタ１２のゲートが閉じた状態（トランジスタをオフ状態）となっている。
【００９３】
読み出し動作を行う場合は、マッチ線ＭＬｉに「Ｈｉｇｈ（１）」をプリチャージする。
【００９４】
次に、サーチ線ＳＬｊ及びサーチ線／ＳＬｊに「Ｈｉｇｈ（１）」又は「Ｌｏｗ（０）」に対応する電圧を入力する。
【００９５】
なお、読み出し動作のときは、サーチ線ＳＬｊの入力Ｓｊとサーチ線／ＳＬｊの入力／Ｓｊとを逆極性とする。
【００９６】
読み出し動作時におけるｂｉｊ、／ｂｉｊ、Ｓｊ、／Ｓｊ、及びＭＬｉの関係を表１に示す。
【００９７】
【表１】
【００９８】
表１に示すように、メモリセルへの書き込み動作が第１状態又は第２状態で行われた場合であって、入力Ｓｊがメモリセル内のｂｉｊと一致する場合はマッチ線ＭＬｉの電位が「Ｈｉｇｈ（１）」のままとなる。
【００９９】
一方、メモリセルへの書き込み動作が第１状態又は第２状態で行われた場合であって、入力Ｓｊがメモリセル内のｂｉｊと一致しない場合はマッチ線ＭＬｉの電位が「Ｌｏｗ（０）」となる。
【０１００】
また、メモリセルへの書き込み動作が第３状態（「Ｘ（Ｄｏｎ’ｔ Ｃａｒｅ）」）で行われた場合は、読み出し動作のとき、トランジスタ２１のゲート及びトランジスタ２２のゲートが閉じた状態（トランジスタをオフ状態）になっているので、サーチ線ＳＬｊの入力Ｓｊとサーチ線／ＳＬｊの入力／Ｓｊがマッチ線ＭＬｉに供給されることがない。
【０１０１】
したがって、メモリセルへの書き込み動作が第３状態（「Ｘ（Ｄｏｎ’ｔ Ｃａｒｅ）」）で行われた場合は、入力Ｓｊとメモリセル内のｂｉｊの一致又は不一致にかかわらず、マッチ線ＭＬｉの電位は「Ｈｉｇｈ（１）」のままとなる。
【０１０２】
ここで、マッチ線ＭＬｉの出力Ｇｉを判定する判定回路において、出力Ｇｉが「Ｈｉｇｈ（１）」の場合は一致と判断し、出力Ｇｉが「Ｌｏｗ（０）」の場合は不一致と判断する。
【０１０３】
よって、行方向に並ぶメモリセルのうち全てが一致する場合はマッチ線ＭＬｉの電位が「Ｈｉｇｈ（１）」となり一致と判断される。つまり、行方向に並ぶ全てのメモリセルにおいて、書き込み動作が第１の状態又は第２の状態で行われ、かつ入力Ｓｊがｂｊと一致する場合、又は書き込み動作が第３の状態で行われた場合は、マッチ線ＭＬｉの電位が「Ｈｉｇｈ（１）」となり一致と判断される。
【０１０４】
一方、行方向に並ぶメモリセルのうち一つでも一致しない場合はマッチ線ＭＬｉの電位が「Ｌｏｗ（０）」となるので不一致と判断される。つまり、行方向に並ぶ全てのメモリセルにおいて、書き込み動作が第１の状態又は第２の状態で行われ、かつ入力Ｓｊがメモリセル内のｂｊと一致しない場合は、マッチ線ＭＬｉの電位が「Ｌｏｗ（０）」となるので不一致と判断される。
【０１０５】
以上のように、連想メモリではデータワードの一致又は不一致を行毎に判断し、一致する行が一つでもあった場合は連想メモリ全体として一致と判断し、一致する行が一つもなかった場合は連想メモリ全体として不一致と判断する。
【０１０６】
例えば、図３のようにデータワード「１０１１０」が入力される場合、１行目はデータワード「１０１００」が記憶されており、入力されたデータワード「１０１１０」と一致しないため１行目は不一致と判断される。
【０１０７】
また、図３において、Ｌ行目はデータワード「１０１１０」が記憶されており、入力されたデータワード「１０１１０」と一致するためＬ行目は一致と判断される。
【０１０８】
また、図３において、Ｍ行目はデータワード「１０１１Ｘ」が記憶されており、Ｘは全て一致であることから、入力されたデータワード「１０１１０」と一致するためＭ行目は一致と判断される。
【０１０９】
また、図３において、Ｎ行目はデータワード「１０１ＸＸ」が記憶されており、Ｘは全て一致であることから、入力されたデータワード「１０１１０」と一致するためＮ行目は一致と判断される。
【０１１０】
よって、図３の場合は一致する行があるため、連想メモリ全体として一致と判断される。
【０１１１】
一方、一致する行が一つもない場合は、連想メモリ全体として不一致と判断される。
【０１１２】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
【０１１３】
（実施の形態２）
図１、図２、図４、図５において、「Ｘ（Ｄｏｎ’ｔ Ｃａｒｅ）」を記憶せずに、第１状態及び第２状態のみを書き込んだ場合は２値連想メモリ（ＢＣＡＭ）となる。
【０１１４】
つまり、図１、図２、図４、図５は、２値連想メモリ（ＢＣＡＭ）及び３値連想メモリ（ＴＣＡＭ）の双方に利用できる。
【０１１５】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
【０１１６】
（実施の形態３）
２値連想メモリ（ＢＣＡＭ）又は３値連想メモリ（ＴＣＡＭ）において、各メモリセルの記憶内容を書き込み後に確認したい場合がある。
【０１１７】
２値連想メモリ（ＢＣＡＭ）の場合だと、読み込み動作を繰り返すことにより、各行に記憶されたデータワードを確認できるため、読み込み動作のみで各メモリセルの記憶内容を確認することができる。
【０１１８】
ところが、図３で示した例のように、３値連想メモリ（ＴＣＡＭ）においては複数の行が一致する場合がある。
【０１１９】
そのため、複数の行が一致した場合は、一致した各行の内容に「Ｘ」が含まれるのか否かの判別が難しいため、読み出し動作を繰り返しても、各メモリセルの記憶内容が判断できない場合がある。
【０１２０】
また、別のメモリを用意して書き込んだ情報を記憶しておく方法もある。
【０１２１】
しかしながら、別のメモリに記憶する方法は面積の大きいメモリを別途用意形成するため好ましい方法とはいえない。
【０１２２】
そこで、本実施の形態では各メモリセルの記憶内容を書き込み後に確認可能な構成について図４、図５を用いて説明する。
【０１２３】
図４の構成は、図１において、トランジスタ２１のソース又はドレインの他方とトランジスタ２２のソース又はドレインの他方との接続部と、マッチ線である配線３４と、の間にトランジスタ２３を追加した構成である。
【０１２４】
図４において、トランジスタ２３のソース又はドレインの一方は、トランジスタ２１のソース又はドレインの他方とトランジスタ２２のソース又はドレインの他方との接続部と電気的に接続されている。
【０１２５】
図４において、トランジスタ２３のソース又はドレインの他方は、配線３４と電気的に接続されている。
【０１２６】
図４において、トランジスタ２３のゲートは、配線３５と電気的に接続されている。
【０１２７】
なお、本実施の形態ではトランジスタ２３はｎチャネル型トランジスタであるが、ｐチャネル型トランジスタとしても良い。
【０１２８】
ｐチャネル型トランジスタとする場合は、適宜、入力信号又は入力電圧の極性を調整すれば良い。
【０１２９】
配線３５は、読み出し選択線としての機能を有する。
【０１３０】
なお、図中のＲＬは読み出し選択線を意味する。
【０１３１】
また、ＲＬｙ（ｙは任意の数）と表記した場合、ｙ行目のメモリセルに配置された読み出し選択線ＲＬであることを意味する。
【０１３２】
配線３５は、行方向に沿って並ぶメモリセル群に共通して設けられている。
【０１３３】
図５の構成は、図２において、読み出し選択線ＲＬを追加し、読み出し選択線ＲＬへ「Ｈｉｇｈ（１）」又は「Ｌｏｗ（０）」を入力する手段（トランジスタ等）を追加し、且つ、マッチ線ＭＬへ「Ｌｏｗ（０）」を入力する手段（トランジスタ等）を追加した構成である。
【０１３４】
本実施の形態ではトランジスタ２３及び読み出し選択線ＲＬを追加したことによって、書き込み動作及び読み出し動作の他に確認動作を行うことが可能となる。
【０１３５】
図４及び図５の動作について説明する。
【０１３６】
以下では、図４及び図５のｉ行ｊ列のメモリセルの動作を例に説明するが、他のメモリセルでも同様の動作を繰り返すことにより、全てのメモリセルにおいて書き込み動作、読み出し動作、及び確認動作を行うことができる。
【０１３７】
まず、書き込み動作については、図１、図２と同様である。
【０１３８】
書き込み動作時、トランジスタ２３はオン状態でもオフ状態でもどちらでもよい。
【０１３９】
但し、書き込み動作時にマッチ線ＭＬｉの電気的な状態が、サーチ線ＳＬｊに影響しないようにするため、トランジスタ２３をオフ状態とすることが好ましい。
【０１４０】
よって、確認動作を行わない実施の形態１においても、マッチ線ＭＬの電気的な状態がサーチ線ＳＬに影響しないようにするためにトランジスタ２３を追加しても良い。
【０１４１】
次に、読み込み動作についても、図１、図２と同様である。
【０１４２】
但し、読み込み動作時には、マッチ線ＭＬｉと、トランジスタ２１のソース又はドレインの他方とトランジスタ２２のソース又はドレインの他方との接続部と、を導通させる必要があるため、読み込み動作時はトランジスタ２３をオン状態とする。
【０１４３】
次に、確認動作の場合、全てのサーチ線Ｓ１〜Ｓｎ及びサーチ線／Ｓ１〜／Ｓｎを「Ｌｏｗ（０）」にプリチャージする。
【０１４４】
そして、ｉ行目のデータを読み出す場合、ｉ行目のマッチ線ＭＬｉ及び読み出し選択線ＲＬｉを「Ｈｉｇｈ（１）」とし、且つ、ｉ行目以外のマッチ線ＭＬ１〜ＭＬｉ−１、ＭＬｉ＋１〜ＭＬｍ及び読み出し選択線ＲＬ１〜ＲＬｉ−１、ＲＬｉ＋１〜ＲＬｍを「Ｌｏｗ（０）」とする。
【０１４５】
このとき、ｉ行目のメモリセルに記憶されたｂｉｊに応じてＳｊの出力が「Ｈｉｇｈ（１）」又は「Ｌｏｗ（０）」となる。
【０１４６】
つまり、ｂｉｊが「Ｈｉｇｈ（１）」の場合はトランジスタ２１がオン状態となっているため、マッチ線ＭＬｉの電圧「Ｈｉｇｈ（１）」がＳＬｊに入力され、Ｓｊとして「Ｈｉｇｈ（１）」が出力される。
【０１４７】
一方、ｂｉｊが「Ｌｏｗ（０）」の場合はトランジスタ２１がオフ状態となっているため、マッチ線ＭＬｉの電圧「Ｈｉｇｈ（１）」がＳＬｊに入力されず、Ｓｊはプリチャージされた「Ｌｏｗ（０）」のままである。
【０１４８】
また、ｉ行目のメモリセルに記憶された／ｂｉｊに応じて／Ｓｊの出力が「Ｈｉｇｈ（１）」又は「Ｌｏｗ（０）」となる。
【０１４９】
つまり、／ｂｉｊが「Ｈｉｇｈ（１）」の場合はトランジスタ２２がオン状態となっているため、マッチ線ＭＬｉの電圧「Ｈｉｇｈ（１）」が／ＳＬｊに入力され、／Ｓｊとして「Ｈｉｇｈ（１）」が出力される。
【０１５０】
一方、／ｂｉｊが「Ｌｏｗ（０）」の場合はトランジスタ２２がオフ状態となっているため、マッチ線ＭＬｉの電圧「Ｈｉｇｈ（１）」が／ＳＬｊに入力されず、／Ｓｊはプリチャージされた「Ｌｏｗ（０）」のままである。
【０１５１】
以上のように、確認動作によって、Ｓｊの出力からｂｉｊの内容が確認でき、／Ｓｊの出力から／ｂｉｊの内容が確認できる。つまり、確認動作によって、各メモリセルの記憶内容を確認することができる。
【０１５２】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
【０１５３】
（実施の形態４）
図１、図４ではチャネル容量を用いて電荷を保持（データを記憶）することにより、一つのメモリセルの面積を小さくしている。
【０１５４】
一方、トランジスタ２１のゲートに第１の容量素子の一方の電極を電気的に接続し、且つ、第１の容量素子の他方の電極を「Ｌｏｗ（０）」とし、トランジスタ２２のゲートに第２の容量素子の一方の電極を電気的に接続し、且つ、第２の容量素子の他方の電極を「Ｌｏｗ（０）」としても良い。
【０１５５】
上記構成の場合、第１の容量素子及び第２の容量素子を設ける必要があるが、トランジスタ１１及びトランジスタ１２の半導体として酸化物半導体を用いているため、第１の容量素子及び第２の容量素子の面積を小さくしても電荷の保持が可能である。
【０１５６】
よって、第１の容量素子及び第２の容量素子を設けた場合であっても、第１の容量素子及び第２の容量素子の面積を最小限に抑えることができるので、一つのメモリセルの面積を小さくすることができる。
【０１５７】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
【０１５８】
（実施の形態５）
図１及び図４において、読み出し用且つ電荷保持用のトランジスタ（トランジスタ２１、トランジスタ２２）に用いる半導体は、読み出し速度向上のため、結晶性を有し、シリコンを含有する半導体を用いると好ましい。
【０１５９】
一方、電荷供給用のトランジスタ（トランジスタ１１、トランジスタ１２）のリーク量が多いと、読み出し用且つ電荷保持用のトランジスタのチャネル容量を大きくする必要があるため、読み出し用且つ電荷保持用のトランジスタのチャネル形成領域の面積を大きくしなければならない。
【０１６０】
そこで、電荷供給用のトランジスタ（トランジスタ１１、トランジスタ１２）は酸化物半導体を用いると好ましい。
【０１６１】
酸化物半導体はシリコンよりもバンドギャップが広く、酸化物半導体を用いたトランジスタは、シリコンを用いたトランジスタと比較して、ソースとドレインと間のリーク量（トランジスタのオフ電流）が極めて少ない。
【０１６２】
よって、電荷供給用のトランジスタ（トランジスタ１１、トランジスタ１２）に用いる半導体として、酸化物半導体を適用することにより、読み出し用且つ電荷保持用のトランジスタのチャネル形成領域の面積を減らすことができる。
【０１６３】
読み出し速度向上のため、読み出し用且つ電荷保持用のトランジスタ（トランジスタ２１、トランジスタ２２）はマッチ線ＭＬ（配線３４）にプリチャージした電位を素早く変化させる必要がある。
【０１６４】
そのため、読み出し用且つ電荷保持用のトランジスタ（トランジスタ２１、トランジスタ２２）のチャネル幅は広くした方が好ましい。
【０１６５】
一方、オフ電流を小さくするため、電荷供給用のトランジスタ（トランジスタ１１、トランジスタ１２）のチャネル幅は狭くした方が好ましい。
【０１６６】
したがって、読み出し用且つ電荷保持用のトランジスタ（トランジスタ２１、トランジスタ２２）のチャネル幅を電荷供給用のトランジスタ（トランジスタ１１、トランジスタ１２）のチャネル幅よりも広くすることが好ましい。
【０１６７】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
【０１６８】
（実施の形態６）
本実施の形態では、半導体材料について説明する。
【０１６９】
結晶性を有し、シリコンを含有する半導体としては、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）等がある。
【０１７０】
シリコンを含有する半導体は、単結晶、多結晶、微結晶等のように結晶性を有していればどのようなものでも良いが、移動度向上のためには単結晶が最も好ましい。
【０１７１】
酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）とを含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。
【０１７２】
また、酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、又はランタノイドから選ばれた一種又は複数種を有することが好ましい。
【０１７３】
ランタノイドとして、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）がある。
【０１７４】
例えば、一元系金属の酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛等を用いることができる。
【０１７５】
また、例えば、二元系金属の酸化物半導体として、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物等を用いることができる。
【０１７６】
また、例えば、三元系金属の酸化物半導体として、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物等を用いることができる。
【０１７７】
また、例えば、四元系金属の酸化物半導体として、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物等を用いることができる。
【０１７８】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含有させても良い。
【０１７９】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。
【０１８０】
あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いても良い。
【０１８１】
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【０１８２】
酸化物半導体は単結晶でも、非単結晶でもよい。
【０１８３】
非単結晶の場合、非晶質でも、多結晶でもよい。また、非晶質中に結晶性を有する部分を含む構造でもよい。なお、アモルファスは欠陥が多いため、非アモルファスが好ましい。
【０１８４】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
【０１８５】
（実施の形態７）
連想メモリを用いた半導体装置の作製方法の一例について、図６〜図１５を用いて説明する。
【０１８６】
なお、図１０〜図１３は図１〜図２に対応する上面図であり、４つのメモリセルを図示している。
【０１８７】
また、図１４〜図１５は図４〜図５に対応する上面図であり、１つのメモリセルを図示している。
【０１８８】
そして、図１０〜図１５のＡ−Ｂ断面における断面図が図６〜図９に対応している。
【０１８９】
図６〜図１５との間で同一部分又は同様な機能を有する部分には同一の符号を共通に付している。
【０１９０】
まず、基板１０１上の絶縁層１０２と、絶縁層１０２上の半導体層２００と、を有する構造体を用意する（図６（Ａ））。
【０１９１】
図６（Ａ）の構造体としては、ＳＯＩ基板（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ）等を用いることができる。
【０１９２】
または、基板１０１上に絶縁層１０２、半導体層２００を順次形成することにより図６（Ａ）の構造体を形成しても良い。
【０１９３】
基板１０１としては、シリコンウェハ、ガラス基板、石英基板、金属基板（ステンレス基板等）を用いることができるがこれらに限定されない。
【０１９４】
なお、図６（Ａ）の構造体の代わりにシリコンウェハを用いてトランジスタを形成しても良い。
【０１９５】
絶縁層１０２としては、絶縁性を有していればどのような材料でも用いることができる。例えば、酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜、酸素を含む窒化珪素膜、窒化アルミニウム膜、酸化アルミニウム膜、酸化ハフニウム膜等を用いることができるがこれらに限定されない。絶縁層１０２は、単層構造でも積層構造でも良い。
【０１９６】
半導体層２００は、結晶性を有し、シリコンを含有する半導体を用いることが好ましいがこれに限定されない。例えば、結晶性又は非晶質の酸化物半導体を用いても良い。また、非晶質のシリコンを含有する半導体を用いてもよい。
【０１９７】
シリコンを含有する半導体としては、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）等がある。
【０１９８】
シリコンを含有する半導体は、単結晶、多結晶、微結晶等のように結晶性を有していればどのようなものでも良いが、移動度向上のためには単結晶が最も好ましい。
【０１９９】
次に、半導体層２００をエッチング加工して島状の半導体層２１０を形成し、半導体層２１０上にゲート絶縁層３００を形成する（図６（Ｂ）、図１０（Ａ）、図１４（Ａ））。
【０２００】
ゲート絶縁層３００は、絶縁性を有していればどのような材料でも用いることができる。例えば、酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜、酸素を含む窒化珪素膜、窒化アルミニウム膜、酸化アルミニウム膜、半導体層２１０を酸化又は窒化した膜、酸化ハフニウム膜等を用いることができるがこれらに限定されない。ゲート絶縁層３００は、単層構造でも積層構造でも良い。
【０２０１】
図６（Ｂ）では、図１のトランジスタ２１に用いる半導体層と、図１のトランジスタ２２に用いる半導体層と、を共有している（一体形成している）。
【０２０２】
図６（Ｂ）のように、図１のトランジスタ２１に用いる半導体層と、図１のトランジスタ２２に用いる半導体層と、を共有することにより、図１のメモリセルを作製するに際して、一つのメモリセルの面積を小さくすることができる。
【０２０３】
なお、トランジスタ２１に用いる半導体層と、トランジスタ２２に用いる半導体層と、を分離しても良い。
【０２０４】
図１０（Ａ）では、図４のトランジスタ２１に用いる半導体層と、図４のトランジスタ２２に用いる半導体層と、図４のトランジスタ２３に用いる半導体層と、を共有している（一体形成している）。
【０２０５】
図１０（Ａ）のように、図４のトランジスタ２１に用いる半導体層と、図４のトランジスタ２２に用いる半導体層と、図４のトランジスタ２３に用いる半導体層と、を共有することにより、図４のメモリセルを作製するに際して、一つのメモリセルの面積を小さくすることができる。
【０２０６】
なお、トランジスタ２１に用いる半導体層と、トランジスタ２２に用いる半導体層と、図４のトランジスタ２３に用いる半導体層と、を分離しても良い。
【０２０７】
次に、ゲート絶縁層３００に複数の開口部を設ける（図６（Ｃ））。
【０２０８】
複数の開口部は、トランジスタのソース又はドレインとなる位置に設けられる。
【０２０９】
次に、ゲート絶縁層３００上のゲート電極と、開口部を介して半導体層２１０に電気的に接続される接続電極と、を同時に形成する。さらに、ゲート電極及び接続電極をマスクとして不純物元素を添加する（図７（Ａ）、図１０（Ｂ）、図１４（Ｂ））。ゲート電極と接続電極とは同一工程で同時に形成されているため、ゲート電極と接続電極とは同層であるといえる。ゲート電極と接続電極とは同一工程で同時に形成されているため、ゲート電極と接続電極とは同じ出発膜を用いて形成されたものであるともいえる。
【０２１０】
不純物元素としてはドナー元素（燐、ヒ素等）又はアクセプター元素（ホウ素等）を用いることができる。
【０２１１】
なお、接続電極と半導体層とが接する箇所の抵抗を下げるため、接続電極形成前に、接続電極が接する箇所に選択的に不純物元素を添加しておいても良い。
【０２１２】
なお、電極４１１、電極４１２、電極４１３がゲート電極に対応する。
【０２１３】
また、電極４２１、電極４２２、電極４２３、電極４２４が接続電極に対応する。
【０２１４】
そして、電極４１１は、図１、図４のトランジスタ２１のゲート電極に対応する。
【０２１５】
また、電極４１２は、図１、図４のトランジスタ２２のゲート電極に対応する。
【０２１６】
また、電極４１３は、図４のトランジスタ２３のゲート電極に対応する。
【０２１７】
ゲート電極及び接続電極は、導電性を有していればどのような材料でも用いることができる。例えば、アルミニウム、チタン、モリブデン、タングステン、金、銀、銅、導電性を付与する不純物を添加したシリコン、様々な合金、酸化物導電層（代表的にはインジウム錫酸化物等）等を用いることができるがこれらに限定されない。ゲート電極及び接続電極は、単層構造でも積層構造でも良い。
【０２１８】
次に、サイドウォール用絶縁層を形成した後、サイドウォール用絶縁層をエッチバックすることにより、ゲート電極の側面及び接続電極の側面にサイドウォール５１０を形成し、サイドウォール、ゲート電極及び接続電極をマスクとして不純物元素を添加する（図７（Ｂ））。
【０２１９】
なお、サイドウォール形成時にゲート絶縁層３００の一部も同時に除去する（図７（Ｂ））。
【０２２０】
サイドウォール用絶縁層としては、絶縁性を有していればどのような材料でも用いることができる。例えば、酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜、酸素を含む窒化珪素膜、窒化アルミニウム膜、酸化アルミニウム膜、酸化ハフニウム膜等を用いることができるがこれらに限定されない。サイドウォール用絶縁層は、単層構造でも積層構造でも良い。
【０２２１】
次に、ゲート電極上及び接続電極上に層間絶縁膜６００を形成する（図７（Ｃ））。
【０２２２】
層間絶縁膜６００は、酸化シリコン膜、窒化シリコン膜、窒素を含む酸化シリコン膜、酸素を含む窒化シリコン膜、ポリイミド、アクリル、シロキサンポリマー、窒化アルミニウム膜、酸化アルミニウム膜、酸化ハフニウム膜等を用いることができるがこれらに限定されない。層間絶縁膜６００は、単層構造でも積層構造でも良い。
【０２２３】
次に、層間絶縁膜６００をエッチバック又は研磨（機械研磨、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等）することにより、ゲート電極及び接続電極の上面（表面）を露出させる（図８（Ａ））。
【０２２４】
層間絶縁膜６００の埋め込みを行うことによって、コンタクトホールを形成することなく、ゲート電極の上面（表面）及び接続電極の上面（表面）を露出することができるので、マスク数を削減することができる。
【０２２５】
ゲート電極及び接続電極の上面（表面）を露出させた層間絶縁膜６００は、ゲート電極及び接続電極の間に埋め込まれた状態となっている。
【０２２６】
よって、ゲート電極及び接続電極の上面（表面）を露出させた層間絶縁膜６００は、埋込絶縁層であるといえる。
【０２２７】
なお、後に形成する酸化物半導体層を結晶性を有するものとする場合、酸化物半導体層が形成される層間絶縁膜６００表面の平坦性が高いことが好ましい。
【０２２８】
そのため、ゲート電極及び接続電極の上面（表面）を露出させる方法はＣＭＰを用いることが好ましい。
【０２２９】
次に、層間絶縁膜６００（埋込絶縁層）上、接続電極上、及び、ゲート電極上に酸化物半導体層７１１、酸化物半導体層７１２を形成する（図８（Ｂ）、図１１（Ａ）、図１４（Ｃ））。
【０２３０】
なお、酸化物半導体層７１１は、図１、図４のトランジスタ１１の半導体層に対応する。
【０２３１】
また、酸化物半導体層７１２は、図１、図４のトランジスタ１２の半導体層に対応する。
【０２３２】
そして、酸化物半導体層の一端は接続電極に接しており、酸化物半導体層の他端はゲート電極に接している。
【０２３３】
さらに、酸化物半導体層は、接続電極とゲート電極との間の領域と重なる位置に配置されており、且つ、下層の半導体層と重なる位置に配置されている。
【０２３４】
以上のような構成とすることによって、一つのメモリセルの面積を縮小することができる。
【０２３５】
ここで、水素元素は酸化物半導体層中においてキャリア（ドナー）となる。
【０２３６】
また、水素元素は還元性を有するので酸素欠損を誘発する元素でもある。
【０２３７】
よって、水素元素はキャリアを誘発する２つの要因を双方有しているため、水素元素を含む物質は酸化物半導体層を高純度化してＩ型に近づけることを妨げる物質であるといえる。
【０２３８】
なお、水素元素を含む物質とは、水素、水分、水酸化物、水素化物等を含む。
【０２３９】
一方、層間絶縁膜６００をプラズマＣＶＤ法で形成した場合、成膜ガスに水素元素が含まれるため、層間絶縁膜６００中に水素が取り込まれて酸化物半導体層に悪影響を与える。
【０２４０】
また、ポリイミド、アクリル、シロキサンポリマー等の樹脂膜は水分を多量に含むため、水分が酸化物半導体層に悪影響を与える。
【０２４１】
そのため、酸化物半導体層７１１及び酸化物半導体層７１２と接する層間絶縁膜６００は水素を含まないスパッタ法で形成された膜であることが好ましい。特にスパッタ法で形成された酸化シリコン膜又は酸化アルミニウム膜が好適である。
【０２４２】
次に、酸化物半導体層７１１上及び酸化物半導体層７１２上にゲート絶縁層８００を形成し、ゲート絶縁層８００上にゲート電極８１１（ゲート配線）を形成する（図８（Ｃ）、図１１（Ｂ）、図１５（Ａ））。
【０２４３】
ゲート絶縁層８００は、絶縁性を有していればどのような材料でも用いることができる。例えば、酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜、酸素を含む窒化珪素膜、窒化アルミニウム膜、酸化アルミニウム膜、酸化ハフニウム膜等を用いることができるがこれらに限定されない。ゲート絶縁層８００は、単層構造でも積層構造でも良い。
【０２４４】
ゲート電極８１１は、導電性を有していればどのような材料でも用いることができる。例えば、アルミニウム、チタン、モリブデン、タングステン、金、銀、銅、導電性を付与する不純物を添加したシリコン、様々な合金、酸化物導電層（代表的にはインジウム錫酸化物等）等を用いることができるがこれらに限定されない。ゲート電極（ゲート配線）は、単層構造でも積層構造でも良い。
【０２４５】
ゲート電極８１１は、図１、図４のトランジスタ１１のゲート電極、トランジスタ１２のゲート電極、及び、配線３３（ワード線ＷＬ）に対応する。
【０２４６】
次に、サイドウォール用絶縁層を形成した後、サイドウォール用絶縁層をエッチバックすることにより、ゲート電極の側面にサイドウォール９１０を形成する（図９（Ａ））。
【０２４７】
なお、サイドウォール形成時にゲート絶縁層８００の一部も同時に除去する（図９（Ａ））。
【０２４８】
サイドウォール用絶縁層としては、絶縁性を有していればどのような材料でも用いることができる。例えば、酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜、酸素を含む窒化珪素膜、窒化アルミニウム膜、酸化アルミニウム膜、酸化ハフニウム膜等を用いることができるがこれらに限定されない。サイドウォール用絶縁層は、単層構造でも積層構造でも良い。
【０２４９】
次に、酸化物半導体層７１１上の電極１０１１及び電極１０２１と、酸化物半導体層７１２上の電極１０１２及び電極１０２２と、電極４２３上及び層間絶縁膜６００上の配線１０２３と、を同時に形成する（図９（Ｂ）、図１２、図１５（Ｂ））。
【０２５０】
なお、図４のメモリセルを形成する場合は、図１５（Ｂ）のように、電極４１３上及び層間絶縁膜６００上の配線１０２４、並びに、電極４２４上及び層間絶縁膜６００上の配線１０２５も同時に形成する。
【０２５１】
図９（Ｂ）の電極及び配線は、導電性を有していればどのような材料でも用いることができる。例えば、アルミニウム、チタン、モリブデン、タングステン、金、銀、銅、導電性を付与する不純物を添加したシリコン、様々な合金、酸化物導電層（代表的にはインジウム錫酸化物等）等を用いることができるがこれらに限定されない。電極及び配線は、単層構造でも積層構造でも良い。
【０２５２】
電極１０１１及び電極１０２１は、一方が図１、図４のトランジスタ１１のソース電極に対応し、他方が図１、図４のトランジスタ１１のドレイン電極に対応する。
【０２５３】
電極１０１２及び電極１０２２は、一方が図１、図４のトランジスタ１２のソース電極に対応し、他方が図１、図４のトランジスタ１２のドレイン電極に対応する。
【０２５４】
配線１０２３は、図１の配線３４（マッチ線ＭＬ）に対応する。
【０２５５】
配線１０２３は、図４のトランジスタ２３と、図４のトランジスタ２１及び図４のトランジスタ２２と、を電気的に接続する配線に対する補助配線となる。なお、補助配線の形成を省略しても良いが、補助配線を形成することにより、マッチ線ＭＬへの電荷供給を素早く行うことができるため補助配線を形成した方が好ましい。
【０２５６】
配線１０２４は、図４の配線３５（読み出し選択線ＲＬ）に対応する。
【０２５７】
配線１０２５は、図４の配線３４（マッチ線ＭＬ）に対応する。
【０２５８】
なお、図９（Ｂ）のように、ソース電極又はドレイン電極（電極１０１１、電極１０２１、電極１０１２、電極１０２２等）を、下層のゲート電極又は接続電極とも接するようすることによって、酸化物半導体層と下層のゲート電極又は接続電極との間に接触不良が生じた場合であっても、酸化物半導体層と下層のゲート電極又は接続電極との電気的な接続が可能になる。
【０２５９】
また、酸化物半導体層７１１と電極１０１１が重なる領域、酸化物半導体層７１１と電極１０２１が重なる領域、酸化物半導体層７１２と電極１０１２が重なる領域、酸化物半導体層７１２と電極１０２２が重なる領域、はそれぞれトランジスタのソース領域又はドレイン領域とみなすこともできる。
【０２６０】
そして、サイドウォール５１０が存在することによって、チャネル形成領域と、ソース領域又はドレイン領域と、の間に高抵抗領域（サイドウォールと重なる酸化物半導体層の領域）が形成されるため、酸化物半導体を用いたトランジスタのオフ電流を低減することができ、酸化物半導体を用いたトランジスタのリーク量を減少させることができる。
【０２６１】
次に、ゲート電極上に層間絶縁膜１１００を形成し、層間絶縁膜１１００にコンタクトホールを形成し、層間絶縁膜１１００上に配線１２１１及び配線１２１２を形成する（図９（Ｃ）、図１３、図１５（Ｃ））。
【０２６２】
配線１２１１はコンタクトホールを介して電極１０２１と電気的に接続されている。
【０２６３】
配線１２１２はコンタクトホールを介して電極１０２２と電気的に接続されている。
【０２６４】
層間絶縁膜１１００は、酸化シリコン膜、窒化シリコン膜、窒素を含む酸化シリコン膜、酸素を含む窒化シリコン膜、ポリイミド、アクリル、シロキサンポリマー、窒化アルミニウム膜、酸化アルミニウム膜、酸化ハフニウム膜等を用いることができるがこれらに限定されない。層間絶縁膜１１００は、単層構造でも積層構造でも良い。
【０２６５】
配線１２１１及び配線１２１２は、導電性を有していればどのような材料でも用いることができる。例えば、アルミニウム、チタン、モリブデン、タングステン、金、銀、銅、導電性を付与する不純物を添加したシリコン、様々な合金、酸化物導電層（代表的にはインジウム錫酸化物等）等を用いることができるがこれらに限定されない。配線１２１１及び配線１２１２は、単層構造でも積層構造でも良い。
【０２６６】
配線１２１１は、図１、図４の配線３１（サーチ線ＳＬ）に対応する。
【０２６７】
配線１２１２は、図１、図４の配線３２（サーチ線／ＳＬ）に対応する。
【０２６８】
各層を以上のように配置、作製することによって、図１又は図４のメモリセルを作製する場合に一つのメモリセルの面積を小さくすることができる。
【０２６９】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
【０２７０】
（実施の形態８）
実施の形態７では、トップゲート型トランジスタの場合を示したが、ボトムゲート型トランジスタとしても良いし、フィン型トランジスタとしても良い。
【０２７１】
実施の形態７で示した構造と異なるトップゲート型のトランジスタとしても良い。
【０２７２】
即ち、トランジスタの構造はどのようなものでも適用可能である。
【０２７３】
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
【実施例１】
【０２７４】
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体を用いたトランジスタは、酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。
【０２７５】
なお、Ｉｎ、Ｓｎ、Ｚｎは組成比でそれぞれ５ａｔｏｍｉｃ％以上含まれていると好ましい。
【０２７６】
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。
【０２７７】
また、ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることができる。
【０２７８】
ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることにより、ｎチャネル型のトランジスタのオフ状態を維持するための電圧の絶対値を低くすることができ、低消費電力化が可能となる。
【０２７９】
さらに、ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせて、しきい値電圧を０Ｖ以上にすれば、ノーマリーオフ型のトランジスタを形成することが可能となる。
【０２８０】
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体を用いたトランジスタの特性を以下に示す。
【０２８１】
（サンプルＡ〜Ｃ共通条件）
組成比としてＩｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、ガス流量比をＡｒ／Ｏ２＝６／９ｓｃｃｍ、成膜圧力を０．４Ｐａ、成膜電力１００Ｗとして、１５ｎｍの厚さとなるように基板上に酸化物半導体層を成膜した。
【０２８２】
次に、酸化物半導体層を島状になるようにエッチング加工した。
【０２８３】
そして、酸化物半導体層上に５０ｎｍの厚さとなるようにタングステン層を成膜し、これをエッチング加工してソース電極及びドレイン電極を形成した。
【０２８４】
次に、プラズマＣＶＤ法を用いて、シランガス（ＳｉＨ４）と一酸化二窒素（Ｎ２Ｏ）を用いて１００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成してゲート絶縁膜とした。
【０２８５】
次に、１５ｎｍの厚さとなるように窒化タンタルを形成し、１３５ｎｍの厚さとなるようにタングステンを形成し、これらをエッチング加工してゲート電極を形成した。
【０２８６】
さらに、プラズマＣＶＤ法を用いて、３００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成し、１．５μｍの厚さとなるようにポリイミド膜を形成し層間絶縁膜とした。
【０２８７】
次に、層間絶縁膜にコンタクトホールを形成し、５０ｎｍの厚さとなるように第１のチタン膜を形成し、１００ｎｍの厚さとなるようにアルミニウム膜を形成し、５０ｎｍの厚さとなるように第２のチタン膜を形成し、これらをエッチング加工して測定用のパッドを形成した。
【０２８８】
以上のようにしてトランジスタを有する半導体装置を形成した。
【０２８９】
（サンプルＡ）
サンプルＡは酸化物半導体層の成膜中に基板に意図的な加熱を施さなかった。
【０２９０】
また、サンプルＡは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に加熱処理を施さなかった。
【０２９１】
（サンプルＢ）
サンプルＢは基板を２００℃になるように加熱した状態で酸化物半導体層の成膜を行った。
【０２９２】
また、サンプルＢは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に加熱処理を施さなかった。
【０２９３】
基板を加熱した状態で成膜を行った理由は、酸化物半導体層中でドナーとなる水素を追い出すためである。
【０２９４】
（サンプルＣ）
サンプルＣは基板を２００℃になるように加熱した状態で酸化物半導体層の成膜を行った。
【０２９５】
さらに、サンプルＣは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に窒素雰囲気で６５０℃１時間の加熱処理を施した後、酸素雰囲気で６５０℃１時間の加熱処理を施した。
【０２９６】
窒素雰囲気で６５０℃１時間の加熱処理を施した理由は、酸化物半導体層中でドナーとなる水素を追い出すためである。
【０２９７】
ここで、酸化物半導体層中でドナーとなる水素を追い出すための加熱処理で酸素も離脱し、酸化物半導体層中でキャリアとなる酸素欠損も生じてしまう。
【０２９８】
そこで、酸素雰囲気で６５０℃１時間の加熱処理を施すことにより、酸素欠損を低減する効果を狙った。
【０２９９】
（サンプルＡ〜Ｃのトランジスタの特性）
図１６（Ａ）にサンプルＡのトランジスタの初期特性を示す。
【０３００】
図１６（Ｂ）にサンプルＢのトランジスタの初期特性を示す。
【０３０１】
図１６（Ｃ）にサンプルＣのトランジスタの初期特性を示す。
【０３０２】
サンプルＡのトランジスタの電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃであった。
【０３０３】
サンプルＢのトランジスタの電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃであった。
【０３０４】
サンプルＣのトランジスタの電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃであった。
【０３０５】
ここで、サンプルＡ〜Ｃと同様の成膜方法で形成した酸化物半導体層の断面を透過型顕微鏡（ＴＥＭ）で観察したところ、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣと同様の成膜方法で形成したサンプルには結晶性が確認された。
【０３０６】
そして、驚くべきことに、成膜時に基板加熱を行ったサンプルは、結晶性部分と非結晶性部分とを有し、結晶性部分の配向がｃ軸配向に揃っている結晶性であった。
【０３０７】
通常の多結晶では結晶性部分の配向が揃っておらず、ばらばらの方向を向いているため、成膜時に基板加熱を行ったサンプルは新しい構造を有している。
【０３０８】
また、図１６（Ａ）〜（Ｃ）を比較すると、成膜時に基板加熱を行うこと、又は、成膜後に加熱処理を行うことにより、ドナーとなる水素元素を追い出すことができるため、ｎチャネル型トランジスタのしきい値電圧をプラスシフトできることが理解できる。
【０３０９】
即ち、成膜時に基板加熱を行ったサンプルＢのしきい値電圧は、成膜時に基板加熱を行っていないサンプルＡのしきい値電圧よりもプラスシフトしている。
【０３１０】
また、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣを比較した場合、成膜後に加熱処理を行ったサンプルＣの方が、成膜後に加熱処理を行っていないサンプルＢよりもプラスシフトしていることがわかる。
【０３１１】
また、水素のような軽元素は加熱処理の温度が高いほど離脱しやすいため、加熱処理の温度が高いほど水素が離脱しやすい。
【０３１２】
よって、成膜時又は成膜後の加熱処理の温度を更に高めればよりプラスシフトが可能であると考察した。
【０３１３】
（サンプルＢとサンプルＣのゲートＢＴストレス試験結果）
サンプルＢ（成膜後加熱処理なし）及びサンプルＣ（成膜後加熱処理あり）とに対してゲートＢＴストレス試験を行った。
【０３１４】
まず、基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行い、加熱及びプラスの高電圧印加を行う前のトランジスタの特性を測定した。
【０３１５】
次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。
【０３１６】
次に、ゲート絶縁膜に印加されるＶｇｓに２０Ｖを印加し、そのまま１時間保持した。
【０３１７】
次に、Ｖｇｓを０Ｖとした。
【０３１８】
次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行い、加熱及びプラスの高電圧印加を行った後のトランジスタの特性を測定した。
【０３１９】
以上のようにして、加熱及びプラスの高電圧印加を行う前後のトランジスタの特性を比較することをプラスＢＴ試験と呼ぶ。
【０３２０】
一方、まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ特性の測定を行い、加熱及びマイナスの高電圧印加を行う前のトランジスタの特性を測定した。
【０３２１】
次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。
【０３２２】
次に、ゲート絶縁膜にＶｇｓに−２０Ｖを印加し、そのまま１時間保持した。
【０３２３】
次に、Ｖｇｓを０Ｖとした。
【０３２４】
次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇｓ−Ｉｄｓ測定を行い、加熱及びマイナスの高電圧印加を行った後のトランジスタの特性を測定した。
【０３２５】
以上のようにして、加熱及びマイナスの高電圧印加を行う前後のトランジスタの特性を比較することをマイナスＢＴ試験と呼ぶ。
【０３２６】
図１７（Ａ）はサンプルＢのプラスＢＴ試験結果であり、図１７（Ｂ）はサンプルＢのマイナスＢＴ試験結果である。
【０３２７】
図１８（Ａ）はサンプルＣのプラスＢＴ試験結果であり、図１８（Ｂ）はサンプルＣのマイナスＢＴ試験結果である。
【０３２８】
プラスＢＴ試験及びマイナスＢＴ試験はトランジスタの劣化具合を判別する試験であるが、図１７（Ａ）及び図１８（Ａ）を参照すると少なくともプラスＢＴ試験の処理を行うことにより、しきい値電圧をプラスシフトさせることができることがわかった。
【０３２９】
特に、図１７（Ａ）ではプラスＢＴ試験の処理を行うことにより、トランジスタがノーマリーオフ型になったことがわかる。
【０３３０】
よって、トランジスタの作製時の加熱処理に加えて、プラスＢＴ試験の処理を行うことにより、しきい値電圧のプラスシフト化を促進でき、ノーマリーオフ型のトランジスタを形成することができた。
【０３３１】
図１９はサンプルＡのトランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。
【０３３２】
ここでは、測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
【０３３３】
なお、図１９ではチャネル幅１μｍあたりのオフ電流量を図示している。
【０３３４】
基板温度が１２５℃（１０００／Ｔが約２．５１）のとき１×１０−１９Ａ以下となっていた。
【０３３５】
基板温度が８５℃（１０００／Ｔが約２．７９）のとき１×１０−２０Ａ以下となっていた。
【０３３６】
つまり、シリコン半導体を用いたトランジスタと比較して極めて低いオフ電流であることがわかった。
【０３３７】
なお、温度が低いほどオフ電流が低下するため、常温であればより低いオフ電流となることは明らかである。
【符号の説明】
【０３３８】
１１ トランジスタ
１２ トランジスタ
２１ トランジスタ
２２ トランジスタ
２３ トランジスタ
３１ 配線
３２ 配線
３３ 配線
３４ 配線
３５ 配線
１０１ 基板
１０２ 絶縁層
２００ 半導体層
２１０ 半導体層
３００ ゲート絶縁層
４１１ 電極
４１２ 電極
４１３ 電極
４２１ 電極
４２２ 電極
４２３ 電極
４２４ 電極
５１０ サイドウォール
６００ 層間絶縁膜
７１１ 酸化物半導体層
７１２ 酸化物半導体層
８００ ゲート絶縁層
８１１ ゲート電極
９１０ サイドウォール
１０１１ 電極
１０１２ 電極
１０２１ 電極
１０２２ 電極
１０２３ 配線
１０２４ 配線
１０２５ 配線
１１００ 層間絶縁膜
１２１１ 配線
１２１２ 配線
【特許請求の範囲】
【請求項１】
第１乃至第４のトランジスタと、第１乃至第４の配線と、を有し、
前記第１の配線には、前記第１のトランジスタのソース又はドレインの一方と、前記第３のトランジスタのソース又はドレインの一方と、が電気的に接続され、
前記第２の配線には、前記第２のトランジスタのソース又はドレインの一方と、前記第４のトランジスタのソース又はドレインの一方と、が電気的に接続され、
前記第３の配線には、前記第１のトランジスタのゲートと、前記第２のトランジスタのゲートと、が電気的に接続され、
前記第４の配線には、前記第３のトランジスタのソース又はドレインの他方と、前記第４のトランジスタのソース又はドレインの他方と、が電気的に接続され、
前記第３のトランジスタのゲートには、前記第１のトランジスタのソース又はドレインの他方が電気的に接続され、
前記第４のトランジスタのゲートには、前記第２のトランジスタのソース又はドレインの他方が電気的に接続され、
前記第１及び前記第２のトランジスタの半導体層として、酸化物半導体層が用いられ、
前記第３及び前記第４のトランジスタの半導体層として、シリコンを含有する半導体層が用いられていることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第３のトランジスタの半導体層と前記第４のトランジスタの半導体層とは共有されていることを特徴とする半導体装置。
【請求項３】
第１乃至第５のトランジスタと、第１乃至第５の配線と、を有し、
前記第１の配線には、前記第１のトランジスタのソース又はドレインの一方と、前記第３のトランジスタのソース又はドレインの一方と、が電気的に接続され、
前記第２の配線には、前記第２のトランジスタのソース又はドレインの一方と、前記第４のトランジスタのソース又はドレインの一方と、が電気的に接続され、
前記第３の配線には、前記第１のトランジスタのゲートと、前記第２のトランジスタのゲートと、が電気的に接続され、
前記第４の配線には、前記第５のトランジスタのソース又はドレインの一方が電気的に接続され、
前記第５の配線には、前記第５のトランジスタのゲートが電気的に接続され、
前記第３のトランジスタのゲートには、前記第１のトランジスタのソース又はドレインの他方が電気的に接続され、
前記第４のトランジスタのゲートには、前記第２のトランジスタのソース又はドレインの他方が電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方には、前記第３のトランジスタのソース又はドレインの他方と、前記第４のトランジスタのソース又はドレインの他方と、が電気的に接続され、
前記第１及び前記第２のトランジスタの半導体層として、酸化物半導体層が用いられ、
前記第３乃至前記第５のトランジスタの半導体層として、シリコンを含有する半導体層が用いられていることを特徴とする半導体装置。
【請求項４】
請求項３において、
前記第３のトランジスタの半導体層と前記第４のトランジスタの半導体層と前記第５のトランジスタの半導体層とは共有されていることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記第１のトランジスタは、前記第３のトランジスタの上方に設けられており、
前記第２のトランジスタは、前記第４のトランジスタの上方に設けられており、
前記第１のトランジスタの半導体層と前記第３のトランジスタの半導体層とは重なり、
前記第２のトランジスタの半導体層と前記第４のトランジスタの半導体層とは重なることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
前記第１のトランジスタの半導体層の一端と前記第３のトランジスタの半導体層の一端とは第１の接続電極を介して電気的に接続され、
前記第２のトランジスタの半導体層の一端と前記第４のトランジスタの半導体層の一端とは第２の接続電極を介して電気的に接続され、
前記第１のトランジスタの半導体層の一端は、前記第１の接続電極と接し、
前記第１のトランジスタの半導体層の他端は、前記第３のトランジスタの前記ゲートとして機能するゲート電極と接し、
前記第２のトランジスタの半導体層の一端は、前記第２の接続電極と接し、
前記第２のトランジスタの半導体層の他端は、前記第４のトランジスタの前記ゲートとして機能するゲート電極と接し、
前記第１の接続電極、前記第２の接続電極、前記第３のトランジスタのゲート電極、及び前記第４のトランジスタのゲート電極は同一工程で形成されたものであることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記メモリセルにおいて、前記第３のトランジスタのチャネル容量及び前記第４のトランジスタのチャネル容量により電荷の保持を行うことを特徴とする半導体装置。
【請求項１】
第１乃至第４のトランジスタと、第１乃至第４の配線と、を有し、
前記第１の配線には、前記第１のトランジスタのソース又はドレインの一方と、前記第３のトランジスタのソース又はドレインの一方と、が電気的に接続され、
前記第２の配線には、前記第２のトランジスタのソース又はドレインの一方と、前記第４のトランジスタのソース又はドレインの一方と、が電気的に接続され、
前記第３の配線には、前記第１のトランジスタのゲートと、前記第２のトランジスタのゲートと、が電気的に接続され、
前記第４の配線には、前記第３のトランジスタのソース又はドレインの他方と、前記第４のトランジスタのソース又はドレインの他方と、が電気的に接続され、
前記第３のトランジスタのゲートには、前記第１のトランジスタのソース又はドレインの他方が電気的に接続され、
前記第４のトランジスタのゲートには、前記第２のトランジスタのソース又はドレインの他方が電気的に接続され、
前記第１及び前記第２のトランジスタの半導体層として、酸化物半導体層が用いられ、
前記第３及び前記第４のトランジスタの半導体層として、シリコンを含有する半導体層が用いられていることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第３のトランジスタの半導体層と前記第４のトランジスタの半導体層とは共有されていることを特徴とする半導体装置。
【請求項３】
第１乃至第５のトランジスタと、第１乃至第５の配線と、を有し、
前記第１の配線には、前記第１のトランジスタのソース又はドレインの一方と、前記第３のトランジスタのソース又はドレインの一方と、が電気的に接続され、
前記第２の配線には、前記第２のトランジスタのソース又はドレインの一方と、前記第４のトランジスタのソース又はドレインの一方と、が電気的に接続され、
前記第３の配線には、前記第１のトランジスタのゲートと、前記第２のトランジスタのゲートと、が電気的に接続され、
前記第４の配線には、前記第５のトランジスタのソース又はドレインの一方が電気的に接続され、
前記第５の配線には、前記第５のトランジスタのゲートが電気的に接続され、
前記第３のトランジスタのゲートには、前記第１のトランジスタのソース又はドレインの他方が電気的に接続され、
前記第４のトランジスタのゲートには、前記第２のトランジスタのソース又はドレインの他方が電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方には、前記第３のトランジスタのソース又はドレインの他方と、前記第４のトランジスタのソース又はドレインの他方と、が電気的に接続され、
前記第１及び前記第２のトランジスタの半導体層として、酸化物半導体層が用いられ、
前記第３乃至前記第５のトランジスタの半導体層として、シリコンを含有する半導体層が用いられていることを特徴とする半導体装置。
【請求項４】
請求項３において、
前記第３のトランジスタの半導体層と前記第４のトランジスタの半導体層と前記第５のトランジスタの半導体層とは共有されていることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記第１のトランジスタは、前記第３のトランジスタの上方に設けられており、
前記第２のトランジスタは、前記第４のトランジスタの上方に設けられており、
前記第１のトランジスタの半導体層と前記第３のトランジスタの半導体層とは重なり、
前記第２のトランジスタの半導体層と前記第４のトランジスタの半導体層とは重なることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
前記第１のトランジスタの半導体層の一端と前記第３のトランジスタの半導体層の一端とは第１の接続電極を介して電気的に接続され、
前記第２のトランジスタの半導体層の一端と前記第４のトランジスタの半導体層の一端とは第２の接続電極を介して電気的に接続され、
前記第１のトランジスタの半導体層の一端は、前記第１の接続電極と接し、
前記第１のトランジスタの半導体層の他端は、前記第３のトランジスタの前記ゲートとして機能するゲート電極と接し、
前記第２のトランジスタの半導体層の一端は、前記第２の接続電極と接し、
前記第２のトランジスタの半導体層の他端は、前記第４のトランジスタの前記ゲートとして機能するゲート電極と接し、
前記第１の接続電極、前記第２の接続電極、前記第３のトランジスタのゲート電極、及び前記第４のトランジスタのゲート電極は同一工程で形成されたものであることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記メモリセルにおいて、前記第３のトランジスタのチャネル容量及び前記第４のトランジスタのチャネル容量により電荷の保持を行うことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１２−２５６４１１（Ｐ２０１２−２５６４１１Ａ）
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願番号】特願２０１２−１０８６５７（Ｐ２０１２−１０８６５７）
【出願日】平成２４年５月１０日（２０１２．５．１０）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願日】平成２４年５月１０日（２０１２．５．１０）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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