半導体装置、記憶装置および半導体装置の作製方法
【課題】書き込み回数に制限がなく、消費電力が低く、記憶内容（電荷）の保持特性が改善され、かつ小型化に適した構造の半導体装置および、当該半導体装置を備える、消費電力が低く、記憶内容（電荷）の保持特性が改善された記憶装置を提供する。
【解決手段】半導体装置の有するトランジスタの半導体層として酸化物半導体を用いることで、ソースとドレイン間のリーク電流を低減できるため、半導体装置および当該半導体装置を備える記憶装置の消費電力低減、保持特性の改善を達成できる。また、トランジスタのドレイン電極、半導体層およびドレイン電極と重なる第１の電極により容量素子を形成し、容量素子と重なる位置でゲート電極を上層へ取り出す構造とした。これにより、半導体装置および当該半導体装置を備える記憶装置を小型化できる。
【解決手段】半導体装置の有するトランジスタの半導体層として酸化物半導体を用いることで、ソースとドレイン間のリーク電流を低減できるため、半導体装置および当該半導体装置を備える記憶装置の消費電力低減、保持特性の改善を達成できる。また、トランジスタのドレイン電極、半導体層およびドレイン電極と重なる第１の電極により容量素子を形成し、容量素子と重なる位置でゲート電極を上層へ取り出す構造とした。これにより、半導体装置および当該半導体装置を備える記憶装置を小型化できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、記憶装置および半導体装置の作製方法に関するものである。
【背景技術】
【０００２】
半導体素子を利用した半導体装置、例えば記憶装置では、電力の供給が停止されると記憶内容が失われる揮発性の記憶装置と、電力の供給が停止しても記憶内容が保持される不揮発性の記憶装置とに大別され、データ保持および低消費電力化の観点から、不揮発性の記憶装置が注目を浴びている。
【０００３】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
【０００４】
しかし、トランジスタを構成するゲート絶縁層が、書き込みの際に生じるトンネル電流によって劣化するため、繰り返し書き込み動作や消去動作を行うことによりゲート絶縁層が劣化し、記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要となり、又、寿命の問題が根本的に解消されるには至らない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きであるといえる。
【０００５】
また、揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭの記憶素子は、書き込みおよび読み出し用のトランジスタとキャパシタによって構成されており、書き込みおよび読み出しの動作によりゲート絶縁層が劣化するということはない。しかし、情報を電荷としてキャパシタに蓄えているため、トランジスタをオフ状態としていてもソースとドレイン間でリーク電流が生じるなどにより、トランジスタが選択されていない状況においても電荷が流出、または流入するため、データの保持時間が短いという問題がある。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。
【０００６】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するためリフレッシュ動作が不要であるという特徴を有している反面、半導体装置中における記憶装置の専有面積が大きくなってしまうという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
前述のように、フラッシュメモリ等の不揮発性メモリに用いられているトランジスタは、フローティングゲートを有するため記憶内容の保持特性に優れている反面、記憶内容の書き換えに高い消費電力が必要、書き換えの際にゲート電極が劣化するため書き込み回数に制限があるといった問題がある。また、ＤＲＡＭ等の揮発性メモリに用いられているトランジスタは、書き込み回数の制限はないが、キャパシタに蓄えられた記憶内容（電荷）を保持することが難しく、記憶内容を保持するためには定期的にリフレッシュ動作を行う必要がある。
【０００９】
加えて、記憶装置には今後更なる高集積化が求められる。
【００１０】
そこで、本発明の一態様は、書き込み回数に制限がなく、消費電力が低く、記憶内容（電荷）の保持特性が改善され、かつ小型化に適した構造の半導体装置を提供することを目的の一とする。また、該半導体装置を有する、消費電力が低く、かつ高集積化の成された記憶装置を提供することを目的の一とする。
【課題を解決するための手段】
【００１１】
本発明では、トランジスタのオフ電流を十分に小さくすることができる酸化物半導体材料を半導体膜として用いてトランジスタを構成する。酸化物半導体材料を用いることで、トランジスタがオフ状態（ゲート電極に加わる電圧がしきい値電圧以下の状態）における、ソースとドレイン間でのリーク電流を極めて低くすることができるため、消費電力の低減が可能となる。
【００１２】
また、本発明では、酸化物半導体層を挟んでソース電極（またはドレイン電極。）と重なる位置に第１の電極を設け、ゲート電極を、第１の電極方向に延在して第１の電極と重なる構造とし、加えて、第１の電極と重なる位置において、層間絶縁層上に設けられた配線とゲート電極が接続する構造とした。
【００１３】
上述構造では、第１の電極と、トランジスタの構成要素の一部であるソース電極（またはドレイン電極。）および酸化物半導体層を用いて、トランジスタと重なる位置に容量素子を設けることができ、加えて、第１の電極と重なる位置（つまり、容量素子と重なる位置。）でゲート電極と層間絶縁層上に設けられた配線を接続することができる。これにより、半導体装置の製造時間や製造コストを低減でき、また、半導体装置を高集積化できる。
【００１４】
また、酸化物半導体材料を用いて形成された半導体層はリーク電流が極めて低いため、トランジスタのソース電極（またはドレイン電極。）と容量素子が接続された構造を有する記憶装置は、容量素子に蓄えられた記憶内容（電荷）を長時間保持することができるため、記憶内容（電荷）の保持特性改善を図ることができる。
【００１５】
すなわち、本発明の一態様は、絶縁表面上のソース電極およびドレイン電極と、絶縁表面、ソース電極およびドレイン電極上の酸化物半導体層と、ソース電極またはドレイン電極の一方と重なる、酸化物半導体層上の第１の電極と、酸化物半導体層および第１の電極を覆うゲート絶縁層と、第１の電極と重なる、ゲート絶縁層上のゲート電極と、ゲート絶縁層およびゲート電極上の層間絶縁層を有し、少なくとも第１の電極と重なるゲート電極の一部が層間絶縁層に設けられたコンタクトホールから露出する半導体装置である。
【００１６】
また、本発明の一態様は、上記構成において、第１の電極が接地電位や共通電極などの固定電位に接続された半導体装置である。
【００１７】
当該構造では第１の電極が定電位（好ましくは接地電位。）となることにより、ゲート電極の電位が変化した場合でも容量素子に印加される電位は変化しないため、容量素子には安定した電荷を蓄えることができる。
【００１８】
また、本発明の一態様は、上記構成において、酸化物半導体層は、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含んでいる半導体装置である。
【００１９】
また、本発明の一態様は、上記各構成の半導体装置を有する記憶装置である。
【００２０】
また、本発明の一態様は、絶縁表面上にソース電極およびドレイン電極を形成し、絶縁表面、ソース電極およびドレイン電極上に酸化物半導体層を形成し、酸化物半導体層上に、ソース電極またはドレイン電極の一方と重なる第１の電極を形成し、酸化物半導体層および第１の電極を覆うゲート絶縁層を形成し、ゲート絶縁層上に第１の電極と重なるゲート電極を形成し、ゲート絶縁層およびゲート電極上に層間絶縁層を形成する。そして、ゲート電極の一部が層間絶縁層の表面に露出するように平坦化処理を行う半導体装置の作製方法である。
【００２１】
なお、本明細書等において、「概略垂直」及び「概略平行」の用語は、厳密な垂直及び平行を要しない意味で用いる。
【００２２】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００２３】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２４】
また、本明細書等において「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００２５】
また、本明細書等において「第１」、「第２」等の数詞の付く用語は、要素を区別するために便宜的に用いているものであり、数的に限定するものではなく、また配置及び段階の順序を限定するものでもない。なお、本明細書では２枚の基板に対して膜、層、材料及び基板などを形成していく工程を説明するため、同じ膜、層、材料及び基板でも異なる数詞を用いている場合がある。
【００２６】
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【発明の効果】
【００２７】
酸化物半導体材料を半導体層として用いてトランジスタを構成することで、ソースとドレイン間でのリーク電流を極めて低くすることができるため、消費電力の低減が可能となる。
【００２８】
また、酸化物半導体層を挟んでソース電極（またはドレイン電極）と重なる位置に第１の電極を設け、ゲート電極を、第１の電極と重なるようにゲート絶縁層上に設ける。第１の電極は接地電位や共通電位などの固定電位に接続する構造とした。これにより、トランジスタと重なる位置に容量素子を設けることができ、加えて、容量素子と重なる位置でゲート電極と層間絶縁層上に設けられた配線とを接続することができるため、半導体装置を高集積化できる。そして、当該半導体装置を少なくとも一部に用いた記憶装置は、消費電力の低減および小型化を実現できる。
【００２９】
また、酸化物半導体材料を用いて形成された半導体層はリーク電流が極めて低いため、トランジスタのソース電極（またはドレイン電極。）と容量素子が接続された構造を有する記憶装置は、容量素子に蓄えられた記憶内容（電荷）を長時間保持することができるため、記憶内容（電荷）の保持特性改善を実現できる。
【図面の簡単な説明】
【００３０】
【図１】実施の形態１に記載された半導体装置の構成を説明する図。
【図２】実施の形態１に記載された半導体装置の作製方法を説明する図。
【図３】実施の形態１に記載された半導体装置の作製方法を説明する図。
【図４】実施の形態１の半導体装置との比較説明に用いる半導体装置の構成図。
【図５】実施の形態２に記載された半導体装置の構成を説明する図。
【図６】実施の形態２に記載された半導体装置の作製方法を説明する図。
【図７】半導体装置を用いた記憶装置の説明図。
【図８】酸化物半導体層の結晶成長を説明する図。
【図９】半導体装置を用いた記憶装置の説明図。
【図１０】記憶装置を少なくとも一部に用いたＣＰＵの説明図。
【図１１】電子機器の説明図。
【発明を実施するための形態】
【００３１】
開示する発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３２】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３３】
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構造を図１に示すと共に、当該半導体装置の作製方法について、図２および図３を用いて説明する。
【００３４】
＜半導体装置の構成例＞
図１は、本実施の形態の方法にて作製された半導体装置１５０の構成例であり、図１（Ａ）は半導体装置１５０の上面図、図１（Ｂ）は図１（Ａ）の一点鎖線部Ａ１−Ａ２の断面図、図１（Ｃ）は図１（Ａ）の一点鎖線Ｂ１−Ｂ２の断面図である。なお、図１（Ａ）の上面図については、構造を分かり易くするため、ゲート絶縁層１０６および層間絶縁層１１２を省略して記載している。
【００３５】
図１に示す半導体装置１５０は、トランジスタ１２０および容量素子１３０を備えている。トランジスタ１２０は、絶縁表面を有する基板１００上に設けられたソース電極１０２ａおよびドレイン電極１０２ｂと、基板１００上，ソース電極１０２ａ上およびドレイン電極１０２ｂ上に設けられた酸化物半導体層１０４と、ドレイン電極１０２ｂおよび酸化物半導体層１０４と重なる、酸化物半導体層１０４上の第１の電極１１０と、酸化物半導体層１０４および第１の電極１１０を覆うゲート絶縁層１０６と、ソース電極１０２ａとドレイン電極１０２ｂの間隙部と重なり、かつ第１の電極１１０方向に延在し第１の電極１１０と重なる、ゲート絶縁層１０６上のゲート電極１０８を有しており、またゲート電極１０８上には、ゲート絶縁層１０６およびゲート電極１０８を覆う層間絶縁層１１２と、ゲート電極１０８と電気的に接続された、層間絶縁層１１２上の配線１１４を有している。また、ドレイン電極１０２ｂ（容量素子の下部電極として機能する。）、第１の電極１１０（容量素子の上部電極として機能する。）および、酸化物半導体層１０４（上部電極と下部電極間の絶縁層として機能する。）により形成された容量素子１３０を有している。なお、酸化物半導体層１０４のうちソース電極１０２ａとドレイン電極１０２ｂに挟まれた部分はチャネル形成領域として機能する。また、第１の電極１１０（下部電極として機能する。）、ゲート絶縁層１０６（誘電体膜として機能する。）およびゲート電極１０８（上部電極として機能する。）によっても容量素子（以下、第２の容量素子と記載する場合もある。）が形成されることになる。
【００３６】
なお、本実施の形態では、ゲート電極１０８と配線１１４を別の構成要素として記載しているが、配線１１４はゲート電極１０８と電気的に接続されているためゲート電極１０８の一部と見なすこともできる。
【００３７】
トランジスタ１２０と容量素子１３０は構成要素の一部を共有しており、少ない工程で効率よく半導体装置を形成できるため、半導体装置の作製時間や作製コストを低減できる。また、容量素子１３０をトランジスタ１２０の一部と重ねて設けることができるため、半導体装置１５０の高集積化が可能となる。
【００３８】
図１（Ｂ）のように、容量素子１３０の誘電体膜およびトランジスタ１２０の半導体層として用いる膜を、同じ材料かつ一続きの半導体層により形成する場合、一般的な半導体層、例えばシリコン膜などでは、容量素子１３０に電荷を蓄えようとしても、電荷は横方向（例えば、ソース電極１０２ａおよびドレイン電極１０２ｂの間隙部に形成されたシリコン膜部分など）に流れてしまうため、容量素子として機能しない。これに対し、本実施の形態等のように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体層１０４を用いることにより、ゲート電極１０８に加わる電圧がトランジスタ１２０のしきい値電圧以下の場合、トランジスタ１２０のリーク電流は極めて小さいため、容量素子１３０の電荷減少も極めて少量となる。したがって、容量素子１３０に長時間に渡って電荷を保持することが可能となる。
【００３９】
トランジスタと容量素子を別々に形成する場合、例えば図４（Ａ）および図４（Ｂ）に示すように、トランジスタ４２０と容量素子４３０（酸化物半導体層１０４およびゲート絶縁層１０６が、ソース電極１０２ａおよび導電層４０２に挟まれた構造）の間に、トランジスタと容量素子を分離するための溝部４１０を形成する必要がある。溝部４１０を形成するにあたり、トランジスタ４２０と容量素子４３０の間隔は、レジスト露光処理の際に装置起因よりズレが生じる、エッチング処理の際に溝部４１０が設計値以上に広がる、などといった現象を考慮して設計する必要があるため、半導体装置の集積度が低下する要因となりうる。これに対し、本実施の形態のように、トランジスタ１２０と容量素子１３０が一体形成された構造の半導体装置１５０では、前述の溝部４１０や、レジスト露光処理の際に装置起因よりズレが生じる、およびエッチング処理の際に溝部４１０が広がるなどといった現象を考慮した設計を行う必要がない。このため、本実施の形態のようにトランジスタ１２０と容量素子１３０の少なくとも一部が重なる構造の半導体装置１５０は、トランジスタと容量素子を別々に設けるよりも小さな面積で形成でき、半導体装置の高集積化に寄与することができる。
【００４０】
また、半導体装置１５０において、図１（Ｂ）のように、ソース電極１０２ａとゲート電極１０８が重畳しない構造とすることが好ましい。酸化物半導体層１０４において、ソース電極１０２ａとゲート電極１０８が重畳しない領域（図１（Ｂ）の領域１４０に相当）は、ゲート電極１０８と重畳している領域と比較してチャネル領域が形成されにくいため、ソース電極１０２ａとドレイン電極１０２ｂ間のリーク電流を更に小さくすることができる。
【００４１】
なお、トランジスタ１２０と一体形成された容量素子１３０とは別に、更に異なる容量素子を設けても良い。
【００４２】
ここで、半導体装置１５０に用いられる酸化物半導体層１０４は、水素などの不純物が十分に除去され、また、十分な酸素が供給されることにより、高純度化された半導体膜であることが望ましい。具体的には、例えば、酸化物半導体層１０４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１０４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。このように、水素濃度が十分に低減され、また、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１０４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１×１０１０／ｃｍ３未満となる。このような酸化物半導体層１０４を用いることにより、半導体装置１５０中のトランジスタ１２０は、例えば室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体層１０４を用いることで、極めてオフ電流の低いトランジスタ１２０を得ることができる。
【００４３】
また、酸化物半導体層１０４のナトリウム濃度は５×１０１６ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層１０４のリチウム濃度は５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層１０４のカリウム濃度は５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１０４中のナトリウム濃度、リチウム濃度およびカリウム濃度は、二次イオン質量分析法で測定されるものである。アルカリ金属、およびアルカリ土類金属は酸化物半導体にとっては悪性の不純物であり、少ない方がよい。特にアルカリ金属のうち、ナトリウムは酸化物半導体に接する絶縁膜が酸化物であった場合、その中に拡散し、Ｎａ＋となる。また、酸化物半導体内において、ナトリウムは金属と酸素の結合を分断し、あるいは結合中に割り込む。その結果、トランジスタ特性の劣化（例えば、ノーマリーオン化（しきい値電圧の負へのシフト）、移動度の低下等）をもたらす。加えて、特性のばらつきの原因ともなる。このような問題は、特に酸化物半導体中の水素の濃度が十分に低い場合において顕著となる。したがって、酸化物半導体中の水素の濃度が５×１０１９ａｔｏｍｓ／ｃｍ３以下、特に５×１０１８ａｔｏｍｓ／ｃｍ３以下である場合には、アルカリ金属の濃度を上記の値にすることが強く求められる。
【００４４】
なお、酸化物半導体層１０４は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
【００４５】
好ましくは、酸化物半導体層１０４は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【００４６】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である（本明細書では、「酸化物半導体層」と記載しているが、同義の言葉である。）。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００４７】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【００４８】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００４９】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００５０】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【００５１】
＜半導体装置の作製方法＞
本実施の形態に記載する半導体装置１５０の作製方法について、図２から図４を用いて以下の文章にて説明する。
【００５２】
まず、基板１００を準備し、基板１００上にソース電極１０２ａおよびドレイン電極１０２ｂを形成する（図２（Ａ）参照）。
【００５３】
基板１００としては、例えば、ガラス基板（バリウムホウケイ酸ガラス基板やアルミノホウケイ酸ガラス基板等）、絶縁体でなる基板（セラミック基板、石英基板、サファイア基板等）、結晶化ガラス基板、プラスチック基板、または、半導体基板（シリコン基板等）を用いることができる。
【００５４】
ソース電極１０２ａおよびドレイン電極１０２ｂを形成する方法としては、まず基板１００上に抵抗加熱蒸着やスパッタリングなどのＰＶＤ法により導電層を形成し、当該導電層上にフォトリソグラフィ法やインクジェット法などの公知の技術を用いて、加工したいパターン形状に応じたレジストを形成し、ドライエッチング法やウェットエッチング法などの公知の技術を用いて導電層の不要部分を選択的に除去して、ソース電極１０２ａおよびドレイン電極１０２ｂを形成すればよい。なお、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステン、マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムから選ばれた元素や、上述した元素を主成分とする合金等を用いることができる。
【００５５】
なお、導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜によりアルミニウム膜を挟んだ３層構造、モリブデン膜によりアルミニウム膜を挟んだ３層構造などが挙げられる。
【００５６】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【００５７】
導電性の金属酸化物は一般的に、金属膜と比較して抵抗値は大きいが、透光性を有するという特徴を備えているため、金属酸化膜を用いてソース電極１０２ａおよびドレイン電極１０２ｂを形成し、かつ、後の工程にて形成するゲート電極１０８を、金属酸化膜を用いて形成することにより、本実施の形態等で作製される半導体装置１５０は、透光性を有するという特徴を備えることができる。このような透光性を有する半導体素子を用いて半導体装置を作製することにより、透光性を有する半導体装置を作製することも可能となる。
【００５８】
なお、絶縁表面を有する基板１００上には、加熱処理により酸素を放出する膜（以下、酸素供給膜と記載する。）が形成されていることが好ましい。以下に理由を記載する。
【００５９】
トランジスタ１２０において、チャネル形成領域に酸素欠損が存在すると、酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体層１０４の酸素欠損は一部がドナーとなりキャリアである電子を放出する。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そこで、絶縁表面を有する基板１００上には酸素供給膜が形成されていることが好ましい。
【００６０】
絶縁表面を有する基板１００上に酸素供給膜が存在する場合、後述する酸化物半導体層１０４の成膜後、加熱処理によって酸素供給膜中の酸素の一部を放出できるので、酸化物半導体層に酸素を供給し、酸化物半導体層中の酸素欠損を補填することができるため、トランジスタのしきい値電圧のマイナス方向へのシフトを抑制できる。特に、酸素供給膜中に少なくとも化学量論的組成比を超える量の酸素が存在することが好ましい。例えば、酸素供給膜として酸化シリコンを用いる場合、ＳｉＯ２＋α（ただし、α＞０）で表される酸化シリコン膜を用いることが好ましい。なお、このような化学量論的組成比よりも酸素を過剰に含む領域（以下、酸素過剰領域と記載する場合もある。）は、酸素供給膜の少なくとも一部に存在していればよい。
【００６１】
なお、上述の「加熱処理により酸素を放出する膜」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは１．０×１０２０ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
【００６２】
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。
【００６３】
ＴＤＳ分析による気体の放出量は、イオン強度の時間積分値に比例する。このため、測定したイオン強度の時間積分値と標準試料の基準値との比により、気体の放出量を計算することができる。標準試料の基準値は、所定の原子密度を有する試料において、イオン強度の時間積分値に対する原子密度の割合である。
【００６４】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、式（１）で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比（Ｍ／ｚ）が３２で検出されるスペクトルの全てが酸素分子由来と仮定する。Ｍ／ｚが３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体であるＭ／ｚが１７の酸素原子およびＭ／ｚが１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【００６５】
【数１】
【００６６】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳによるイオン強度の時間積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析によるイオン強度の時間積分値である。αは、ＴＤＳにおけるスペクトル強度に影響する係数である。式（１）の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定する。
【００６７】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【００６８】
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
【００６９】
膜中への酸素の導入は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、酸素を含む雰囲気下で行うプラズマ処理などを用いることができる。
【００７０】
また、過剰酸素を含む絶縁膜（以下、酸素供給膜とも記載する。）の水素濃度が、７．２×１０２０ａｔｏｍｓ／ｃｍ３以上である場合には、トランジスタの初期特性のバラツキの増大、トランジスタの電気特性に関するＬ長依存性の増大、さらにＢＴストレス試験において、大きく劣化するため、酸素供給膜の水素濃度は、７．２×１０２０ａｔｏｍｓ／ｃｍ３未満とすることが好ましい。即ち、酸化物半導体層の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、かつ、酸素供給膜の水素濃度は、７．２×１０２０ａｔｏｍｓ／ｃｍ３未満とすることが好ましい。水素濃度の低い膜を形成する方法については、後述にて詳細を記載する。
【００７１】
なお、加熱処理により酸素供給膜から酸化物半導体層に酸素を供給する場合、酸素供給膜から放出される酸素が酸化物半導体層に効率的に供給されるように、酸素供給膜の下層に酸素透過性や水蒸気透過性（水分透過性とも表現できる。）の低い膜（以下、バリア膜と記載する場合もある。）を形成することが好ましい。例えば、酸素供給膜の下層にバリア膜として、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜などを形成すればよい。なお、酸化アルミニウム膜を用いる場合、膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることが好ましい。
【００７２】
次に、基板１００上、ソース電極１０２ａ上およびドレイン電極１０２ｂ上に酸化物半導体層１０４を形成する（図２（Ｂ）参照）。
【００７３】
酸化物半導体層１０４は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて酸化物半導体膜を成膜し、当該酸化物半導体膜上にフォトリソグラフィ法やインクジェット法などの公知の技術を用いて、加工したいパターン形状に応じたレジストを形成し、ドライエッチング法やウェットエッチング法などの公知の技術を用いて酸化物半導体膜の不要部分を選択的に除去して、酸化物半導体層１０４を形成すればよい。なお、酸化物半導体膜は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタリング装置、所謂ＣＰスパッタリング装置（Ｃｏｌｕｍｎｅｒ Ｐｌａｓｍａ Ｓｐｕｔｔｅｒｉｎｇ ｓｙｓｔｅｍ）を用いて成膜してもよい。なお、酸化物半導体膜の膜厚は５ｎｍより大きく２００ｎｍ以下とし、１０ｎｍ以上３０ｎｍ以下とすることが好ましい。
【００７４】
酸化物半導体層１０４中の酸素欠損をできるだけ少なくするためには、酸化物半導体層１０４の形成に用いる酸化物半導体膜を、成膜雰囲気中のガス種に占める酸素ガスの割合が高い状態で成膜することが好ましいため、装置内に酸素を導入することが可能で、かつ、ガス流量の調整ができるスパッタリング装置を用いることが好ましいといえる。そして、スパッタリング装置の成膜チャンバー内への導入ガスは、全体の９０％以上を酸素ガスとして、酸素ガスに加えて他のガスを用いる場合は、当該ガスは希ガスを用いることが望ましい。また、より好ましくは成膜チャンバー内への導入ガスを酸素ガスのみとし、成膜雰囲気中のガス種に占める酸素ガスの割合を極力１００％に近づけることが望ましい。
【００７５】
また、酸化物半導体層１０４に水素が多量に含まれると、水素が酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体層１０４において、水素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、更に好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。なお、上述の酸化物半導体層中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。
【００７６】
上述の理由により、酸化物半導体膜を成膜する際に用いるガスとしては、水、水素、水酸基又は水素化物などの不純物が含まれないことが好ましい。または、純度が６Ｎ以上好ましくは７Ｎ以上（即ち、ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）のガスを用いることが好ましい。
【００７７】
また、酸化物半導体膜を成膜するにあたり、成膜室内の水分（水、水蒸気、水素、水酸基または水酸化物を含む）を除去するために、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段は、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体層１０４に含まれる水素、水分などの不純物の濃度を低減できる。
【００７８】
一方、酸化物半導体層１０４に、アルカリ金属またはアルカリ土類金属が含まれると、酸化物半導体と結合することによって、キャリアが生成されることがあり、トランジスタのオフ電流が上昇する原因となる。そのため、酸化物半導体層１０４において、アルカリ金属またはアルカリ土類金属の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。
【００７９】
なお、スパッタリング装置にて用いるターゲットは、相対密度が９０％以上、好ましくは９５％以上であることが望ましい。相対密度の高いターゲットを用いることにより、酸化物半導体層１０４の形成用いる酸化物半導体膜を緻密な膜とできる。
【００８０】
酸化物半導体層１０４に用いる酸化物半導体材料としては、少なくともインジウム（Ｉｎ）を含む。特にＩｎと亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
【００８１】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００８２】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００８３】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００８４】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素又は複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【００８５】
成膜された酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
【００８６】
酸化物半導体膜は、好ましくは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。なお、ＣＡＡＣ−ＯＳ膜についての説明は、上述の内容を参照することができる。
【００８７】
また、ＣＡＡＣ−ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。そのため、酸化物半導体を形成する面に対して平坦化処理を行うことが好ましい。平坦化処理としては、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理、またはドライエッチング法などを用いればよい。なお、ＣＭＰ処理を行う場合は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、酸化物半導体を形成する面の平坦性をより向上させることができる。
【００８８】
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【００８９】
【数２】
【００９０】
上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００９１】
上述のように、酸化物半導体膜の被成膜面を平坦化すると、酸化物半導体膜中の結晶が被形成面に対して概略垂直な方向に成長しやすい。
【００９２】
ここで、図８を用いて、酸化物半導体膜を形成するために被形成面５１４上に成膜する酸化物半導体膜６００の結晶性が、被形成面５１４の平坦性に応じてどのように変化するか説明する。図８（Ａ）から図８（Ｃ）に被形成面５１４と酸化物半導体膜６００の拡大図を示す。なお、図８（Ａ）から図８（Ｃ）の酸化物半導体膜６００中の矢印は酸化物半導体膜６００に含まれる結晶の成長方向を示す。
【００９３】
図８（Ａ）に示すように、被形成面５１４の表面の平坦性が低い場合には、被形成面５１４表面の凹凸の斜面に概略垂直に結晶が成長することになる。よって、被形成面５１４表面の凹凸の斜面に対して概略平行な層状に形成される。しかし、被形成面５１４表面の凹凸の山頂にあたる領域６０２ａでは結晶の成長方向が場所により異なる。故に、被形成面５１４表面の凹凸の斜面に概略平行な層状に形成された結晶の配列が領域６０２ａで分断されてしまうことになる。また、被形成面５１４表面の凹凸の谷底にあたる領域６０２ｂでは、領域６０２ｂ周囲の結晶の成長方向が互いにぶつかり合うことになる。故に、被形成面５１４表面の凹凸の斜面に概略平行な層状に形成された結晶の配列が、領域６０２ｂで分断されてしまうことになる。
【００９４】
このように、酸化物半導体膜の層状に形成された結晶の配列が分断されると結晶粒界が生じる。そして結晶粒界にはダングリングボンド（原子未結合手）が存在し酸化物半導体膜のバンドギャップ中に欠陥準位を形成する。これらは主にキャリアのトラップとして働き、キャリアの移動度を低下させるため酸化物半導体膜の抵抗を大きくする。また、ダングリングボンドが水素原子などと結合すると酸化物半導体膜のバンドギャップ中にドナー準位が形成される。従って、当該酸化物半導体膜をトランジスタなどの半導体装置に用いると、領域６０２ａや領域６０２ｂに相当する部分で電気伝導度が変動するとともに、当該半導体装置の移動度が低下してしまう。
【００９５】
しかし、図８（Ｂ）に示すように、被形成面５１４の表面の平坦性が十分に高い場合には、図８（Ａ）に示す領域６０２ａおよび領域６０２ｂに相当する部分が形成されないので、被形成面５１４表面に概略平行に層状に形成された結晶の配列を連続的に設けることができる。このような酸化物半導体膜６００をトランジスタなどの半導体装置に設けることにより、当該半導体装置の電気的安定性が得られるとともに、移動度の低下を抑制することができる。
【００９６】
また、図８（Ｃ）に示すように、被形成面５１４の表面に凹凸が形成されていても、当該凹凸が十分になだらかな場合には、図８（Ａ）に示す領域６０２ａおよび領域６０２ｂに相当する部分において、被形成面５１４表面の凹凸の斜面に概略平行に層状に形成された結晶の配列が分断されず連続的に設けられる。具体的には、先に記載したとおり、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下の表面上に形成するとよい。
【００９７】
以上のように表面粗さが低減された被形成面５１４上に接して結晶性を有する酸化物半導体膜を形成することにより、酸化物半導体膜６００中の粒界欠陥密度を低下させることができる。よって、酸化物半導体膜６００の結晶性をさらに向上させることができるので、酸化物半導体膜６００より形成される酸化物半導体層１０４を用いる半導体装置１５０の電気的安定性および移動度を向上させることができる。
【００９８】
なお、被形成面５１４の平坦化は、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を用いて行うことが好ましい。ここで、ＣＭＰ処理とは、被加工物の表面を基準にし、それにならって表面を化学的・機械的な複合作用により、平坦化する手法である。一般的に研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または揺動させて被加工物の表面を、スラリーと被加工物表面との間での化学反応と、研磨布と被加工物との機械的研磨の作用により、被加工物の表面を研磨する方法である。
【００９９】
ＣＭＰ処理は、１回行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、被形成面５１４の表面の平坦性をさらに向上させることができる。
【０１００】
また、被形成面５１４を平坦化させる処理としては、ＣＭＰ処理の他にドライエッチング処理などを適用することも可能である。エッチングガスとしては、塩素、塩化硼素、塩化珪素または四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄または弗化窒素などのフッ素系ガス、酸素などを適宜用いることができる。例えば、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング法、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）エッチング法、平行平板型（容量結合型）エッチング法、マグネトロンプラズマエッチング法、２周波プラズマエッチング法またはヘリコン波プラズマエッチング法等のドライエッチング法を用いることができる。特に被形成面５１４として窒化シリコンや窒化酸化シリコンのような、窒素を多く含む無機絶縁材料が含まれる場合、ＣＭＰ処理だけでは窒素を多く含む無機絶縁材料の除去が困難な場合があるので、ドライエッチングなどを併用することが好ましい。
【０１０１】
また、被形成面５１４を平坦化させる処理としては、ＣＭＰ処理の他にプラズマ処理などを適用することも可能である。プラズマ処理は、真空のチャンバーに不活性ガス、例えばアルゴンガスを導入し、被処理面を陰極とする電界をかけて行う。その原理としてはプラズマドライエッチ法と同等であるが、不活性ガスを用いることで、通常のスパッタ成膜チャンバーにて処理可能であり簡便な方法である。すなわち、このプラズマ処理は、被処理面に不活性ガスのイオンを照射して、スパッタリング効果により表面の微細な凹凸を平坦化する処理である。このことから本明細書では、このプラズマ処理を「逆スパッタ」ともいう。
【０１０２】
なお、酸化物半導体層１０４にＣＡＡＣ−ＯＳ膜を用いる場合、以下の三つの方法で形成すればよい。第１の方法は、２００℃以上４５０℃以下の成膜温度で酸化物半導体膜を成膜する方法である。第２の方法は、酸化物半導体膜を成膜した後、当該膜に対して２００℃以上７００℃以下の熱処理を行う方法である。第３の方法は、２層に分けて酸化物半導体膜を成膜する方法である。すなわち、１層目の酸化物半導体膜を薄く成膜した後、２００℃以上７００℃以下の熱処理を行い１層目の膜をＣＡＡＣ−ＯＳ膜とし、当該膜上に２層目の成膜を行うことで、１層目の結晶を種結晶として２層目の酸化物半導体膜をＣＡＡＣ−ＯＳ膜とする方法である。
【０１０３】
なお、酸化物半導体層１０４は、複数の酸化物半導体膜が積層された構造でもよい。例えば、酸化物半導体層１０４を、第１の酸化物半導体膜と第２の酸化物半導体膜の積層として、第１の酸化物半導体膜と第２の酸化物半導体膜に、異なる組成の金属酸化物を用いてもよい。例えば、第１の酸化物半導体膜に三元系金属の酸化物を用い、第２の酸化物半導体膜に二元系金属の酸化物を用いてもよい。また、例えば、第１の酸化物半導体膜と第２の酸化物半導体膜を、どちらも三元系金属の酸化物としてもよい。
【０１０４】
また、第１の酸化物半導体膜と第２の酸化物半導体膜の構成元素を同一とし、両者の組成比を異ならせてもよい。例えば、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２としてもよい。また、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。
【０１０５】
また、酸化物半導体層１０４を３層以上の積層構造とし、複数層の結晶性を有する酸化物半導体膜で非晶質酸化物半導体膜を挟む構造としてもよい。また、結晶性を有する酸化物半導体膜と非晶質酸化物半導体膜を交互に積層する構造としてもよい。酸化物半導体層１０４を複数層の積層構造とする場合の上記構成は、それぞれを適宜組み合わせて用いることができる。
【０１０６】
なお、酸化物半導体層１０４を複数層の積層構造とし、各酸化物半導体膜の形成後に酸素を導入してもよい。酸素の導入は、絶縁表面を有する基板１００の酸素供給膜にて記載した方法を用いることができる。なお、酸素を含む雰囲気下でのプラズマ処理では、基板側（基板側に設置されたバイアス印加装置や基板自体。）に直流バイアスを印加した状態でプラズマ処理を行うことにより、酸素プラズマが酸化物半導体層１０４中に侵入しやすくなるため好ましいといえる。どの程度のバイアスを印加するかについては、酸化物半導体層１０４の膜厚や膜へのダメージなどを考慮して、実施者が適宜調整すればよい。
【０１０７】
各酸化物半導体膜の形成毎に酸素を導入することで、酸化物半導体内の酸素欠損を低減する効果を高めることができる。
【０１０８】
なお、酸化物半導体層のエッチングとしてドライエッチングを用いる場合、エッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
【０１０９】
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
【０１１０】
ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７Ｎ（関東化学社製）を用いる。
【０１１１】
なお、酸化物半導体膜をスパッタリング法により成膜する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、成膜面の付着物を除去することが好ましい。ここで、逆スパッタとは、通常のスパッタリング法においては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
【０１１２】
なお、前述の方法により形成された酸化物半導体層１０４には、不純物としての水分又は水素（水酸基を含む）が含まれていることがある。水分又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、酸化物半導体層１０４中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体層１０４に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、などにおいて、脱水化または脱水素化の加熱処理（以下、第１の加熱処理と略記する）を行ってもよい。
【０１１３】
酸化物半導体層１０４に第１の加熱処理を行うことで、酸化物半導体層１０４中の水分又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
【０１１４】
加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【０１１５】
第１の加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１１６】
また、第１の加熱処理を行った酸化物半導体層１０４に、第２の加熱処理を行ってもよい。第２の加熱処理は、酸化性雰囲気にて加熱処理することにより酸化物半導体層１０４中に酸素を供給して、第１の加熱処理の際に酸化物半導体層１０４中に生じた酸素欠損を補填する目的がある。このため、第２の加熱処理は加酸素化処理ということもできる。第２の加熱処理は、例えば２００℃以上基板の歪み点未満で行えばよい。好ましくは、２５０℃以上４５０℃以下とする。処理時間は３分〜２４時間とする。処理時間を長くするほど非晶質領域に対して結晶領域の割合の多い酸化物半導体層１０４を形成することができるが、２４時間を超える熱処理は生産性の低下を招くため好ましくない。
【０１１７】
酸化性雰囲気とは酸化性ガスを含む雰囲気である。酸化性ガスとは、酸素、オゾンまたは亜酸化窒素などであって、水、水素などが含まれないことが好ましい。例えば、熱処理装置に導入する酸素、オゾン、亜酸化窒素の純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ未満、好ましくは０．１ｐｐｍ未満）とする。酸化性雰囲気は、酸化性ガスを不活性ガスと混合して用いてもよい。その場合、酸化性ガスが少なくとも１０ｐｐｍ以上含まれるものとする。また、不活性雰囲気とは、窒素、希ガス（ヘリウム、ネオン、アルゴン、クリプトン、キセノン）などの不活性ガスを主成分とする雰囲気である。具体的には、酸化性ガスなどの反応性ガスが１０ｐｐｍ未満とする。
【０１１８】
なお、第２の加熱処理に用いる熱処理装置およびガス種は、第１の加熱処理と同じ物を用いることができる。また、脱水化または脱水素化の加熱処理である第１の加熱処理と、加酸素化の加熱処理である第２の加熱処理は連続して行うことが好ましい。連続して行うことで、半導体装置の生産性を向上させることができる。
【０１１９】
次に、酸化物半導体層１０４上に、ドレイン電極１０２ｂおよび酸化物半導体層１０４と重なる第１の電極１１０を形成し、その後、第１の電極１１０および酸化物半導体層１０４上にゲート絶縁層１０６を形成する。これにより、ドレイン電極１０２ｂを下部電極、酸化物半導体層１０４を誘電体膜、第１の電極１１０を上部電極とする容量素子１３０が形成される（図２（Ｃ）参照）。
【０１２０】
第１の電極１１０は、ソース電極１０２ａおよびドレイン電極１０２ｂと同様の材料および方法を用いて形成すればよい。そして、図示していないが、接地電位や共通電位などの固定電位に電気的に接続されている。容量素子１３０はトランジスタの一部（図２（Ｃ）ではドレイン電極１０２ｂ。）を構成要素として共用しているため、トランジスタ１２０と一部が重なる状態に容量素子１３０を形成できる。このため、トランジスタ１２０と容量素子１３０を異なる場所に形成する場合と比較して、半導体装置１５０の集積度を高めることができる。
【０１２１】
ゲート絶縁層１０６は、十分な耐圧および絶縁性を有する酸化物絶縁膜を用いることが好ましい。ゲート絶縁層１０６としては、例えば、真空蒸着法やスパッタリング法などの物理気相成長法（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）やプラズマＣＶＤ法などの化学気相成長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いて、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ガリウム膜、酸化イットリウム膜、酸化ランタン膜などを、単層でまたは積層して形成することができる。また、酸化ハフニウム膜、ハフニウムシリケート膜（ＨｆＳｉｘＯｙｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート膜（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート膜（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））などのｈｉｇｈ−ｋ材料をゲート絶縁層１０６の少なくとも一部として用いてもよい。これによりゲートリーク電流を低減することができる。
【０１２２】
ゲート絶縁層１０６の厚さは特に限定されないが、半導体装置を微細化する場合には、半導体装置１５０の動作を確保するために薄くすることが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。例えば、絶縁膜として酸化シリコンを３０ｎｍ成膜した上に酸化アルミニウムを１０ｎｍ成膜した積層膜を用いて、ゲート絶縁層１０６を形成すればよい。
【０１２３】
なお、ゲート絶縁層１０６として酸化物絶縁膜（酸素供給膜とも言える。）を用いることにより、上述の絶縁表面を有する基板１００上に成膜した酸素供給膜と同様に、加熱処理によって酸化物絶縁膜中の酸素の一部を放出させて酸化物半導体層１０４に酸素を供給し、酸化物半導体層１０４中の酸素欠損を補填することができるため好ましいと言える。なお、ゲート絶縁層１０６に対して加熱処理を行うタイミングについては、ゲート絶縁層１０６の成膜後であれば特段の限定はない。
【０１２４】
特に、ゲート絶縁層１０６中（バルク中）に少なくとも化学量論比を超える量の酸素が存在することが好ましく、例えば、ゲート絶縁層１０６として、ＳｉＯ２＋α（ただし、α＞０）で表される酸化シリコン膜を用いることが好ましい。このような酸化シリコン膜をゲート絶縁層１０６として用いることで、酸化物半導体層１０４に酸素を供給することができ、酸化物半導体層１０４を用いたトランジスタ１２０のトランジスタ特性を良好にすることができる。
【０１２５】
ゲート絶縁層１０６は、水素、水などの不純物を混入させない方法で成膜した膜を用いて形成することが好ましい。ゲート絶縁層１０６に水素、水などの不純物が含まれると、前述の工程にて形成された酸化物半導体層１０４に水素、水などの不純物が浸入する、水素や水などの不純物により酸化物半導体層１０４中の酸素が引き抜きかれる、などによって酸化物半導体層１０４のチャネルが低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがあるためである。よって、ゲート絶縁層１０６はできるだけ水素、水などの不純物が含まれないように作製することが好ましい。例えば、スパッタリング法によって成膜するのが好ましい。成膜する際に用いるスパッタガスとしては、水素、水などの不純物が除去された高純度ガスを用いることが好ましい。
【０１２６】
なお、酸化物半導体層１０４に用いられる酸化物半導体材料には、１３族元素を含むものが多い。このため、１３族元素および酸素を含む材料を用いて、酸化物半導体層１０４と接するゲート絶縁層１０６を形成する場合には、酸化物半導体層１０４との界面の状態を良好に保つことができる。これは、ゲート絶縁層１０６の形成に用いる１３族元素および酸素を含む材料と、酸化物半導体層１０４の形成に用いる酸化物半導体材料との相性が良いことによる。例えば、酸化ガリウムを用いたゲート絶縁層１０６を酸化物半導体層１０４と接して設けることにより、酸化物半導体層１０４とゲート絶縁層１０６との界面における水素のパイルアップを低減することができる。
【０１２７】
また、酸化アルミニウムをゲート絶縁層１０６として用いる場合、酸化アルミニウムは水分（水、水蒸気、水素を含む。）を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層１０４への水分浸入防止という点においても好ましい。加えて、酸化アルミニウムは酸素を透過させにくいという特性も有しているため、後の工程にて行う第３の加熱処理の際に、ゲート絶縁層１０６中に含まれる酸素（過剰酸素を含む）がゲート電極１０８側に放出されることを抑制し、酸化物半導体層１０４中の酸素欠損を効果的に補填することができる。また、酸化物半導体層１０４に接して酸素供給膜（例えば、過剰酸素を有する酸化珪素膜。）を形成し、酸素供給膜上にバリア膜（例えば、酸化アルミニウム膜）が形成された積層構造の膜をゲート絶縁層１０６として用いてもよい。当該構造とすることにより、加熱処理等により酸素供給膜から放出された酸素を、酸化物半導体層１０４側に効率的に供給できる。
【０１２８】
なお、上述のように、ゲート絶縁層１０６の膜厚を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するためには、ゲート絶縁層１０６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１０６に用いることで、ゲート絶縁層１０６の電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【０１２９】
なお、酸化物半導体層１０４の形成後、及びゲート絶縁層１０６の形成後のいずれか一方または両方において、酸化物半導体層１０４に酸素添加処理を行ってもよい。酸素添加処理とは、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を酸化物半導体層１０４のバルクに添加することをいう。なお、当該「バルク」の用語は、酸素を、薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、「酸素添加」には、プラズマ化した酸素をバルクに添加する「酸素プラズマドープ」が含まれる。酸素添加処理を行うことにより、酸化物半導体層１０４やゲート絶縁層１０６に含まれる酸素を、化学量論的組成比より多くすることができる。
【０１３０】
酸素添加処理は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、酸素を含む雰囲気下で行うプラズマ処理などを用いることができる。ゲート絶縁層１０６へのダメージが少なく、過剰酸素を十分に添加する観点から考えると、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）方式を用いて、マイクロ波（例えば、周波数２．４５ＧＨｚ）により励起された酸素プラズマを用いて行うことが好ましい。
【０１３１】
ゲート絶縁層１０６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第３の加熱処理を行うことが望ましい。第３の加熱処理の温度は、２００℃以上４５０℃以下、好ましくは２５０℃以上３５０℃以下とすることが望ましい。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第３の加熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、酸化物半導体層１０４に接する膜、例えばゲート絶縁層１０６が酸素を含む場合、酸化物半導体層１０４に酸素を供給し、該酸化物半導体層１０４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。なお、酸化物半導体層１０４に接して酸素を含む下地膜などがある場合は、下地膜側からも酸素欠損を補填することができる。
【０１３２】
なお、本実施の形態では、ゲート絶縁層１０６の形成後に第３の加熱処理を行っているが、第３の加熱処理のタイミングはこれに限定されない。例えば、ゲート電極１０８の形成後に第３の加熱処理を行っても良い。
【０１３３】
上述のように、第３の加熱処理を適用することで、酸化物半導体層１０４を、水素原子を含む物質が極力含まれないように高純度化することができる。
【０１３４】
次に、ゲート絶縁層１０６上に、ソース電極１０２ａとドレイン電極１０２ｂの間隙部と重なり、かつ第１の電極１１０方向に延在第１の電極１１０と重なるゲート電極１０８を形成する。これにより、トランジスタ１２０が形成される（図２（Ｄ）参照）。
【０１３５】
ゲート電極１０８を形成する方法としては、まず、ゲート絶縁層１０６上に蒸着法やスパッタリング法などの物理気相成長法（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）やプラズマＣＶＤ法などの化学気相成長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により導電膜を形成し、当該導電膜上にフォトリソグラフィ法やインクジェット法などの公知の技術を用いて、加工したいパターン形状に応じたレジストを形成し、ドライエッチング法やウェットエッチング法などの公知の技術を用いて導電膜の不要部分を選択的に除去して、ゲート電極１０８を形成すればよい。
【０１３６】
なお、導電膜の材料としては、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、マグネシウム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いることができる。また、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、インジウム亜鉛酸化物（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。なお、ゲート電極１０８は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。
【０１３７】
また、その厚さは特に限定されないが、厚くしすぎると半導体装置の生産性低下の要因となりうるため、１０ｎｍ以上１０００ｎｍ以下、好ましくは５０ｎｍ以上５００ｎｍ以下とすることが望ましい。例えば、導電膜としてチタンを１００ｎｍ成膜した上にアルミニウムを３００ｎｍ成膜した積層膜を用いて、ゲート電極１０８を形成すればよい。
【０１３８】
次に、ゲート絶縁層１０６およびゲート電極１０８を覆う層間絶縁層１１２を成膜し、第１の電極１１０およびゲート電極１０８と重なる層間絶縁層１１２に、ゲート電極１０８の少なくとも一部が露出する開口部１１３を形成する（図３（Ａ）参照。）。
【０１３９】
層間絶縁層１１２は、ゲート絶縁層１０６と同一の方法および材料を用いて形成することができる。また、層間絶縁層１１２として、絶縁性を有する有機材料を、スピンコート法、印刷法、ディスペンス法またはインクジェット法などを用いて塗布し、塗布した材料に応じた硬化処理（例えば、加熱処理や光照射処理など。）を行い形成してもよい。絶縁性を有する有機材料としては、例えば、アクリル樹脂、ポリイミド樹脂、ポリアミド樹脂、ポリアミドイミド樹脂、エポキシ樹脂等の有機樹脂を用いて形成することができる。また、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させてもよい。なお、上述の有機材料は水分などの不純物を比較的多く含んでいる場合が多いため、有機材料を用いて形成する膜の下に、バリア膜のような水蒸気透過性の低い膜（例えば、酸化アルミニウムや酸化アルミニウムを含む積層膜など）を形成することが好ましい。これにより、層間絶縁層１１２中に含まれる、あるいは、層間絶縁層１１２を通して外部から侵入する、トランジスタ１２０の電気特性に悪影響を及ぼし得る不純物（例えば、水分など。）の、酸化物半導体層１０４への拡散を防止できるため、トランジスタ１２０の電気特性を良好なものとできる。
【０１４０】
次に、層間絶縁層１１２上に、第１の電極１１０およびゲート電極１０８と重なり、ゲート電極１０８と電気的に接続された配線１１４（開口部１１３を通してゲート電極１０８と電気的に接続された配線１１４、とも言える。）を形成する。以上の工程により、トランジスタ１２０および容量素子１３０を備える半導体装置１５０が完成する（図３（Ｂ）参照。）。トランジスタ１２０と容量素子１３０は構成要素の一部を共有しており、少ない工程で効率よく半導体装置１５０を形成できるため、半導体装置１５０の作製時間や作製コストを低減できる。また、容量素子１３０をトランジスタ１２０の一部と重ねて設けることができるため、半導体装置１５０の高集積化が可能となる。
【０１４１】
なお、通常、ゲート電極１０８をコンタクトホールを介して層間絶縁層１１２上に設けられた配線と接続する場合、ゲート電極１０８がドレイン電極１０２ｂと重なると寄生容量として機能するため、トランジスタや半導体装置に悪影響が及ぼし得る場合がある。しかし、本実施の形態のように、接地電位や共通電位などの固定電位に接続された第１の電極がドレイン電極１０２ｂとゲート電極１０８の間に存在することにより、当該影響を抑制することができ、容量素子１３０と重なる位置からゲート電極１０８を上層に取り出すことができるため、半導体装置１５０の更なる高集積化が可能となる。
【０１４２】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１４３】
（実施の形態２）
本実施の形態では、実施の形態１にて記載した構造とは異なる構造の半導体装置について、その構造および作製方法の一態様を図５および図６を用いて説明する。
【０１４４】
＜半導体装置の構成例＞
図５は、本実施の形態の方法にて作製された半導体装置５５０の構成例であり、図５（Ａ）は半導体装置５５０の上面図、図５（Ｂ）は図５（Ａ）の一点鎖線部Ｄ１−Ｄ２の断面図、図５（Ｃ）は図５（Ａ）の一点鎖線Ｅ１−Ｅ２の断面図である。なお、図５（Ａ）の上面図については、構造を分かり易くするため、ゲート絶縁層１０６および層間絶縁層１１２を省略して記載している。
【０１４５】
図５に示す半導体装置５５０は、トランジスタ５２０および容量素子５３０を備えている。なお、トランジスタ５２０および容量素子５３０は、実施の形態１にて記載したトランジスタ１２０および容量素子１３０と同じ構成要素から成っている。
【０１４６】
本実施の形態に記載の半導体装置５５０は、ゲート電極１０８と層間絶縁層上の配線との接続をコンタクトホールを用いて行うのではなく、層間絶縁層１１２形成後に、層間絶縁層１１２に対して平坦化処理を行い、ゲート電極１０８の一部が層間絶縁層１１２の表面から露出している構成が、実施の形態１と異なっている。すなわち、本実施の形態の構造ではマスクを用いることなく、ゲート電極１０８と層間絶縁層上の配線を接続することができる。これは、第１の電極１１０上（容量素子５３０上とも言える。）に位置するゲート電極が最も高い状態になっている（凸状態になっている、とも表現できる。）ことを利用したものであり、ゲート電極１０８上に層間絶縁層１１２を形成した後、層間絶縁層１１２に対して平坦化処理を行うと、第１の電極１１０上（容量素子５３０上とも言える。）に位置するゲート電極１０８が露出する。したがって、層間絶縁層１１２の所定の箇所に開口部を形成するといった、マスクを必要とするプロセスを行うことなく、層間絶縁層１１２上の配線にゲート電極１０８を接続することができ、半導体装置の作製時間や作製コストを更に低減することができる。
【０１４７】
また、マスクを用いた開口部形成を行わないため、装置により開口部の形成位置がずれ、トランジスタが機能しないといった問題も原理的に発生しないため、半導体装置の作製歩留まりを向上できる。
【０１４８】
＜半導体装置の作製方法＞
本実施の形態に記載する半導体装置５５０の作製方法について、図６を用いて以下の文章にて説明する。
【０１４９】
まず、図２（Ａ）乃至図２（Ｄ）および当該図面に対応する説明内容を参酌して、基板１００上にトランジスタ５２０および容量素子５３０を形成する（図６（Ａ）参照。）。なお、トランジスタ５２０および容量素子５３０の各構成要素（例えば、ソース電極１０２ａやドレイン電極１０２ｂなど。）の作製方法や使用材料は、実施の形態１参酌することができる。
【０１５０】
次に、トランジスタ５２０および容量素子５３０上に層間絶縁層１１２を形成する（図６（Ｂ）参照）。なお、層間絶縁層１１２の作製方法や使用材料は、実施の形態１を参酌することができる。
【０１５１】
次に、層間絶縁層１１２に対して平坦化処理を行い、少なくとも第１の電極１１０上（容量素子５３０上とも言える。）に位置するゲート電極１０８を露出させる。平坦化処理としては、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理、またはドライエッチング法などを用いればよい。なお、ＣＭＰ処理を行う場合は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。
【０１５２】
以上の工程により、図５に記載した半導体装置５５０を作製できる（図６（Ｃ）参照。）。
【０１５３】
（実施の形態３）
本実施の形態では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置とも言える。）として、上述実施の形態に示す半導体装置を使用した場合の一例を、図７を用いて説明する。なお、本実施の形態では、記憶装置に、実施の形態１に記載した半導体装置１５０を用いているが、勿論、実施の形態２に記載の半導体装置５５０を用いてもよい。
【０１５４】
図７（Ａ）は、半導体装置の回路構成の一例を示し、図７（Ｂ）は半導体装置の一例を示す概念図である。まず、図７（Ａ）に示す半導体装置について説明を行い、続けて図７（Ｂ）に示す半導体装置について、以下説明を行う。
【０１５５】
図７（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１２０のソース電極又はドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ１２０のゲート電極とは電気的に接続され、トランジスタ１２０のソース電極又はドレイン電極と容量素子１３０の第１の端子とは電気的に接続されている。
【０１５６】
次に、図７（Ａ）に示す半導体装置１５０（メモリセルとして機能する。）に、情報の書き込みおよび保持を行う場合について説明する。
【０１５７】
まず、ワード線ＷＬの電位を、トランジスタ１２０がオン状態となる電位として、トランジスタ１２０をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子１３０の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１２０がオフ状態となる電位として、トランジスタ１２０をオフ状態とすることにより、容量素子１３０の第１の端子の電位が保持される（保持）。
【０１５８】
半導体層として酸化物半導体を用いたトランジスタ１２０は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１２０をオフ状態とすることで、容量素子１３０の第１の端子の電位（あるいは、容量素子１３０に蓄積された電荷）を極めて長時間にわたって保持することが可能である。なお、容量素子１３０とワード線ＷＬ間には容量素子（実施の形態１にて記載した、第１の電極１１０、ゲート絶縁層１０６およびゲート電極１０８により形成される容量素子。）が設けられているため、容量素子１３０に蓄積された電荷がワード線ＷＬから抜けてしまうことはない。
【０１５９】
次に、情報の読み出しについて説明する。トランジスタ１２０がオン状態となると、浮遊状態であるビット線ＢＬと容量素子１３０とが導通し、ビット線ＢＬと容量素子１３０の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子１３０の第１の端子の電位（あるいは容量素子１３０に蓄積された電荷）によって、異なる値をとる。
【０１６０】
例えば、容量素子１３０の第１の端子の電位をＶ、容量素子１３０の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル１８５０の状態として、容量素子１３０の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０１６１】
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
【０１６２】
このように、図７（Ａ）に示す半導体装置は、トランジスタ１２０のオフ電流が極めて小さいという特徴から、容量素子１３０に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０１６３】
次に、図７（Ｂ）に示す半導体装置について、説明を行う。
【０１６４】
図７（Ｂ）に示す半導体装置は、上部に記憶回路として図７（Ａ）に示した半導体装置１５０を複数有するメモリセルアレイ１８５１ａ及び１８５１ｂを有し、下部に、メモリセルアレイ１８５１（メモリセルアレイ１８５１ａ及び１８５１ｂ）を動作させるために必要な周辺回路１８５３を有する。なお、周辺回路１８５３は、メモリセルアレイ１８５１と電気的に接続されている。
【０１６５】
図７（Ｂ）に示した構成とすることにより、周辺回路１８５３をメモリセルアレイ１８５１（メモリセルアレイ１８５１ａ及び１８５１ｂ）の直下に設けることができるため半導体装置の小型化を図ることができる。
【０１６６】
周辺回路１８５３に設けられるトランジスタは、実施の形態１のトランジスタ１２０とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０１６７】
なお、図７（Ｂ）に示した半導体装置では、２つのメモリセルアレイ１８５１（メモリセルアレイ１８５１ａと、メモリセルアレイ１８５１ｂ）が積層された構成を例示したが、積層するメモリセルの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構成としても良い。
【０１６８】
以上のように、上部に多層に形成された複数のメモリセルアレイは、酸化物半導体を用いたトランジスタにより形成されている。酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
【０１６９】
また、実施の形態１に記載したように、半導体装置１５０はトランジスタ１２０と容量素子１３０の構成要素の一部を共有できる、トランジスタ１２０のゲート電極と層間絶縁層１１２上に設けられた配線との接続を、容量素子１３０と重なる位置で行うことができる、といった特徴を有しているため、半導体装置の占有面積の低減を図ることができ、高集積化を図ることができる。
【０１７０】
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）により形成された周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）により形成された記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
【０１７１】
なお、本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１７２】
（実施の形態４）
本実施の形態では、実施の形態３に示す半導体装置を用いた応用例の一例として、記憶媒体（メモリ素子）について、図９を用いて説明する。なお、本実施の形態の記憶媒体の説明では、トランジスタ１２０をトランジスタ５２０に、容量素子１３０を容量素子５３０に、半導体装置１５０を半導体装置５５０に置き換えてもよい。
【０１７３】
図９には、いわゆるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図９に示すメモリセルアレイ８００は、複数のメモリセルがマトリクス状に配列された構成を有している。また、メモリセルアレイ８００は、ｍ本の第１の配線（ワード線ＷＬ）、およびｎ本の第２の配線（ビット線ＢＬ）を有する。なお、本実施の形態においては、第１の配線をビット線ＢＬとよび、第２の配線をワード線ＷＬとよぶ。
【０１７４】
メモリセルは、トランジスタ１２０と容量素子１３０から構成されており、当該メモリセルに実施の形態１に記載した半導体装置１５０を用いることができる。トランジスタ１２０のゲート電極は、第１の配線（ワード線ＷＬ）と接続されている。また、トランジスタ１２０のソース電極またはドレイン電極の一方は、第２の配線（ビット線ＢＬ）と接続されており、トランジスタ１２０のソース電極またはドレイン電極の他方は、容量素子１３０の電極の一方と接続されている。また、容量素子１３０の電極の他方は容量線ＣＬと接続され、一定の電位が与えられている。
【０１７５】
先の実施の形態で示した半導体装置１５０は、トランジスタ１２０の半導体層に高純度化され、真性化された酸化物半導体層を用いているため、当該半導体装置のオフ電流を十分に低減することができる。さらに、表面粗さの低減された絶縁膜上に接して、結晶性を有する酸化物半導体層を形成することにより、電気伝導度の安定した酸化物半導体層を形成することができる。このような酸化物半導体層を半導体装置１５０のトランジスタ１２０に用いることにより、安定した電気的特性が付与された、信頼性の高い半導体装置とすることができる。そして、このような半導体装置１５０を用いることで、いわゆるＤＲＡＭとして認識されている図９に示す半導体装置を実質的な不揮発性メモリとして使用することが可能になる。
【０１７６】
また、半導体装置１５０は、トランジスタ１２０と容量素子１３０の構成要素の一部を共有することができ、トランジスタ１２０と容量素子１３０を重畳した状態に形成できるため、半導体装置のサイズを小型化できる。これにより、メモリセルアレイ８００を小型化することができる。さらに、トランジスタ１２０の備えるゲート電極を上層に取り出すにあたり、容量素子１３０と重なる位置で取り出すことができるため、メモリセルアレイ８００を更に小型化することができる。
【０１７７】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１７８】
（実施の形態５）
本実施の形態では、上述実施の形態にて説明した記憶装置を少なくとも一部に用いたＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）ついて、図１０を用いて説明する。
【０１７９】
図１０（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１０（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔともいう）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆともいう）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆともいう）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けても良い。勿論、図１０（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０１８０】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０１８１】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、演算回路１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０１８２】
また、タイミングコントローラ１１９５は、演算回路１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０１８３】
図１０（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶装置が設けられている。レジスタ１１９６の記憶装置には、上述実施の形態に記載されている記憶装置を用いることができる。
【０１８４】
図１０（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、演算回路１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有する記憶装置において、位相反転素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択されている場合、レジスタ１１９６内の記憶装置への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内の記憶装置への電源電圧の供給を停止することができる。レジスタ１１９６に先の実施の形態にて記載した記憶装置を用いることにより、記憶装置への電源電圧の供給を停止した後において、より長期に渡ってデータを保持することが可能となる。
【０１８５】
電源停止に関しては、図１０（Ｂ）または図１０（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１０（Ｂ）および図１０（Ｃ）の回路の説明を行う。
【０１８６】
図１０（Ｂ）および図１０（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に、酸化物半導体をチャネル形成領域に用いたトランジスタを含む記憶回路の構成の一例を示す。
【０１８７】
図１０（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、各記憶素子１１４２の一部には、実施の形態１および実施の形態２に記載されている半導体装置の構造を用いることができる。記憶素子群１１４３が有する各記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有する各記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０１８８】
図１０（Ｂ）では、スイッチング素子１１４１として、酸化物半導体をチャネル形成領域に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０１８９】
なお、図１０（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していても良い。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。
【０１９０】
また、図１０（Ｂ）では、スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていても良い。
【０１９１】
また、図１０（Ｃ）には、記憶素子群１１４３が有する各記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０１９２】
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０１９３】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
【０１９４】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１９５】
（実施の形態６）
本実施の形態では、先の実施の形態で説明した記憶装置を電子機器に適用する場合について、図１１を用いて説明する。本実施の形態では、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の半導体装置を適用する場合について説明する。
【０１９６】
図１１（Ａ）は、携帯型の情報端末であり、筐体１３０１、筐体１３０２、第１の表示部１３０３ａ、第２の表示部１３０３ｂなどによって構成されている。筐体１３０１と筐体１３０２の内部には、様々な電子部品（例えば、ＣＰＵ、ＭＰＵ、記憶素子など。）が組み込まれている。また、第１の表示部１３０３ａと第２の表示部１３０３ｂには、画像を表示するために必要な電子回路（例えば、駆動回路や選択回路など。）が搭載されている。これら電子部品や電子回路の中に、先の実施の形態に示す半導体装置を適用することにより、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯型の情報端末が実現される。なお、先の実施の形態に記載された半導体装置は、筐体１３０１、筐体１３０２の少なくとも一に設けられていればよい。
【０１９７】
なお、第１の表示部１３０３ａおよび第２の表示部１３０３ｂの少なくとも一方はタッチ入力機能を有するパネルとなっており、例えば図１１（Ａ）の左図のように、第１の表示部１３０３ａに表示される選択ボタン１３０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「タッチ入力」を選択した場合、図１１（Ａ）の右図のように第１の表示部１３０３ａにはキーボード１３０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
【０１９８】
また、図１１（Ａ）に示す携帯型の情報端末は、図１１（Ａ）の右図のように、筐体１３０１および筐体１３０２のうち、一方を取り外すことができる。第１の表示部１３０３ａもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、また、筐体１３０１を壁に設置した状態で、筐体１３０２を用いて画面情報を操作するといった使用方法ができるため非常に便利である。
【０１９９】
図１１（Ａ）は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０２００】
また、図１１（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０２０１】
さらに、図１１（Ａ）に示す筐体１３０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
【０２０２】
図１１（Ｂ）は、電子ペーパーを実装した電子書籍であり、筐体１３１１と筐体１３１２の２つの筐体で構成されている。筐体１３１１および筐体１３１２には、それぞれ表示部１３１３および表示部１３１４が設けられている。筐体１３１１と筐体１３１２は、軸部１３１５により接続されており、該軸部１３１５を軸として開閉動作を行うことができる。また、筐体１３１１は、電源１３１６、操作キー１３１７、スピーカー１３１８などを備えている。筐体１３１１、筐体１３１２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０２０３】
図１１（Ｃ）は、テレビジョン装置であり、筐体１３２１、表示部１３２２、スタンド１３２３などで構成されている。テレビジョン装置１３２０の操作は、筐体１３２１が備えるスイッチや、リモコン操作機１３２４により行うことができる。筐体１３２１およびリモコン操作機１３２４には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０２０４】
図１１（Ｄ）は、デジタルカメラであり、本体１３３１、操作スイッチ１３３２、バッテリー１３３３などを備えており、また、背面には表示部（本体の裏面にあるため図示しない）などを備えている。本体１３３１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【０２０５】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
【符号の説明】
【０２０６】
１００ 基板
１０２ａ ソース電極
１０２ｂ ドレイン電極
１０４ 酸化物半導体層
１０６ ゲート絶縁層
１０８ ゲート電極
１１０ 第１の電極
１１２ 層間絶縁層
１１３ 開口部
１１４ 配線
１２０ トランジスタ
１３０ 容量素子
１４０ 領域
１５０ 半導体装置
４０２ 導電層
４１０ 溝部
４２０ トランジスタ
４３０ 容量素子
５１４ 被形成面
５２０ トランジスタ
５３０ 容量素子
５５０ 半導体装置
６００ 酸化物半導体膜
６０２ａ 領域
６０２ｂ 領域
８００ メモリセルアレイ
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ 演算回路
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１３０１ 筐体
１３０２ 筐体
１３０３ａ 第１の表示部
１３０３ｂ 第２の表示部
１３０４ 選択ボタン
１３０５ キーボード
１３１１ 筐体
１３１２ 筐体
１３１３ 表示部
１３１４ 表示部
１３１５ 軸部
１３１６ 電源
１３１７ 操作キー
１３１８ スピーカー
１３２０ テレビジョン装置
１３２１ 筐体
１３２２ 表示部
１３２３ スタンド
１３２４ リモコン操作機
１３３１ 本体
１３３２ 操作スイッチ
１３３３ バッテリー
１８５１ メモリセルアレイ
１８５１ａ メモリセルアレイ
１８５１ｂ メモリセルアレイ
１８５３ 周辺回路
【技術分野】
【０００１】
本発明は、半導体装置、記憶装置および半導体装置の作製方法に関するものである。
【背景技術】
【０００２】
半導体素子を利用した半導体装置、例えば記憶装置では、電力の供給が停止されると記憶内容が失われる揮発性の記憶装置と、電力の供給が停止しても記憶内容が保持される不揮発性の記憶装置とに大別され、データ保持および低消費電力化の観点から、不揮発性の記憶装置が注目を浴びている。
【０００３】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
【０００４】
しかし、トランジスタを構成するゲート絶縁層が、書き込みの際に生じるトンネル電流によって劣化するため、繰り返し書き込み動作や消去動作を行うことによりゲート絶縁層が劣化し、記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要となり、又、寿命の問題が根本的に解消されるには至らない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きであるといえる。
【０００５】
また、揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭの記憶素子は、書き込みおよび読み出し用のトランジスタとキャパシタによって構成されており、書き込みおよび読み出しの動作によりゲート絶縁層が劣化するということはない。しかし、情報を電荷としてキャパシタに蓄えているため、トランジスタをオフ状態としていてもソースとドレイン間でリーク電流が生じるなどにより、トランジスタが選択されていない状況においても電荷が流出、または流入するため、データの保持時間が短いという問題がある。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。
【０００６】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するためリフレッシュ動作が不要であるという特徴を有している反面、半導体装置中における記憶装置の専有面積が大きくなってしまうという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
前述のように、フラッシュメモリ等の不揮発性メモリに用いられているトランジスタは、フローティングゲートを有するため記憶内容の保持特性に優れている反面、記憶内容の書き換えに高い消費電力が必要、書き換えの際にゲート電極が劣化するため書き込み回数に制限があるといった問題がある。また、ＤＲＡＭ等の揮発性メモリに用いられているトランジスタは、書き込み回数の制限はないが、キャパシタに蓄えられた記憶内容（電荷）を保持することが難しく、記憶内容を保持するためには定期的にリフレッシュ動作を行う必要がある。
【０００９】
加えて、記憶装置には今後更なる高集積化が求められる。
【００１０】
そこで、本発明の一態様は、書き込み回数に制限がなく、消費電力が低く、記憶内容（電荷）の保持特性が改善され、かつ小型化に適した構造の半導体装置を提供することを目的の一とする。また、該半導体装置を有する、消費電力が低く、かつ高集積化の成された記憶装置を提供することを目的の一とする。
【課題を解決するための手段】
【００１１】
本発明では、トランジスタのオフ電流を十分に小さくすることができる酸化物半導体材料を半導体膜として用いてトランジスタを構成する。酸化物半導体材料を用いることで、トランジスタがオフ状態（ゲート電極に加わる電圧がしきい値電圧以下の状態）における、ソースとドレイン間でのリーク電流を極めて低くすることができるため、消費電力の低減が可能となる。
【００１２】
また、本発明では、酸化物半導体層を挟んでソース電極（またはドレイン電極。）と重なる位置に第１の電極を設け、ゲート電極を、第１の電極方向に延在して第１の電極と重なる構造とし、加えて、第１の電極と重なる位置において、層間絶縁層上に設けられた配線とゲート電極が接続する構造とした。
【００１３】
上述構造では、第１の電極と、トランジスタの構成要素の一部であるソース電極（またはドレイン電極。）および酸化物半導体層を用いて、トランジスタと重なる位置に容量素子を設けることができ、加えて、第１の電極と重なる位置（つまり、容量素子と重なる位置。）でゲート電極と層間絶縁層上に設けられた配線を接続することができる。これにより、半導体装置の製造時間や製造コストを低減でき、また、半導体装置を高集積化できる。
【００１４】
また、酸化物半導体材料を用いて形成された半導体層はリーク電流が極めて低いため、トランジスタのソース電極（またはドレイン電極。）と容量素子が接続された構造を有する記憶装置は、容量素子に蓄えられた記憶内容（電荷）を長時間保持することができるため、記憶内容（電荷）の保持特性改善を図ることができる。
【００１５】
すなわち、本発明の一態様は、絶縁表面上のソース電極およびドレイン電極と、絶縁表面、ソース電極およびドレイン電極上の酸化物半導体層と、ソース電極またはドレイン電極の一方と重なる、酸化物半導体層上の第１の電極と、酸化物半導体層および第１の電極を覆うゲート絶縁層と、第１の電極と重なる、ゲート絶縁層上のゲート電極と、ゲート絶縁層およびゲート電極上の層間絶縁層を有し、少なくとも第１の電極と重なるゲート電極の一部が層間絶縁層に設けられたコンタクトホールから露出する半導体装置である。
【００１６】
また、本発明の一態様は、上記構成において、第１の電極が接地電位や共通電極などの固定電位に接続された半導体装置である。
【００１７】
当該構造では第１の電極が定電位（好ましくは接地電位。）となることにより、ゲート電極の電位が変化した場合でも容量素子に印加される電位は変化しないため、容量素子には安定した電荷を蓄えることができる。
【００１８】
また、本発明の一態様は、上記構成において、酸化物半導体層は、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含んでいる半導体装置である。
【００１９】
また、本発明の一態様は、上記各構成の半導体装置を有する記憶装置である。
【００２０】
また、本発明の一態様は、絶縁表面上にソース電極およびドレイン電極を形成し、絶縁表面、ソース電極およびドレイン電極上に酸化物半導体層を形成し、酸化物半導体層上に、ソース電極またはドレイン電極の一方と重なる第１の電極を形成し、酸化物半導体層および第１の電極を覆うゲート絶縁層を形成し、ゲート絶縁層上に第１の電極と重なるゲート電極を形成し、ゲート絶縁層およびゲート電極上に層間絶縁層を形成する。そして、ゲート電極の一部が層間絶縁層の表面に露出するように平坦化処理を行う半導体装置の作製方法である。
【００２１】
なお、本明細書等において、「概略垂直」及び「概略平行」の用語は、厳密な垂直及び平行を要しない意味で用いる。
【００２２】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００２３】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２４】
また、本明細書等において「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【００２５】
また、本明細書等において「第１」、「第２」等の数詞の付く用語は、要素を区別するために便宜的に用いているものであり、数的に限定するものではなく、また配置及び段階の順序を限定するものでもない。なお、本明細書では２枚の基板に対して膜、層、材料及び基板などを形成していく工程を説明するため、同じ膜、層、材料及び基板でも異なる数詞を用いている場合がある。
【００２６】
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【発明の効果】
【００２７】
酸化物半導体材料を半導体層として用いてトランジスタを構成することで、ソースとドレイン間でのリーク電流を極めて低くすることができるため、消費電力の低減が可能となる。
【００２８】
また、酸化物半導体層を挟んでソース電極（またはドレイン電極）と重なる位置に第１の電極を設け、ゲート電極を、第１の電極と重なるようにゲート絶縁層上に設ける。第１の電極は接地電位や共通電位などの固定電位に接続する構造とした。これにより、トランジスタと重なる位置に容量素子を設けることができ、加えて、容量素子と重なる位置でゲート電極と層間絶縁層上に設けられた配線とを接続することができるため、半導体装置を高集積化できる。そして、当該半導体装置を少なくとも一部に用いた記憶装置は、消費電力の低減および小型化を実現できる。
【００２９】
また、酸化物半導体材料を用いて形成された半導体層はリーク電流が極めて低いため、トランジスタのソース電極（またはドレイン電極。）と容量素子が接続された構造を有する記憶装置は、容量素子に蓄えられた記憶内容（電荷）を長時間保持することができるため、記憶内容（電荷）の保持特性改善を実現できる。
【図面の簡単な説明】
【００３０】
【図１】実施の形態１に記載された半導体装置の構成を説明する図。
【図２】実施の形態１に記載された半導体装置の作製方法を説明する図。
【図３】実施の形態１に記載された半導体装置の作製方法を説明する図。
【図４】実施の形態１の半導体装置との比較説明に用いる半導体装置の構成図。
【図５】実施の形態２に記載された半導体装置の構成を説明する図。
【図６】実施の形態２に記載された半導体装置の作製方法を説明する図。
【図７】半導体装置を用いた記憶装置の説明図。
【図８】酸化物半導体層の結晶成長を説明する図。
【図９】半導体装置を用いた記憶装置の説明図。
【図１０】記憶装置を少なくとも一部に用いたＣＰＵの説明図。
【図１１】電子機器の説明図。
【発明を実施するための形態】
【００３１】
開示する発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３２】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３３】
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構造を図１に示すと共に、当該半導体装置の作製方法について、図２および図３を用いて説明する。
【００３４】
＜半導体装置の構成例＞
図１は、本実施の形態の方法にて作製された半導体装置１５０の構成例であり、図１（Ａ）は半導体装置１５０の上面図、図１（Ｂ）は図１（Ａ）の一点鎖線部Ａ１−Ａ２の断面図、図１（Ｃ）は図１（Ａ）の一点鎖線Ｂ１−Ｂ２の断面図である。なお、図１（Ａ）の上面図については、構造を分かり易くするため、ゲート絶縁層１０６および層間絶縁層１１２を省略して記載している。
【００３５】
図１に示す半導体装置１５０は、トランジスタ１２０および容量素子１３０を備えている。トランジスタ１２０は、絶縁表面を有する基板１００上に設けられたソース電極１０２ａおよびドレイン電極１０２ｂと、基板１００上，ソース電極１０２ａ上およびドレイン電極１０２ｂ上に設けられた酸化物半導体層１０４と、ドレイン電極１０２ｂおよび酸化物半導体層１０４と重なる、酸化物半導体層１０４上の第１の電極１１０と、酸化物半導体層１０４および第１の電極１１０を覆うゲート絶縁層１０６と、ソース電極１０２ａとドレイン電極１０２ｂの間隙部と重なり、かつ第１の電極１１０方向に延在し第１の電極１１０と重なる、ゲート絶縁層１０６上のゲート電極１０８を有しており、またゲート電極１０８上には、ゲート絶縁層１０６およびゲート電極１０８を覆う層間絶縁層１１２と、ゲート電極１０８と電気的に接続された、層間絶縁層１１２上の配線１１４を有している。また、ドレイン電極１０２ｂ（容量素子の下部電極として機能する。）、第１の電極１１０（容量素子の上部電極として機能する。）および、酸化物半導体層１０４（上部電極と下部電極間の絶縁層として機能する。）により形成された容量素子１３０を有している。なお、酸化物半導体層１０４のうちソース電極１０２ａとドレイン電極１０２ｂに挟まれた部分はチャネル形成領域として機能する。また、第１の電極１１０（下部電極として機能する。）、ゲート絶縁層１０６（誘電体膜として機能する。）およびゲート電極１０８（上部電極として機能する。）によっても容量素子（以下、第２の容量素子と記載する場合もある。）が形成されることになる。
【００３６】
なお、本実施の形態では、ゲート電極１０８と配線１１４を別の構成要素として記載しているが、配線１１４はゲート電極１０８と電気的に接続されているためゲート電極１０８の一部と見なすこともできる。
【００３７】
トランジスタ１２０と容量素子１３０は構成要素の一部を共有しており、少ない工程で効率よく半導体装置を形成できるため、半導体装置の作製時間や作製コストを低減できる。また、容量素子１３０をトランジスタ１２０の一部と重ねて設けることができるため、半導体装置１５０の高集積化が可能となる。
【００３８】
図１（Ｂ）のように、容量素子１３０の誘電体膜およびトランジスタ１２０の半導体層として用いる膜を、同じ材料かつ一続きの半導体層により形成する場合、一般的な半導体層、例えばシリコン膜などでは、容量素子１３０に電荷を蓄えようとしても、電荷は横方向（例えば、ソース電極１０２ａおよびドレイン電極１０２ｂの間隙部に形成されたシリコン膜部分など）に流れてしまうため、容量素子として機能しない。これに対し、本実施の形態等のように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体層１０４を用いることにより、ゲート電極１０８に加わる電圧がトランジスタ１２０のしきい値電圧以下の場合、トランジスタ１２０のリーク電流は極めて小さいため、容量素子１３０の電荷減少も極めて少量となる。したがって、容量素子１３０に長時間に渡って電荷を保持することが可能となる。
【００３９】
トランジスタと容量素子を別々に形成する場合、例えば図４（Ａ）および図４（Ｂ）に示すように、トランジスタ４２０と容量素子４３０（酸化物半導体層１０４およびゲート絶縁層１０６が、ソース電極１０２ａおよび導電層４０２に挟まれた構造）の間に、トランジスタと容量素子を分離するための溝部４１０を形成する必要がある。溝部４１０を形成するにあたり、トランジスタ４２０と容量素子４３０の間隔は、レジスト露光処理の際に装置起因よりズレが生じる、エッチング処理の際に溝部４１０が設計値以上に広がる、などといった現象を考慮して設計する必要があるため、半導体装置の集積度が低下する要因となりうる。これに対し、本実施の形態のように、トランジスタ１２０と容量素子１３０が一体形成された構造の半導体装置１５０では、前述の溝部４１０や、レジスト露光処理の際に装置起因よりズレが生じる、およびエッチング処理の際に溝部４１０が広がるなどといった現象を考慮した設計を行う必要がない。このため、本実施の形態のようにトランジスタ１２０と容量素子１３０の少なくとも一部が重なる構造の半導体装置１５０は、トランジスタと容量素子を別々に設けるよりも小さな面積で形成でき、半導体装置の高集積化に寄与することができる。
【００４０】
また、半導体装置１５０において、図１（Ｂ）のように、ソース電極１０２ａとゲート電極１０８が重畳しない構造とすることが好ましい。酸化物半導体層１０４において、ソース電極１０２ａとゲート電極１０８が重畳しない領域（図１（Ｂ）の領域１４０に相当）は、ゲート電極１０８と重畳している領域と比較してチャネル領域が形成されにくいため、ソース電極１０２ａとドレイン電極１０２ｂ間のリーク電流を更に小さくすることができる。
【００４１】
なお、トランジスタ１２０と一体形成された容量素子１３０とは別に、更に異なる容量素子を設けても良い。
【００４２】
ここで、半導体装置１５０に用いられる酸化物半導体層１０４は、水素などの不純物が十分に除去され、また、十分な酸素が供給されることにより、高純度化された半導体膜であることが望ましい。具体的には、例えば、酸化物半導体層１０４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１０４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。このように、水素濃度が十分に低減され、また、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１０４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１×１０１０／ｃｍ３未満となる。このような酸化物半導体層１０４を用いることにより、半導体装置１５０中のトランジスタ１２０は、例えば室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体層１０４を用いることで、極めてオフ電流の低いトランジスタ１２０を得ることができる。
【００４３】
また、酸化物半導体層１０４のナトリウム濃度は５×１０１６ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層１０４のリチウム濃度は５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体層１０４のカリウム濃度は５×１０１５ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１０４中のナトリウム濃度、リチウム濃度およびカリウム濃度は、二次イオン質量分析法で測定されるものである。アルカリ金属、およびアルカリ土類金属は酸化物半導体にとっては悪性の不純物であり、少ない方がよい。特にアルカリ金属のうち、ナトリウムは酸化物半導体に接する絶縁膜が酸化物であった場合、その中に拡散し、Ｎａ＋となる。また、酸化物半導体内において、ナトリウムは金属と酸素の結合を分断し、あるいは結合中に割り込む。その結果、トランジスタ特性の劣化（例えば、ノーマリーオン化（しきい値電圧の負へのシフト）、移動度の低下等）をもたらす。加えて、特性のばらつきの原因ともなる。このような問題は、特に酸化物半導体中の水素の濃度が十分に低い場合において顕著となる。したがって、酸化物半導体中の水素の濃度が５×１０１９ａｔｏｍｓ／ｃｍ３以下、特に５×１０１８ａｔｏｍｓ／ｃｍ３以下である場合には、アルカリ金属の濃度を上記の値にすることが強く求められる。
【００４４】
なお、酸化物半導体層１０４は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
【００４５】
好ましくは、酸化物半導体層１０４は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【００４６】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である（本明細書では、「酸化物半導体層」と記載しているが、同義の言葉である。）。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
【００４７】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
【００４８】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【００４９】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【００５０】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。
【００５１】
＜半導体装置の作製方法＞
本実施の形態に記載する半導体装置１５０の作製方法について、図２から図４を用いて以下の文章にて説明する。
【００５２】
まず、基板１００を準備し、基板１００上にソース電極１０２ａおよびドレイン電極１０２ｂを形成する（図２（Ａ）参照）。
【００５３】
基板１００としては、例えば、ガラス基板（バリウムホウケイ酸ガラス基板やアルミノホウケイ酸ガラス基板等）、絶縁体でなる基板（セラミック基板、石英基板、サファイア基板等）、結晶化ガラス基板、プラスチック基板、または、半導体基板（シリコン基板等）を用いることができる。
【００５４】
ソース電極１０２ａおよびドレイン電極１０２ｂを形成する方法としては、まず基板１００上に抵抗加熱蒸着やスパッタリングなどのＰＶＤ法により導電層を形成し、当該導電層上にフォトリソグラフィ法やインクジェット法などの公知の技術を用いて、加工したいパターン形状に応じたレジストを形成し、ドライエッチング法やウェットエッチング法などの公知の技術を用いて導電層の不要部分を選択的に除去して、ソース電極１０２ａおよびドレイン電極１０２ｂを形成すればよい。なお、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステン、マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムから選ばれた元素や、上述した元素を主成分とする合金等を用いることができる。
【００５５】
なお、導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜によりアルミニウム膜を挟んだ３層構造、モリブデン膜によりアルミニウム膜を挟んだ３層構造などが挙げられる。
【００５６】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【００５７】
導電性の金属酸化物は一般的に、金属膜と比較して抵抗値は大きいが、透光性を有するという特徴を備えているため、金属酸化膜を用いてソース電極１０２ａおよびドレイン電極１０２ｂを形成し、かつ、後の工程にて形成するゲート電極１０８を、金属酸化膜を用いて形成することにより、本実施の形態等で作製される半導体装置１５０は、透光性を有するという特徴を備えることができる。このような透光性を有する半導体素子を用いて半導体装置を作製することにより、透光性を有する半導体装置を作製することも可能となる。
【００５８】
なお、絶縁表面を有する基板１００上には、加熱処理により酸素を放出する膜（以下、酸素供給膜と記載する。）が形成されていることが好ましい。以下に理由を記載する。
【００５９】
トランジスタ１２０において、チャネル形成領域に酸素欠損が存在すると、酸素欠損に起因して電荷が生じる場合がある。一般に酸化物半導体層１０４の酸素欠損は一部がドナーとなりキャリアである電子を放出する。この結果、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そこで、絶縁表面を有する基板１００上には酸素供給膜が形成されていることが好ましい。
【００６０】
絶縁表面を有する基板１００上に酸素供給膜が存在する場合、後述する酸化物半導体層１０４の成膜後、加熱処理によって酸素供給膜中の酸素の一部を放出できるので、酸化物半導体層に酸素を供給し、酸化物半導体層中の酸素欠損を補填することができるため、トランジスタのしきい値電圧のマイナス方向へのシフトを抑制できる。特に、酸素供給膜中に少なくとも化学量論的組成比を超える量の酸素が存在することが好ましい。例えば、酸素供給膜として酸化シリコンを用いる場合、ＳｉＯ２＋α（ただし、α＞０）で表される酸化シリコン膜を用いることが好ましい。なお、このような化学量論的組成比よりも酸素を過剰に含む領域（以下、酸素過剰領域と記載する場合もある。）は、酸素供給膜の少なくとも一部に存在していればよい。
【００６１】
なお、上述の「加熱処理により酸素を放出する膜」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは１．０×１０２０ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
【００６２】
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。
【００６３】
ＴＤＳ分析による気体の放出量は、イオン強度の時間積分値に比例する。このため、測定したイオン強度の時間積分値と標準試料の基準値との比により、気体の放出量を計算することができる。標準試料の基準値は、所定の原子密度を有する試料において、イオン強度の時間積分値に対する原子密度の割合である。
【００６４】
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、式（１）で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比（Ｍ／ｚ）が３２で検出されるスペクトルの全てが酸素分子由来と仮定する。Ｍ／ｚが３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体であるＭ／ｚが１７の酸素原子およびＭ／ｚが１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
【００６５】
【数１】
【００６６】
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳによるイオン強度の時間積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析によるイオン強度の時間積分値である。αは、ＴＤＳにおけるスペクトル強度に影響する係数である。式（１）の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ３の水素原子を含むシリコンウェハを用いて測定する。
【００６７】
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
【００６８】
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
【００６９】
膜中への酸素の導入は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、酸素を含む雰囲気下で行うプラズマ処理などを用いることができる。
【００７０】
また、過剰酸素を含む絶縁膜（以下、酸素供給膜とも記載する。）の水素濃度が、７．２×１０２０ａｔｏｍｓ／ｃｍ３以上である場合には、トランジスタの初期特性のバラツキの増大、トランジスタの電気特性に関するＬ長依存性の増大、さらにＢＴストレス試験において、大きく劣化するため、酸素供給膜の水素濃度は、７．２×１０２０ａｔｏｍｓ／ｃｍ３未満とすることが好ましい。即ち、酸化物半導体層の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、かつ、酸素供給膜の水素濃度は、７．２×１０２０ａｔｏｍｓ／ｃｍ３未満とすることが好ましい。水素濃度の低い膜を形成する方法については、後述にて詳細を記載する。
【００７１】
なお、加熱処理により酸素供給膜から酸化物半導体層に酸素を供給する場合、酸素供給膜から放出される酸素が酸化物半導体層に効率的に供給されるように、酸素供給膜の下層に酸素透過性や水蒸気透過性（水分透過性とも表現できる。）の低い膜（以下、バリア膜と記載する場合もある。）を形成することが好ましい。例えば、酸素供給膜の下層にバリア膜として、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜などを形成すればよい。なお、酸化アルミニウム膜を用いる場合、膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることが好ましい。
【００７２】
次に、基板１００上、ソース電極１０２ａ上およびドレイン電極１０２ｂ上に酸化物半導体層１０４を形成する（図２（Ｂ）参照）。
【００７３】
酸化物半導体層１０４は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて酸化物半導体膜を成膜し、当該酸化物半導体膜上にフォトリソグラフィ法やインクジェット法などの公知の技術を用いて、加工したいパターン形状に応じたレジストを形成し、ドライエッチング法やウェットエッチング法などの公知の技術を用いて酸化物半導体膜の不要部分を選択的に除去して、酸化物半導体層１０４を形成すればよい。なお、酸化物半導体膜は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタリング装置、所謂ＣＰスパッタリング装置（Ｃｏｌｕｍｎｅｒ Ｐｌａｓｍａ Ｓｐｕｔｔｅｒｉｎｇ ｓｙｓｔｅｍ）を用いて成膜してもよい。なお、酸化物半導体膜の膜厚は５ｎｍより大きく２００ｎｍ以下とし、１０ｎｍ以上３０ｎｍ以下とすることが好ましい。
【００７４】
酸化物半導体層１０４中の酸素欠損をできるだけ少なくするためには、酸化物半導体層１０４の形成に用いる酸化物半導体膜を、成膜雰囲気中のガス種に占める酸素ガスの割合が高い状態で成膜することが好ましいため、装置内に酸素を導入することが可能で、かつ、ガス流量の調整ができるスパッタリング装置を用いることが好ましいといえる。そして、スパッタリング装置の成膜チャンバー内への導入ガスは、全体の９０％以上を酸素ガスとして、酸素ガスに加えて他のガスを用いる場合は、当該ガスは希ガスを用いることが望ましい。また、より好ましくは成膜チャンバー内への導入ガスを酸素ガスのみとし、成膜雰囲気中のガス種に占める酸素ガスの割合を極力１００％に近づけることが望ましい。
【００７５】
また、酸化物半導体層１０４に水素が多量に含まれると、水素が酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体層１０４において、水素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、更に好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。なお、上述の酸化物半導体層中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。
【００７６】
上述の理由により、酸化物半導体膜を成膜する際に用いるガスとしては、水、水素、水酸基又は水素化物などの不純物が含まれないことが好ましい。または、純度が６Ｎ以上好ましくは７Ｎ以上（即ち、ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）のガスを用いることが好ましい。
【００７７】
また、酸化物半導体膜を成膜するにあたり、成膜室内の水分（水、水蒸気、水素、水酸基または水酸化物を含む）を除去するために、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段は、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体層１０４に含まれる水素、水分などの不純物の濃度を低減できる。
【００７８】
一方、酸化物半導体層１０４に、アルカリ金属またはアルカリ土類金属が含まれると、酸化物半導体と結合することによって、キャリアが生成されることがあり、トランジスタのオフ電流が上昇する原因となる。そのため、酸化物半導体層１０４において、アルカリ金属またはアルカリ土類金属の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。
【００７９】
なお、スパッタリング装置にて用いるターゲットは、相対密度が９０％以上、好ましくは９５％以上であることが望ましい。相対密度の高いターゲットを用いることにより、酸化物半導体層１０４の形成用いる酸化物半導体膜を緻密な膜とできる。
【００８０】
酸化物半導体層１０４に用いる酸化物半導体材料としては、少なくともインジウム（Ｉｎ）を含む。特にＩｎと亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
【００８１】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００８２】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
【００８３】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【００８４】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素又は複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【００８５】
成膜された酸化物半導体膜は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質などの状態をとる。
【００８６】
酸化物半導体膜は、好ましくは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。なお、ＣＡＡＣ−ＯＳ膜についての説明は、上述の内容を参照することができる。
【００８７】
また、ＣＡＡＣ−ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。そのため、酸化物半導体を形成する面に対して平坦化処理を行うことが好ましい。平坦化処理としては、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理、またはドライエッチング法などを用いればよい。なお、ＣＭＰ処理を行う場合は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、酸化物半導体を形成する面の平坦性をより向上させることができる。
【００８８】
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
【００８９】
【数２】
【００９０】
上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
【００９１】
上述のように、酸化物半導体膜の被成膜面を平坦化すると、酸化物半導体膜中の結晶が被形成面に対して概略垂直な方向に成長しやすい。
【００９２】
ここで、図８を用いて、酸化物半導体膜を形成するために被形成面５１４上に成膜する酸化物半導体膜６００の結晶性が、被形成面５１４の平坦性に応じてどのように変化するか説明する。図８（Ａ）から図８（Ｃ）に被形成面５１４と酸化物半導体膜６００の拡大図を示す。なお、図８（Ａ）から図８（Ｃ）の酸化物半導体膜６００中の矢印は酸化物半導体膜６００に含まれる結晶の成長方向を示す。
【００９３】
図８（Ａ）に示すように、被形成面５１４の表面の平坦性が低い場合には、被形成面５１４表面の凹凸の斜面に概略垂直に結晶が成長することになる。よって、被形成面５１４表面の凹凸の斜面に対して概略平行な層状に形成される。しかし、被形成面５１４表面の凹凸の山頂にあたる領域６０２ａでは結晶の成長方向が場所により異なる。故に、被形成面５１４表面の凹凸の斜面に概略平行な層状に形成された結晶の配列が領域６０２ａで分断されてしまうことになる。また、被形成面５１４表面の凹凸の谷底にあたる領域６０２ｂでは、領域６０２ｂ周囲の結晶の成長方向が互いにぶつかり合うことになる。故に、被形成面５１４表面の凹凸の斜面に概略平行な層状に形成された結晶の配列が、領域６０２ｂで分断されてしまうことになる。
【００９４】
このように、酸化物半導体膜の層状に形成された結晶の配列が分断されると結晶粒界が生じる。そして結晶粒界にはダングリングボンド（原子未結合手）が存在し酸化物半導体膜のバンドギャップ中に欠陥準位を形成する。これらは主にキャリアのトラップとして働き、キャリアの移動度を低下させるため酸化物半導体膜の抵抗を大きくする。また、ダングリングボンドが水素原子などと結合すると酸化物半導体膜のバンドギャップ中にドナー準位が形成される。従って、当該酸化物半導体膜をトランジスタなどの半導体装置に用いると、領域６０２ａや領域６０２ｂに相当する部分で電気伝導度が変動するとともに、当該半導体装置の移動度が低下してしまう。
【００９５】
しかし、図８（Ｂ）に示すように、被形成面５１４の表面の平坦性が十分に高い場合には、図８（Ａ）に示す領域６０２ａおよび領域６０２ｂに相当する部分が形成されないので、被形成面５１４表面に概略平行に層状に形成された結晶の配列を連続的に設けることができる。このような酸化物半導体膜６００をトランジスタなどの半導体装置に設けることにより、当該半導体装置の電気的安定性が得られるとともに、移動度の低下を抑制することができる。
【００９６】
また、図８（Ｃ）に示すように、被形成面５１４の表面に凹凸が形成されていても、当該凹凸が十分になだらかな場合には、図８（Ａ）に示す領域６０２ａおよび領域６０２ｂに相当する部分において、被形成面５１４表面の凹凸の斜面に概略平行に層状に形成された結晶の配列が分断されず連続的に設けられる。具体的には、先に記載したとおり、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下の表面上に形成するとよい。
【００９７】
以上のように表面粗さが低減された被形成面５１４上に接して結晶性を有する酸化物半導体膜を形成することにより、酸化物半導体膜６００中の粒界欠陥密度を低下させることができる。よって、酸化物半導体膜６００の結晶性をさらに向上させることができるので、酸化物半導体膜６００より形成される酸化物半導体層１０４を用いる半導体装置１５０の電気的安定性および移動度を向上させることができる。
【００９８】
なお、被形成面５１４の平坦化は、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を用いて行うことが好ましい。ここで、ＣＭＰ処理とは、被加工物の表面を基準にし、それにならって表面を化学的・機械的な複合作用により、平坦化する手法である。一般的に研磨ステージの上に研磨布を貼り付け、被加工物と研磨布との間にスラリー（研磨剤）を供給しながら研磨ステージと被加工物とを各々回転または揺動させて被加工物の表面を、スラリーと被加工物表面との間での化学反応と、研磨布と被加工物との機械的研磨の作用により、被加工物の表面を研磨する方法である。
【００９９】
ＣＭＰ処理は、１回行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うのが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、被形成面５１４の表面の平坦性をさらに向上させることができる。
【０１００】
また、被形成面５１４を平坦化させる処理としては、ＣＭＰ処理の他にドライエッチング処理などを適用することも可能である。エッチングガスとしては、塩素、塩化硼素、塩化珪素または四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄または弗化窒素などのフッ素系ガス、酸素などを適宜用いることができる。例えば、反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング法、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）エッチング法、平行平板型（容量結合型）エッチング法、マグネトロンプラズマエッチング法、２周波プラズマエッチング法またはヘリコン波プラズマエッチング法等のドライエッチング法を用いることができる。特に被形成面５１４として窒化シリコンや窒化酸化シリコンのような、窒素を多く含む無機絶縁材料が含まれる場合、ＣＭＰ処理だけでは窒素を多く含む無機絶縁材料の除去が困難な場合があるので、ドライエッチングなどを併用することが好ましい。
【０１０１】
また、被形成面５１４を平坦化させる処理としては、ＣＭＰ処理の他にプラズマ処理などを適用することも可能である。プラズマ処理は、真空のチャンバーに不活性ガス、例えばアルゴンガスを導入し、被処理面を陰極とする電界をかけて行う。その原理としてはプラズマドライエッチ法と同等であるが、不活性ガスを用いることで、通常のスパッタ成膜チャンバーにて処理可能であり簡便な方法である。すなわち、このプラズマ処理は、被処理面に不活性ガスのイオンを照射して、スパッタリング効果により表面の微細な凹凸を平坦化する処理である。このことから本明細書では、このプラズマ処理を「逆スパッタ」ともいう。
【０１０２】
なお、酸化物半導体層１０４にＣＡＡＣ−ＯＳ膜を用いる場合、以下の三つの方法で形成すればよい。第１の方法は、２００℃以上４５０℃以下の成膜温度で酸化物半導体膜を成膜する方法である。第２の方法は、酸化物半導体膜を成膜した後、当該膜に対して２００℃以上７００℃以下の熱処理を行う方法である。第３の方法は、２層に分けて酸化物半導体膜を成膜する方法である。すなわち、１層目の酸化物半導体膜を薄く成膜した後、２００℃以上７００℃以下の熱処理を行い１層目の膜をＣＡＡＣ−ＯＳ膜とし、当該膜上に２層目の成膜を行うことで、１層目の結晶を種結晶として２層目の酸化物半導体膜をＣＡＡＣ−ＯＳ膜とする方法である。
【０１０３】
なお、酸化物半導体層１０４は、複数の酸化物半導体膜が積層された構造でもよい。例えば、酸化物半導体層１０４を、第１の酸化物半導体膜と第２の酸化物半導体膜の積層として、第１の酸化物半導体膜と第２の酸化物半導体膜に、異なる組成の金属酸化物を用いてもよい。例えば、第１の酸化物半導体膜に三元系金属の酸化物を用い、第２の酸化物半導体膜に二元系金属の酸化物を用いてもよい。また、例えば、第１の酸化物半導体膜と第２の酸化物半導体膜を、どちらも三元系金属の酸化物としてもよい。
【０１０４】
また、第１の酸化物半導体膜と第２の酸化物半導体膜の構成元素を同一とし、両者の組成比を異ならせてもよい。例えば、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：１：１とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２としてもよい。また、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。
【０１０５】
また、酸化物半導体層１０４を３層以上の積層構造とし、複数層の結晶性を有する酸化物半導体膜で非晶質酸化物半導体膜を挟む構造としてもよい。また、結晶性を有する酸化物半導体膜と非晶質酸化物半導体膜を交互に積層する構造としてもよい。酸化物半導体層１０４を複数層の積層構造とする場合の上記構成は、それぞれを適宜組み合わせて用いることができる。
【０１０６】
なお、酸化物半導体層１０４を複数層の積層構造とし、各酸化物半導体膜の形成後に酸素を導入してもよい。酸素の導入は、絶縁表面を有する基板１００の酸素供給膜にて記載した方法を用いることができる。なお、酸素を含む雰囲気下でのプラズマ処理では、基板側（基板側に設置されたバイアス印加装置や基板自体。）に直流バイアスを印加した状態でプラズマ処理を行うことにより、酸素プラズマが酸化物半導体層１０４中に侵入しやすくなるため好ましいといえる。どの程度のバイアスを印加するかについては、酸化物半導体層１０４の膜厚や膜へのダメージなどを考慮して、実施者が適宜調整すればよい。
【０１０７】
各酸化物半導体膜の形成毎に酸素を導入することで、酸化物半導体内の酸素欠損を低減する効果を高めることができる。
【０１０８】
なお、酸化物半導体層のエッチングとしてドライエッチングを用いる場合、エッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
【０１０９】
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
【０１１０】
ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７Ｎ（関東化学社製）を用いる。
【０１１１】
なお、酸化物半導体膜をスパッタリング法により成膜する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、成膜面の付着物を除去することが好ましい。ここで、逆スパッタとは、通常のスパッタリング法においては、スパッタターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによる雰囲気を適用してもよい。
【０１１２】
なお、前述の方法により形成された酸化物半導体層１０４には、不純物としての水分又は水素（水酸基を含む）が含まれていることがある。水分又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、酸化物半導体層１０４中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体層１０４に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、などにおいて、脱水化または脱水素化の加熱処理（以下、第１の加熱処理と略記する）を行ってもよい。
【０１１３】
酸化物半導体層１０４に第１の加熱処理を行うことで、酸化物半導体層１０４中の水分又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下程度で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
【０１１４】
加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
【０１１５】
第１の加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
【０１１６】
また、第１の加熱処理を行った酸化物半導体層１０４に、第２の加熱処理を行ってもよい。第２の加熱処理は、酸化性雰囲気にて加熱処理することにより酸化物半導体層１０４中に酸素を供給して、第１の加熱処理の際に酸化物半導体層１０４中に生じた酸素欠損を補填する目的がある。このため、第２の加熱処理は加酸素化処理ということもできる。第２の加熱処理は、例えば２００℃以上基板の歪み点未満で行えばよい。好ましくは、２５０℃以上４５０℃以下とする。処理時間は３分〜２４時間とする。処理時間を長くするほど非晶質領域に対して結晶領域の割合の多い酸化物半導体層１０４を形成することができるが、２４時間を超える熱処理は生産性の低下を招くため好ましくない。
【０１１７】
酸化性雰囲気とは酸化性ガスを含む雰囲気である。酸化性ガスとは、酸素、オゾンまたは亜酸化窒素などであって、水、水素などが含まれないことが好ましい。例えば、熱処理装置に導入する酸素、オゾン、亜酸化窒素の純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ未満、好ましくは０．１ｐｐｍ未満）とする。酸化性雰囲気は、酸化性ガスを不活性ガスと混合して用いてもよい。その場合、酸化性ガスが少なくとも１０ｐｐｍ以上含まれるものとする。また、不活性雰囲気とは、窒素、希ガス（ヘリウム、ネオン、アルゴン、クリプトン、キセノン）などの不活性ガスを主成分とする雰囲気である。具体的には、酸化性ガスなどの反応性ガスが１０ｐｐｍ未満とする。
【０１１８】
なお、第２の加熱処理に用いる熱処理装置およびガス種は、第１の加熱処理と同じ物を用いることができる。また、脱水化または脱水素化の加熱処理である第１の加熱処理と、加酸素化の加熱処理である第２の加熱処理は連続して行うことが好ましい。連続して行うことで、半導体装置の生産性を向上させることができる。
【０１１９】
次に、酸化物半導体層１０４上に、ドレイン電極１０２ｂおよび酸化物半導体層１０４と重なる第１の電極１１０を形成し、その後、第１の電極１１０および酸化物半導体層１０４上にゲート絶縁層１０６を形成する。これにより、ドレイン電極１０２ｂを下部電極、酸化物半導体層１０４を誘電体膜、第１の電極１１０を上部電極とする容量素子１３０が形成される（図２（Ｃ）参照）。
【０１２０】
第１の電極１１０は、ソース電極１０２ａおよびドレイン電極１０２ｂと同様の材料および方法を用いて形成すればよい。そして、図示していないが、接地電位や共通電位などの固定電位に電気的に接続されている。容量素子１３０はトランジスタの一部（図２（Ｃ）ではドレイン電極１０２ｂ。）を構成要素として共用しているため、トランジスタ１２０と一部が重なる状態に容量素子１３０を形成できる。このため、トランジスタ１２０と容量素子１３０を異なる場所に形成する場合と比較して、半導体装置１５０の集積度を高めることができる。
【０１２１】
ゲート絶縁層１０６は、十分な耐圧および絶縁性を有する酸化物絶縁膜を用いることが好ましい。ゲート絶縁層１０６としては、例えば、真空蒸着法やスパッタリング法などの物理気相成長法（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）やプラズマＣＶＤ法などの化学気相成長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いて、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ガリウム膜、酸化イットリウム膜、酸化ランタン膜などを、単層でまたは積層して形成することができる。また、酸化ハフニウム膜、ハフニウムシリケート膜（ＨｆＳｉｘＯｙｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート膜（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート膜（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））などのｈｉｇｈ−ｋ材料をゲート絶縁層１０６の少なくとも一部として用いてもよい。これによりゲートリーク電流を低減することができる。
【０１２２】
ゲート絶縁層１０６の厚さは特に限定されないが、半導体装置を微細化する場合には、半導体装置１５０の動作を確保するために薄くすることが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。例えば、絶縁膜として酸化シリコンを３０ｎｍ成膜した上に酸化アルミニウムを１０ｎｍ成膜した積層膜を用いて、ゲート絶縁層１０６を形成すればよい。
【０１２３】
なお、ゲート絶縁層１０６として酸化物絶縁膜（酸素供給膜とも言える。）を用いることにより、上述の絶縁表面を有する基板１００上に成膜した酸素供給膜と同様に、加熱処理によって酸化物絶縁膜中の酸素の一部を放出させて酸化物半導体層１０４に酸素を供給し、酸化物半導体層１０４中の酸素欠損を補填することができるため好ましいと言える。なお、ゲート絶縁層１０６に対して加熱処理を行うタイミングについては、ゲート絶縁層１０６の成膜後であれば特段の限定はない。
【０１２４】
特に、ゲート絶縁層１０６中（バルク中）に少なくとも化学量論比を超える量の酸素が存在することが好ましく、例えば、ゲート絶縁層１０６として、ＳｉＯ２＋α（ただし、α＞０）で表される酸化シリコン膜を用いることが好ましい。このような酸化シリコン膜をゲート絶縁層１０６として用いることで、酸化物半導体層１０４に酸素を供給することができ、酸化物半導体層１０４を用いたトランジスタ１２０のトランジスタ特性を良好にすることができる。
【０１２５】
ゲート絶縁層１０６は、水素、水などの不純物を混入させない方法で成膜した膜を用いて形成することが好ましい。ゲート絶縁層１０６に水素、水などの不純物が含まれると、前述の工程にて形成された酸化物半導体層１０４に水素、水などの不純物が浸入する、水素や水などの不純物により酸化物半導体層１０４中の酸素が引き抜きかれる、などによって酸化物半導体層１０４のチャネルが低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがあるためである。よって、ゲート絶縁層１０６はできるだけ水素、水などの不純物が含まれないように作製することが好ましい。例えば、スパッタリング法によって成膜するのが好ましい。成膜する際に用いるスパッタガスとしては、水素、水などの不純物が除去された高純度ガスを用いることが好ましい。
【０１２６】
なお、酸化物半導体層１０４に用いられる酸化物半導体材料には、１３族元素を含むものが多い。このため、１３族元素および酸素を含む材料を用いて、酸化物半導体層１０４と接するゲート絶縁層１０６を形成する場合には、酸化物半導体層１０４との界面の状態を良好に保つことができる。これは、ゲート絶縁層１０６の形成に用いる１３族元素および酸素を含む材料と、酸化物半導体層１０４の形成に用いる酸化物半導体材料との相性が良いことによる。例えば、酸化ガリウムを用いたゲート絶縁層１０６を酸化物半導体層１０４と接して設けることにより、酸化物半導体層１０４とゲート絶縁層１０６との界面における水素のパイルアップを低減することができる。
【０１２７】
また、酸化アルミニウムをゲート絶縁層１０６として用いる場合、酸化アルミニウムは水分（水、水蒸気、水素を含む。）を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層１０４への水分浸入防止という点においても好ましい。加えて、酸化アルミニウムは酸素を透過させにくいという特性も有しているため、後の工程にて行う第３の加熱処理の際に、ゲート絶縁層１０６中に含まれる酸素（過剰酸素を含む）がゲート電極１０８側に放出されることを抑制し、酸化物半導体層１０４中の酸素欠損を効果的に補填することができる。また、酸化物半導体層１０４に接して酸素供給膜（例えば、過剰酸素を有する酸化珪素膜。）を形成し、酸素供給膜上にバリア膜（例えば、酸化アルミニウム膜）が形成された積層構造の膜をゲート絶縁層１０６として用いてもよい。当該構造とすることにより、加熱処理等により酸素供給膜から放出された酸素を、酸化物半導体層１０４側に効率的に供給できる。
【０１２８】
なお、上述のように、ゲート絶縁層１０６の膜厚を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するためには、ゲート絶縁層１０６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１０６に用いることで、ゲート絶縁層１０６の電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【０１２９】
なお、酸化物半導体層１０４の形成後、及びゲート絶縁層１０６の形成後のいずれか一方または両方において、酸化物半導体層１０４に酸素添加処理を行ってもよい。酸素添加処理とは、酸素（少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む）を酸化物半導体層１０４のバルクに添加することをいう。なお、当該「バルク」の用語は、酸素を、薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、「酸素添加」には、プラズマ化した酸素をバルクに添加する「酸素プラズマドープ」が含まれる。酸素添加処理を行うことにより、酸化物半導体層１０４やゲート絶縁層１０６に含まれる酸素を、化学量論的組成比より多くすることができる。
【０１３０】
酸素添加処理は、酸素雰囲気下による熱処理や、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、酸素を含む雰囲気下で行うプラズマ処理などを用いることができる。ゲート絶縁層１０６へのダメージが少なく、過剰酸素を十分に添加する観点から考えると、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）方式を用いて、マイクロ波（例えば、周波数２．４５ＧＨｚ）により励起された酸素プラズマを用いて行うことが好ましい。
【０１３１】
ゲート絶縁層１０６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第３の加熱処理を行うことが望ましい。第３の加熱処理の温度は、２００℃以上４５０℃以下、好ましくは２５０℃以上３５０℃以下とすることが望ましい。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第３の加熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、酸化物半導体層１０４に接する膜、例えばゲート絶縁層１０６が酸素を含む場合、酸化物半導体層１０４に酸素を供給し、該酸化物半導体層１０４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。なお、酸化物半導体層１０４に接して酸素を含む下地膜などがある場合は、下地膜側からも酸素欠損を補填することができる。
【０１３２】
なお、本実施の形態では、ゲート絶縁層１０６の形成後に第３の加熱処理を行っているが、第３の加熱処理のタイミングはこれに限定されない。例えば、ゲート電極１０８の形成後に第３の加熱処理を行っても良い。
【０１３３】
上述のように、第３の加熱処理を適用することで、酸化物半導体層１０４を、水素原子を含む物質が極力含まれないように高純度化することができる。
【０１３４】
次に、ゲート絶縁層１０６上に、ソース電極１０２ａとドレイン電極１０２ｂの間隙部と重なり、かつ第１の電極１１０方向に延在第１の電極１１０と重なるゲート電極１０８を形成する。これにより、トランジスタ１２０が形成される（図２（Ｄ）参照）。
【０１３５】
ゲート電極１０８を形成する方法としては、まず、ゲート絶縁層１０６上に蒸着法やスパッタリング法などの物理気相成長法（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）やプラズマＣＶＤ法などの化学気相成長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により導電膜を形成し、当該導電膜上にフォトリソグラフィ法やインクジェット法などの公知の技術を用いて、加工したいパターン形状に応じたレジストを形成し、ドライエッチング法やウェットエッチング法などの公知の技術を用いて導電膜の不要部分を選択的に除去して、ゲート電極１０８を形成すればよい。
【０１３６】
なお、導電膜の材料としては、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、マグネシウム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いることができる。また、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、インジウムスズ酸化物（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、インジウム亜鉛酸化物（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。なお、ゲート電極１０８は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。
【０１３７】
また、その厚さは特に限定されないが、厚くしすぎると半導体装置の生産性低下の要因となりうるため、１０ｎｍ以上１０００ｎｍ以下、好ましくは５０ｎｍ以上５００ｎｍ以下とすることが望ましい。例えば、導電膜としてチタンを１００ｎｍ成膜した上にアルミニウムを３００ｎｍ成膜した積層膜を用いて、ゲート電極１０８を形成すればよい。
【０１３８】
次に、ゲート絶縁層１０６およびゲート電極１０８を覆う層間絶縁層１１２を成膜し、第１の電極１１０およびゲート電極１０８と重なる層間絶縁層１１２に、ゲート電極１０８の少なくとも一部が露出する開口部１１３を形成する（図３（Ａ）参照。）。
【０１３９】
層間絶縁層１１２は、ゲート絶縁層１０６と同一の方法および材料を用いて形成することができる。また、層間絶縁層１１２として、絶縁性を有する有機材料を、スピンコート法、印刷法、ディスペンス法またはインクジェット法などを用いて塗布し、塗布した材料に応じた硬化処理（例えば、加熱処理や光照射処理など。）を行い形成してもよい。絶縁性を有する有機材料としては、例えば、アクリル樹脂、ポリイミド樹脂、ポリアミド樹脂、ポリアミドイミド樹脂、エポキシ樹脂等の有機樹脂を用いて形成することができる。また、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させてもよい。なお、上述の有機材料は水分などの不純物を比較的多く含んでいる場合が多いため、有機材料を用いて形成する膜の下に、バリア膜のような水蒸気透過性の低い膜（例えば、酸化アルミニウムや酸化アルミニウムを含む積層膜など）を形成することが好ましい。これにより、層間絶縁層１１２中に含まれる、あるいは、層間絶縁層１１２を通して外部から侵入する、トランジスタ１２０の電気特性に悪影響を及ぼし得る不純物（例えば、水分など。）の、酸化物半導体層１０４への拡散を防止できるため、トランジスタ１２０の電気特性を良好なものとできる。
【０１４０】
次に、層間絶縁層１１２上に、第１の電極１１０およびゲート電極１０８と重なり、ゲート電極１０８と電気的に接続された配線１１４（開口部１１３を通してゲート電極１０８と電気的に接続された配線１１４、とも言える。）を形成する。以上の工程により、トランジスタ１２０および容量素子１３０を備える半導体装置１５０が完成する（図３（Ｂ）参照。）。トランジスタ１２０と容量素子１３０は構成要素の一部を共有しており、少ない工程で効率よく半導体装置１５０を形成できるため、半導体装置１５０の作製時間や作製コストを低減できる。また、容量素子１３０をトランジスタ１２０の一部と重ねて設けることができるため、半導体装置１５０の高集積化が可能となる。
【０１４１】
なお、通常、ゲート電極１０８をコンタクトホールを介して層間絶縁層１１２上に設けられた配線と接続する場合、ゲート電極１０８がドレイン電極１０２ｂと重なると寄生容量として機能するため、トランジスタや半導体装置に悪影響が及ぼし得る場合がある。しかし、本実施の形態のように、接地電位や共通電位などの固定電位に接続された第１の電極がドレイン電極１０２ｂとゲート電極１０８の間に存在することにより、当該影響を抑制することができ、容量素子１３０と重なる位置からゲート電極１０８を上層に取り出すことができるため、半導体装置１５０の更なる高集積化が可能となる。
【０１４２】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１４３】
（実施の形態２）
本実施の形態では、実施の形態１にて記載した構造とは異なる構造の半導体装置について、その構造および作製方法の一態様を図５および図６を用いて説明する。
【０１４４】
＜半導体装置の構成例＞
図５は、本実施の形態の方法にて作製された半導体装置５５０の構成例であり、図５（Ａ）は半導体装置５５０の上面図、図５（Ｂ）は図５（Ａ）の一点鎖線部Ｄ１−Ｄ２の断面図、図５（Ｃ）は図５（Ａ）の一点鎖線Ｅ１−Ｅ２の断面図である。なお、図５（Ａ）の上面図については、構造を分かり易くするため、ゲート絶縁層１０６および層間絶縁層１１２を省略して記載している。
【０１４５】
図５に示す半導体装置５５０は、トランジスタ５２０および容量素子５３０を備えている。なお、トランジスタ５２０および容量素子５３０は、実施の形態１にて記載したトランジスタ１２０および容量素子１３０と同じ構成要素から成っている。
【０１４６】
本実施の形態に記載の半導体装置５５０は、ゲート電極１０８と層間絶縁層上の配線との接続をコンタクトホールを用いて行うのではなく、層間絶縁層１１２形成後に、層間絶縁層１１２に対して平坦化処理を行い、ゲート電極１０８の一部が層間絶縁層１１２の表面から露出している構成が、実施の形態１と異なっている。すなわち、本実施の形態の構造ではマスクを用いることなく、ゲート電極１０８と層間絶縁層上の配線を接続することができる。これは、第１の電極１１０上（容量素子５３０上とも言える。）に位置するゲート電極が最も高い状態になっている（凸状態になっている、とも表現できる。）ことを利用したものであり、ゲート電極１０８上に層間絶縁層１１２を形成した後、層間絶縁層１１２に対して平坦化処理を行うと、第１の電極１１０上（容量素子５３０上とも言える。）に位置するゲート電極１０８が露出する。したがって、層間絶縁層１１２の所定の箇所に開口部を形成するといった、マスクを必要とするプロセスを行うことなく、層間絶縁層１１２上の配線にゲート電極１０８を接続することができ、半導体装置の作製時間や作製コストを更に低減することができる。
【０１４７】
また、マスクを用いた開口部形成を行わないため、装置により開口部の形成位置がずれ、トランジスタが機能しないといった問題も原理的に発生しないため、半導体装置の作製歩留まりを向上できる。
【０１４８】
＜半導体装置の作製方法＞
本実施の形態に記載する半導体装置５５０の作製方法について、図６を用いて以下の文章にて説明する。
【０１４９】
まず、図２（Ａ）乃至図２（Ｄ）および当該図面に対応する説明内容を参酌して、基板１００上にトランジスタ５２０および容量素子５３０を形成する（図６（Ａ）参照。）。なお、トランジスタ５２０および容量素子５３０の各構成要素（例えば、ソース電極１０２ａやドレイン電極１０２ｂなど。）の作製方法や使用材料は、実施の形態１参酌することができる。
【０１５０】
次に、トランジスタ５２０および容量素子５３０上に層間絶縁層１１２を形成する（図６（Ｂ）参照）。なお、層間絶縁層１１２の作製方法や使用材料は、実施の形態１を参酌することができる。
【０１５１】
次に、層間絶縁層１１２に対して平坦化処理を行い、少なくとも第１の電極１１０上（容量素子５３０上とも言える。）に位置するゲート電極１０８を露出させる。平坦化処理としては、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理、またはドライエッチング法などを用いればよい。なお、ＣＭＰ処理を行う場合は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。
【０１５２】
以上の工程により、図５に記載した半導体装置５５０を作製できる（図６（Ｃ）参照。）。
【０１５３】
（実施の形態３）
本実施の形態では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置とも言える。）として、上述実施の形態に示す半導体装置を使用した場合の一例を、図７を用いて説明する。なお、本実施の形態では、記憶装置に、実施の形態１に記載した半導体装置１５０を用いているが、勿論、実施の形態２に記載の半導体装置５５０を用いてもよい。
【０１５４】
図７（Ａ）は、半導体装置の回路構成の一例を示し、図７（Ｂ）は半導体装置の一例を示す概念図である。まず、図７（Ａ）に示す半導体装置について説明を行い、続けて図７（Ｂ）に示す半導体装置について、以下説明を行う。
【０１５５】
図７（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１２０のソース電極又はドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ１２０のゲート電極とは電気的に接続され、トランジスタ１２０のソース電極又はドレイン電極と容量素子１３０の第１の端子とは電気的に接続されている。
【０１５６】
次に、図７（Ａ）に示す半導体装置１５０（メモリセルとして機能する。）に、情報の書き込みおよび保持を行う場合について説明する。
【０１５７】
まず、ワード線ＷＬの電位を、トランジスタ１２０がオン状態となる電位として、トランジスタ１２０をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子１３０の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１２０がオフ状態となる電位として、トランジスタ１２０をオフ状態とすることにより、容量素子１３０の第１の端子の電位が保持される（保持）。
【０１５８】
半導体層として酸化物半導体を用いたトランジスタ１２０は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１２０をオフ状態とすることで、容量素子１３０の第１の端子の電位（あるいは、容量素子１３０に蓄積された電荷）を極めて長時間にわたって保持することが可能である。なお、容量素子１３０とワード線ＷＬ間には容量素子（実施の形態１にて記載した、第１の電極１１０、ゲート絶縁層１０６およびゲート電極１０８により形成される容量素子。）が設けられているため、容量素子１３０に蓄積された電荷がワード線ＷＬから抜けてしまうことはない。
【０１５９】
次に、情報の読み出しについて説明する。トランジスタ１２０がオン状態となると、浮遊状態であるビット線ＢＬと容量素子１３０とが導通し、ビット線ＢＬと容量素子１３０の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子１３０の第１の端子の電位（あるいは容量素子１３０に蓄積された電荷）によって、異なる値をとる。
【０１６０】
例えば、容量素子１３０の第１の端子の電位をＶ、容量素子１３０の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル１８５０の状態として、容量素子１３０の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０１６１】
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
【０１６２】
このように、図７（Ａ）に示す半導体装置は、トランジスタ１２０のオフ電流が極めて小さいという特徴から、容量素子１３０に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【０１６３】
次に、図７（Ｂ）に示す半導体装置について、説明を行う。
【０１６４】
図７（Ｂ）に示す半導体装置は、上部に記憶回路として図７（Ａ）に示した半導体装置１５０を複数有するメモリセルアレイ１８５１ａ及び１８５１ｂを有し、下部に、メモリセルアレイ１８５１（メモリセルアレイ１８５１ａ及び１８５１ｂ）を動作させるために必要な周辺回路１８５３を有する。なお、周辺回路１８５３は、メモリセルアレイ１８５１と電気的に接続されている。
【０１６５】
図７（Ｂ）に示した構成とすることにより、周辺回路１８５３をメモリセルアレイ１８５１（メモリセルアレイ１８５１ａ及び１８５１ｂ）の直下に設けることができるため半導体装置の小型化を図ることができる。
【０１６６】
周辺回路１８５３に設けられるトランジスタは、実施の形態１のトランジスタ１２０とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【０１６７】
なお、図７（Ｂ）に示した半導体装置では、２つのメモリセルアレイ１８５１（メモリセルアレイ１８５１ａと、メモリセルアレイ１８５１ｂ）が積層された構成を例示したが、積層するメモリセルの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構成としても良い。
【０１６８】
以上のように、上部に多層に形成された複数のメモリセルアレイは、酸化物半導体を用いたトランジスタにより形成されている。酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
【０１６９】
また、実施の形態１に記載したように、半導体装置１５０はトランジスタ１２０と容量素子１３０の構成要素の一部を共有できる、トランジスタ１２０のゲート電極と層間絶縁層１１２上に設けられた配線との接続を、容量素子１３０と重なる位置で行うことができる、といった特徴を有しているため、半導体装置の占有面積の低減を図ることができ、高集積化を図ることができる。
【０１７０】
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）により形成された周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）により形成された記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
【０１７１】
なお、本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０１７２】
（実施の形態４）
本実施の形態では、実施の形態３に示す半導体装置を用いた応用例の一例として、記憶媒体（メモリ素子）について、図９を用いて説明する。なお、本実施の形態の記憶媒体の説明では、トランジスタ１２０をトランジスタ５２０に、容量素子１３０を容量素子５３０に、半導体装置１５０を半導体装置５５０に置き換えてもよい。
【０１７３】
図９には、いわゆるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図９に示すメモリセルアレイ８００は、複数のメモリセルがマトリクス状に配列された構成を有している。また、メモリセルアレイ８００は、ｍ本の第１の配線（ワード線ＷＬ）、およびｎ本の第２の配線（ビット線ＢＬ）を有する。なお、本実施の形態においては、第１の配線をビット線ＢＬとよび、第２の配線をワード線ＷＬとよぶ。
【０１７４】
メモリセルは、トランジスタ１２０と容量素子１３０から構成されており、当該メモリセルに実施の形態１に記載した半導体装置１５０を用いることができる。トランジスタ１２０のゲート電極は、第１の配線（ワード線ＷＬ）と接続されている。また、トランジスタ１２０のソース電極またはドレイン電極の一方は、第２の配線（ビット線ＢＬ）と接続されており、トランジスタ１２０のソース電極またはドレイン電極の他方は、容量素子１３０の電極の一方と接続されている。また、容量素子１３０の電極の他方は容量線ＣＬと接続され、一定の電位が与えられている。
【０１７５】
先の実施の形態で示した半導体装置１５０は、トランジスタ１２０の半導体層に高純度化され、真性化された酸化物半導体層を用いているため、当該半導体装置のオフ電流を十分に低減することができる。さらに、表面粗さの低減された絶縁膜上に接して、結晶性を有する酸化物半導体層を形成することにより、電気伝導度の安定した酸化物半導体層を形成することができる。このような酸化物半導体層を半導体装置１５０のトランジスタ１２０に用いることにより、安定した電気的特性が付与された、信頼性の高い半導体装置とすることができる。そして、このような半導体装置１５０を用いることで、いわゆるＤＲＡＭとして認識されている図９に示す半導体装置を実質的な不揮発性メモリとして使用することが可能になる。
【０１７６】
また、半導体装置１５０は、トランジスタ１２０と容量素子１３０の構成要素の一部を共有することができ、トランジスタ１２０と容量素子１３０を重畳した状態に形成できるため、半導体装置のサイズを小型化できる。これにより、メモリセルアレイ８００を小型化することができる。さらに、トランジスタ１２０の備えるゲート電極を上層に取り出すにあたり、容量素子１３０と重なる位置で取り出すことができるため、メモリセルアレイ８００を更に小型化することができる。
【０１７７】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１７８】
（実施の形態５）
本実施の形態では、上述実施の形態にて説明した記憶装置を少なくとも一部に用いたＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）ついて、図１０を用いて説明する。
【０１７９】
図１０（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図１０（Ａ）に示すＣＰＵは、基板１１９０上に、演算回路１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔともいう）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆともいう）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆともいう）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けても良い。勿論、図１０（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０１８０】
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
【０１８１】
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、演算回路１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
【０１８２】
また、タイミングコントローラ１１９５は、演算回路１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０１８３】
図１０（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶装置が設けられている。レジスタ１１９６の記憶装置には、上述実施の形態に記載されている記憶装置を用いることができる。
【０１８４】
図１０（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、演算回路１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有する記憶装置において、位相反転素子によるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。位相反転素子によるデータの保持が選択されている場合、レジスタ１１９６内の記憶装置への、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内の記憶装置への電源電圧の供給を停止することができる。レジスタ１１９６に先の実施の形態にて記載した記憶装置を用いることにより、記憶装置への電源電圧の供給を停止した後において、より長期に渡ってデータを保持することが可能となる。
【０１８５】
電源停止に関しては、図１０（Ｂ）または図１０（Ｃ）に示すように、記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設けることにより行うことができる。以下に図１０（Ｂ）および図１０（Ｃ）の回路の説明を行う。
【０１８６】
図１０（Ｂ）および図１０（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチング素子に、酸化物半導体をチャネル形成領域に用いたトランジスタを含む記憶回路の構成の一例を示す。
【０１８７】
図１０（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数有する記憶素子群１１４３とを有している。具体的に、各記憶素子１１４２の一部には、実施の形態１および実施の形態２に記載されている半導体装置の構造を用いることができる。記憶素子群１１４３が有する各記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供給されている。さらに、記憶素子群１１４３が有する各記憶素子１１４２には、信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
【０１８８】
図１０（Ｂ）では、スイッチング素子１１４１として、酸化物半導体をチャネル形成領域に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信号ＳｉｇＡによりスイッチングが制御される。
【０１８９】
なお、図１０（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構成を示しているが、特に限定されず、トランジスタを複数有していても良い。スイッチング素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。
【０１９０】
また、図１０（Ｂ）では、スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていても良い。
【０１９１】
また、図１０（Ｃ）には、記憶素子群１１４３が有する各記憶素子１１４２に、スイッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
【０１９２】
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費電力を低減することができる。
【０１９３】
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
【０１９４】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１９５】
（実施の形態６）
本実施の形態では、先の実施の形態で説明した記憶装置を電子機器に適用する場合について、図１１を用いて説明する。本実施の形態では、コンピュータ、携帯情報端末（携帯電話、携帯型ゲーム機、音響再生装置なども含む）、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、デジタルビデオカメラなどの電子機器に、上述の半導体装置を適用する場合について説明する。
【０１９６】
図１１（Ａ）は、携帯型の情報端末であり、筐体１３０１、筐体１３０２、第１の表示部１３０３ａ、第２の表示部１３０３ｂなどによって構成されている。筐体１３０１と筐体１３０２の内部には、様々な電子部品（例えば、ＣＰＵ、ＭＰＵ、記憶素子など。）が組み込まれている。また、第１の表示部１３０３ａと第２の表示部１３０３ｂには、画像を表示するために必要な電子回路（例えば、駆動回路や選択回路など。）が搭載されている。これら電子部品や電子回路の中に、先の実施の形態に示す半導体装置を適用することにより、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯型の情報端末が実現される。なお、先の実施の形態に記載された半導体装置は、筐体１３０１、筐体１３０２の少なくとも一に設けられていればよい。
【０１９７】
なお、第１の表示部１３０３ａおよび第２の表示部１３０３ｂの少なくとも一方はタッチ入力機能を有するパネルとなっており、例えば図１１（Ａ）の左図のように、第１の表示部１３０３ａに表示される選択ボタン１３０４により「タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「タッチ入力」を選択した場合、図１１（Ａ）の右図のように第１の表示部１３０３ａにはキーボード１３０５が表示される。これにより、従来の情報端末と同様に、キー入力による素早い文字入力などが可能となる。
【０１９８】
また、図１１（Ａ）に示す携帯型の情報端末は、図１１（Ａ）の右図のように、筐体１３０１および筐体１３０２のうち、一方を取り外すことができる。第１の表示部１３０３ａもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、また、筐体１３０１を壁に設置した状態で、筐体１３０２を用いて画面情報を操作するといった使用方法ができるため非常に便利である。
【０１９９】
図１１（Ａ）は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
【０２００】
また、図１１（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
【０２０１】
さらに、図１１（Ａ）に示す筐体１３０２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
【０２０２】
図１１（Ｂ）は、電子ペーパーを実装した電子書籍であり、筐体１３１１と筐体１３１２の２つの筐体で構成されている。筐体１３１１および筐体１３１２には、それぞれ表示部１３１３および表示部１３１４が設けられている。筐体１３１１と筐体１３１２は、軸部１３１５により接続されており、該軸部１３１５を軸として開閉動作を行うことができる。また、筐体１３１１は、電源１３１６、操作キー１３１７、スピーカー１３１８などを備えている。筐体１３１１、筐体１３１２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０２０３】
図１１（Ｃ）は、テレビジョン装置であり、筐体１３２１、表示部１３２２、スタンド１３２３などで構成されている。テレビジョン装置１３２０の操作は、筐体１３２１が備えるスイッチや、リモコン操作機１３２４により行うことができる。筐体１３２１およびリモコン操作機１３２４には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０２０４】
図１１（Ｄ）は、デジタルカメラであり、本体１３３１、操作スイッチ１３３２、バッテリー１３３３などを備えており、また、背面には表示部（本体の裏面にあるため図示しない）などを備えている。本体１３３１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【０２０５】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
【符号の説明】
【０２０６】
１００ 基板
１０２ａ ソース電極
１０２ｂ ドレイン電極
１０４ 酸化物半導体層
１０６ ゲート絶縁層
１０８ ゲート電極
１１０ 第１の電極
１１２ 層間絶縁層
１１３ 開口部
１１４ 配線
１２０ トランジスタ
１３０ 容量素子
１４０ 領域
１５０ 半導体装置
４０２ 導電層
４１０ 溝部
４２０ トランジスタ
４３０ 容量素子
５１４ 被形成面
５２０ トランジスタ
５３０ 容量素子
５５０ 半導体装置
６００ 酸化物半導体膜
６０２ａ 領域
６０２ｂ 領域
８００ メモリセルアレイ
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ 演算回路
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１３０１ 筐体
１３０２ 筐体
１３０３ａ 第１の表示部
１３０３ｂ 第２の表示部
１３０４ 選択ボタン
１３０５ キーボード
１３１１ 筐体
１３１２ 筐体
１３１３ 表示部
１３１４ 表示部
１３１５ 軸部
１３１６ 電源
１３１７ 操作キー
１３１８ スピーカー
１３２０ テレビジョン装置
１３２１ 筐体
１３２２ 表示部
１３２３ スタンド
１３２４ リモコン操作機
１３３１ 本体
１３３２ 操作スイッチ
１３３３ バッテリー
１８５１ メモリセルアレイ
１８５１ａ メモリセルアレイ
１８５１ｂ メモリセルアレイ
１８５３ 周辺回路
【特許請求の範囲】
【請求項１】
絶縁表面上のソース電極およびドレイン電極と、
前記ソース電極および前記ドレイン電極上の酸化物半導体層と、
前記酸化物半導体を介して、前記ソース電極または前記ドレイン電極の一方と重なる第１の電極と、
前記酸化物半導体層および前記第１の電極に接するゲート絶縁層と、
前記第１の電極と重なるように、前記ゲート絶縁層上のゲート電極と、
を有する半導体装置。
【請求項２】
前記第１の電極が定電位または接地電位に接続された、請求項１に記載の半導体装置。
【請求項３】
前記酸化物半導体層が、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含んでなる酸化物半導体材料を有する、請求項１に記載の半導体装置。
【請求項４】
請求項１に記載の半導体装置を有する記憶装置。
【請求項５】
請求項１において、
さらに、前記ゲート電極およびゲート絶縁層上に層間絶縁層を有し、
前記第１の電極に重なるように、前記層間絶縁層の中にコンタクトホールが形成されている、半導体装置。
【請求項６】
前記第１の電極が定電位または接地電位に接続された、請求項５に記載の半導体装置。
【請求項７】
前記酸化物半導体層が、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含んでなる酸化物半導体材料を有する、請求項５に記載の半導体装置。
【請求項８】
請求項５に記載の半導体装置を有する記憶装置。
【請求項９】
請求項１において、
さらに、前記ゲート電極およびゲート絶縁層上に層間絶縁層を有し、
前記ゲート電極の少なくとも一部が前記層間絶縁層の表面で曝されており、
前記ゲート電極の一部は前記第１の電極と重なる、半導体装置。
【請求項１０】
前記第１の電極が定電位または接地電位に接続された、請求項９に記載の半導体装置。
【請求項１１】
前記酸化物半導体層が、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含んでなる酸化物半導体材料を有する、請求項９に記載の半導体装置。
【請求項１２】
請求項９に記載の半導体装置を有する記憶装置。
【請求項１３】
絶縁表面上にソース電極およびドレイン電極を形成し、
前記ソース電極および前記ドレイン電極上に酸化物半導体層を形成し、
前記酸化物半導体を介して、前記ソース電極または前記ドレイン電極の一方と重なる第１の電極を形成し、
前記酸化物半導体層および前記第１の電極に接するゲート絶縁層を形成し、
前記第１の電極と重なるように、前記ゲート絶縁層上に、ゲート電極を形成し、
前記ゲート絶縁層および前記ゲート電極上に層間絶縁層を形成し、
前記第１の電極と重なるように前記層間絶縁膜の中にコンタクトホールを形成する、半導体装置の作製方法。
【請求項１４】
絶縁表面上にソース電極およびドレイン電極を形成し、
前記ソース電極および前記ドレイン電極上に酸化物半導体層を形成し、
前記酸化物半導体を介して、前記ソース電極または前記ドレイン電極の一方と重なる第１の電極を形成し、
前記酸化物半導体層および前記第１の電極に接するゲート絶縁層を形成し、
前記第１の電極と重なるように、前記ゲート絶縁層上に、ゲート電極を形成し、
前記ゲート絶縁層および前記ゲート電極上に層間絶縁層を形成し、
前記層間絶縁層の表面に平坦化処理を行う、半導体装置の作製方法。
【請求項１５】
平坦化処理は化学機械的研磨によって行うことを特徴とする、請求項１４に記載の半導体装置の作製方法。
【請求項１６】
前記ゲート電極の少なくとも一部が前記層間絶縁層の表面で曝されるように前記平坦化処理を行い、前記ゲート電極の一部が前記第一電極と重なることを特徴とする、請求項１４に記載の半導体装置の作製方法。
【請求項１７】
絶縁表面上のゲート電極と、
前記ゲート電極に隣接するゲート絶縁層と、
前記ゲート絶縁層を介して隣接する酸化物半導体層と、
前記酸化物層に接するソースドレイン電極およびドレイン電極と、
前記ゲート絶縁層と前記酸化物半導体層との間に第１の電極と、を有し、
前記第１の電極は前記ソース電極及び前記ドレイン電極の一方と重なることを特徴とする半導体装置。
【請求項１８】
前記第１の電極が定電位または接地電位に接続された、請求項１７に記載の半導体装置。
【請求項１９】
前記酸化物半導体層が、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含んでなる酸化物半導体材料を有する、請求項１７に記載の半導体装置。
【請求項２０】
請求項１７に記載の半導体装置を有する記憶装置。
【請求項１】
絶縁表面上のソース電極およびドレイン電極と、
前記ソース電極および前記ドレイン電極上の酸化物半導体層と、
前記酸化物半導体を介して、前記ソース電極または前記ドレイン電極の一方と重なる第１の電極と、
前記酸化物半導体層および前記第１の電極に接するゲート絶縁層と、
前記第１の電極と重なるように、前記ゲート絶縁層上のゲート電極と、
を有する半導体装置。
【請求項２】
前記第１の電極が定電位または接地電位に接続された、請求項１に記載の半導体装置。
【請求項３】
前記酸化物半導体層が、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含んでなる酸化物半導体材料を有する、請求項１に記載の半導体装置。
【請求項４】
請求項１に記載の半導体装置を有する記憶装置。
【請求項５】
請求項１において、
さらに、前記ゲート電極およびゲート絶縁層上に層間絶縁層を有し、
前記第１の電極に重なるように、前記層間絶縁層の中にコンタクトホールが形成されている、半導体装置。
【請求項６】
前記第１の電極が定電位または接地電位に接続された、請求項５に記載の半導体装置。
【請求項７】
前記酸化物半導体層が、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含んでなる酸化物半導体材料を有する、請求項５に記載の半導体装置。
【請求項８】
請求項５に記載の半導体装置を有する記憶装置。
【請求項９】
請求項１において、
さらに、前記ゲート電極およびゲート絶縁層上に層間絶縁層を有し、
前記ゲート電極の少なくとも一部が前記層間絶縁層の表面で曝されており、
前記ゲート電極の一部は前記第１の電極と重なる、半導体装置。
【請求項１０】
前記第１の電極が定電位または接地電位に接続された、請求項９に記載の半導体装置。
【請求項１１】
前記酸化物半導体層が、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含んでなる酸化物半導体材料を有する、請求項９に記載の半導体装置。
【請求項１２】
請求項９に記載の半導体装置を有する記憶装置。
【請求項１３】
絶縁表面上にソース電極およびドレイン電極を形成し、
前記ソース電極および前記ドレイン電極上に酸化物半導体層を形成し、
前記酸化物半導体を介して、前記ソース電極または前記ドレイン電極の一方と重なる第１の電極を形成し、
前記酸化物半導体層および前記第１の電極に接するゲート絶縁層を形成し、
前記第１の電極と重なるように、前記ゲート絶縁層上に、ゲート電極を形成し、
前記ゲート絶縁層および前記ゲート電極上に層間絶縁層を形成し、
前記第１の電極と重なるように前記層間絶縁膜の中にコンタクトホールを形成する、半導体装置の作製方法。
【請求項１４】
絶縁表面上にソース電極およびドレイン電極を形成し、
前記ソース電極および前記ドレイン電極上に酸化物半導体層を形成し、
前記酸化物半導体を介して、前記ソース電極または前記ドレイン電極の一方と重なる第１の電極を形成し、
前記酸化物半導体層および前記第１の電極に接するゲート絶縁層を形成し、
前記第１の電極と重なるように、前記ゲート絶縁層上に、ゲート電極を形成し、
前記ゲート絶縁層および前記ゲート電極上に層間絶縁層を形成し、
前記層間絶縁層の表面に平坦化処理を行う、半導体装置の作製方法。
【請求項１５】
平坦化処理は化学機械的研磨によって行うことを特徴とする、請求項１４に記載の半導体装置の作製方法。
【請求項１６】
前記ゲート電極の少なくとも一部が前記層間絶縁層の表面で曝されるように前記平坦化処理を行い、前記ゲート電極の一部が前記第一電極と重なることを特徴とする、請求項１４に記載の半導体装置の作製方法。
【請求項１７】
絶縁表面上のゲート電極と、
前記ゲート電極に隣接するゲート絶縁層と、
前記ゲート絶縁層を介して隣接する酸化物半導体層と、
前記酸化物層に接するソースドレイン電極およびドレイン電極と、
前記ゲート絶縁層と前記酸化物半導体層との間に第１の電極と、を有し、
前記第１の電極は前記ソース電極及び前記ドレイン電極の一方と重なることを特徴とする半導体装置。
【請求項１８】
前記第１の電極が定電位または接地電位に接続された、請求項１７に記載の半導体装置。
【請求項１９】
前記酸化物半導体層が、Ｉｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含んでなる酸化物半導体材料を有する、請求項１７に記載の半導体装置。
【請求項２０】
請求項１７に記載の半導体装置を有する記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１２−２５３３２７（Ｐ２０１２−２５３３２７Ａ）
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願番号】特願２０１２−１０４５５２（Ｐ２０１２−１０４５５２）
【出願日】平成２４年５月１日（２０１２．５．１）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願日】平成２４年５月１日（２０１２．５．１）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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