回路及び回路の駆動方法
【課題】消費電力を低減する。
【解決手段】入力信号を元に論理演算処理を行い、論理演算処理の結果に応じて設定される電位を記憶データとして保持し、記憶データに応じた値の信号を出力信号として出力する機能を有する演算回路を具備し、演算回路は、論理演算処理を行う演算部と、記憶データの電位を、論理演算処理の結果に応じた電位に設定するか否かを制御する第１の電界効果トランジスタと、記憶データの電位を、基準電位に設定するか否かを制御する第２の電界効果トランジスタと、記憶データに応じた値の信号を出力信号として出力するか否かを制御する第３の電界効果トランジスタと、を備える。
【解決手段】入力信号を元に論理演算処理を行い、論理演算処理の結果に応じて設定される電位を記憶データとして保持し、記憶データに応じた値の信号を出力信号として出力する機能を有する演算回路を具備し、演算回路は、論理演算処理を行う演算部と、記憶データの電位を、論理演算処理の結果に応じた電位に設定するか否かを制御する第１の電界効果トランジスタと、記憶データの電位を、基準電位に設定するか否かを制御する第２の電界効果トランジスタと、記憶データに応じた値の信号を出力信号として出力するか否かを制御する第３の電界効果トランジスタと、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の一態様は、回路に関する。
【背景技術】
【０００２】
近年、電子機器のさらなる高性能化のために、システムＬＳＩなど、複数の機能を有する集積回路が１つのチップにより構成された演算処理装置の開発が進められている。
【０００３】
上記演算処理装置では、例えば同一基板上にＣＭＯＳ回路を用いた演算回路及び記憶回路などの機能回路が別々に設けられ、データバスとなる配線を介して演算回路及び記憶回路との間でデータの転送が行われる（例えば特許文献１）。
【０００４】
さらに、演算回路の一部に記憶手段を備え、論理演算処理機能及びデータ保持機能を併せ持つ演算回路が提案されている。上記演算回路では、データバスを介さずに論理演算処理の結果のデータを記憶することができるため、消費電力を低減することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２８２７２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の演算回路では、記憶手段が揮発性であるため、演算回路のデータを保持するためには、別途不揮発性の記憶回路にデータを待避させる必要があった。よって、データを待避させる際にも電力が消費されるため、従来の演算回路において、低消費電力化は不十分である。
【０００７】
また、従来の演算回路では、記憶手段を構成する素子の数が多く、回路面積が大きいといった問題があった。
【０００８】
本発明の一態様では、消費電力を低減することを課題の一つとする。また、本発明の一態様では、消費電力を低減し、且つ回路面積を小さくすることを課題の一つとする。
【課題を解決するための手段】
【０００９】
本発明の一態様では、複数の演算回路を具備し、演算回路の構成を、演算部と、出力信号の電位を演算部の論理演算処理の結果に応じた値に設定するか否かを制御する第１のトランジスタと、出力信号の電位を演算部の基準電位に応じた値に設定するか否かを制御する第２のトランジスタと、出力信号の電位を第１のトランジスタ及び第２のトランジスタの接続箇所の電位に応じた値に設定するか否かを制御する第３のトランジスタと、を備え、上記第１のトランジスタ及び第２のトランジスタ、若しくは第３のトランジスタ、又は第１のトランジスタ乃至第３のトランジスタとして、オフ電流の低い電界効果トランジスタを用いる構成にすることにより、論理演算処理を行う機能、及び論理演算処理の結果を表すデータを記憶する機能を併せ持つ回路を提供する。
【００１０】
上記回路では、各演算回路においてオフ電流の低い電界効果トランジスタを用いたトランジスタをオフ状態にすることにより、データを保持することができる。さらに、上記トランジスタをオフ状態にすることにより、長期間データを記憶することができる。
【００１１】
本発明の一態様は、入力信号を元に論理演算処理を行い、論理演算処理の結果に応じて設定される電位を記憶データとして保持し、記憶データに応じた値の信号を出力信号として出力する機能を有する演算回路を具備し、演算回路は、論理演算処理を行う演算部と、記憶データの電位を、論理演算処理の結果に応じた電位に設定するか否かを制御する第１の電界効果トランジスタと、記憶データの電位を、基準電位に設定するか否かを制御する第２の電界効果トランジスタと、記憶データに応じた値の信号を出力信号として出力するか否かを制御する第３の電界効果トランジスタと、を備え、第１及び第２の電界効果トランジスタのそれぞれ、若しくは第３の電界効果トランジスタ、又は第１乃至第３の電界効果トランジスタのそれぞれにおける、チャネル幅１μｍあたりのオフ電流は、１０ａＡ以下である回路である。
【発明の効果】
【００１２】
本発明の一態様により、電力の消費を抑制しつつデータを保持することができるため、消費電力を低減することができる。
【図面の簡単な説明】
【００１３】
【図１】集積回路の例を説明するための図。
【図２】集積回路の例を説明するための図。
【図３】集積回路における演算回路の例を説明するための図。
【図４】集積回路における演算回路の例を説明するための図。
【図５】集積回路における演算回路の例を説明するための図。
【図６】トランジスタの構造例を説明するための図。
【図７】ＣＡＡＣの構造例を説明するための図。
【図８】ＣＡＡＣの構造例を説明するための図。
【図９】ＣＡＡＣの構造例を説明するための図。
【図１０】ＣＡＡＣの構造例を説明するための図。
【図１１】トランジスタの作製方法例を説明するための図。
【図１２】酸化物半導体層における欠陥密度とトランジスタの電界効果移動度との関係を説明するための図。
【図１３】トランジスタの断面構造例を説明するための図。
【図１４】トランジスタにおける電気特性の計算結果を説明するための図。
【図１５】トランジスタにおける電気特性の計算結果を説明するための図。
【図１６】トランジスタにおける電気特性の計算結果を説明するための図。
【図１７】トランジスタにおける電気特性の測定結果を説明するための図。
【図１８】トランジスタにおける電気特性の測定結果を説明するための図。
【図１９】トランジスタにおける電気特性の測定結果を説明するための図。
【図２０】トランジスタにおける酸化物半導体層のＸＲＤ測定結果を説明するための図。
【図２１】トランジスタの特性を説明するための図。
【図２２】トランジスタの特性を説明するための図。
【図２３】トランジスタの特性を説明するための図。
【図２４】演算処理装置の例を説明するための図。
【図２５】電子機器の例を説明するための図。
【発明を実施するための形態】
【００１４】
本発明を説明するための実施の形態の一例について、図面を用いて以下に説明する。なお、本発明の趣旨及びその範囲から逸脱することなく実施の形態の内容を変更することは、当業者であれば容易である。よって、本発明は、以下に示す実施の形態の記載内容に限定されない。
【００１５】
なお、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態の内容を互いに置き換えることができる。
【００１６】
また、第１、第２などの序数は、構成要素の混同を避けるために付しており、各構成要素の数は、序数の数に限定されない。
【００１７】
（実施の形態１）
本実施の形態では、記憶手段を備え、論理演算処理を行う機能及び論理演算処理の結果のデータを記憶する機能を有する演算回路を複数具備する集積回路の例について説明する。
【００１８】
本実施の形態における集積回路の例について、図１を用いて説明する。
【００１９】
図１（Ａ）に示す集積回路は、演算回路１０１＿１と、演算回路１０１＿２と、を具備する。
【００２０】
演算回路１０１＿１には、入力信号ＩｎＡ＿１が入力され、演算回路１０１＿１は、入力信号ＩｎＡ＿１を元に論理演算処理を行い、論理演算処理の結果に応じた値の出力信号ＯｕｔＱ＿１を出力する機能を有する。なお、互いに異なる複数の信号を入力信号ＩｎＡ＿１としてもよい。
【００２１】
演算回路１０１＿２には、入力信号の一つとして演算回路１０１＿１の出力信号、及び入力信号ＩｎＡ＿２が入力され、演算回路１０１＿２は、入力信号ＩｎＡ＿２を元に論理演算処理を行い、論理演算処理の結果に応じた値の出力信号ＯｕｔＱ＿２を出力する機能を有する。なお、互いに異なる複数の信号を入力信号ＩｎＡ＿２としてもよい。
【００２２】
演算回路１０１＿１及び演算回路１０１＿２のそれぞれは、演算部１１１と、トランジスタ１２１と、トランジスタ１２２と、インバータ１３１と、トランジスタ１２３と、を備える。なお、演算回路１０１＿１及び演算回路１０１＿２を必ずしも同じ構成でなくてもよく、少なくとも演算回路１０１＿１が、演算部１１１と、トランジスタ１２１と、トランジスタ１２２と、インバータ１３１と、トランジスタ１２３と、を備える構成であればよい。
【００２３】
演算部１１１は、論理演算処理を行う機能を有する。
【００２４】
演算部１１１は、信号入力端子と、第１端子と、第２端子と、を有する。このとき、信号入力端子には、入力信号（演算回路１０１＿１では入力信号ＩｎＡ＿１、演算回路１０１＿２では演算回路１０１＿１の出力信号及び入力信号ＩｎＡ＿２）が入力され、第２端子には、電位Ｖｂが与えられ、演算部１１１は、信号入力端子に入力される入力信号に応じて論理演算処理を行う。また、演算部１１１では、論理演算処理の結果に応じて第１端子と第２端子を導通状態にするか否かが設定される。
【００２５】
トランジスタ１２１は、出力信号ＯｕｔＱ（演算回路１０１＿１では出力信号ＯｕｔＱ＿１、演算回路１０１＿２では演算回路１０１＿１の出力信号ＯｕｔＱ＿２）の電位を演算部１１１の論理演算処理の結果に応じた値にするか否かを制御する機能を有する。
【００２６】
トランジスタ１２１としては、例えば電界効果トランジスタを用いることができる。このとき、トランジスタ１２１のソース及びドレインの一方の電位が演算部１１１における論理演算処理の結果に応じて設定される。また、トランジスタ１２１のゲートには、例えばクロック信号ＣＬＫ１が入力されるが、これに限定されず、トランジスタ１２１の状態を変化させることができるように、トランジスタ１２１のゲートに他の信号又は電圧が与えられる構成でもよい。
【００２７】
トランジスタ１２２は、出力信号ＯｕｔＱ＿１の電位を基準電位にするか否かを制御する機能を有する。
【００２８】
トランジスタ１２２としては、例えば電界効果トランジスタを用いることができる。このとき、トランジスタ１２２のソース及びドレインの一方には、基準電位となる電位Ｖａが与えられ、トランジスタ１２２のソース及びドレインの他方は、トランジスタ１２１のソース及びドレインの他方に電気的に接続され、該接続箇所をノードＦＮ（演算回路１０１＿１ではノードＦＮ＿１、演算回路１０１＿２ではノードＦＮ＿２）ともいう。また、トランジスタ１２２のゲートには、例えばクロック信号ＣＬＫ２が入力されるが、これに限定されず、トランジスタ１２２の状態を変化させることができるように、トランジスタ１２２のゲートに他の信号又は電圧が与えられる構成でもよい。
【００２９】
インバータ１３１は、ノードＦＮ（演算回路１０１＿１ではノードＦＮ＿１、演算回路１０１＿２ではノードＦＮ＿２）の電位に応じた値の信号を出力する機能を有する。インバータ１３１には、ノードＦＮ（演算回路１０１＿１ではノードＦＮ＿１、演算回路１０１＿２ではノードＦＮ＿２）の電位の信号が入力され、インバータ１３１は、入力された信号に応じた値の出力信号ＯｕｔＱ（演算回路１０１＿１では出力信号ＯｕｔＱ＿１、演算回路１０１＿２では出力信号ＯｕｔＱ＿２）を出力する。なお、必ずしもインバータ１３１を設けなくてもよく、ノードＦＮ（演算回路１０１＿１ではノードＦＮ＿１、演算回路１０１＿２ではノードＦＮ＿２）において電荷を保持することができる構成であればインバータ１３１が無い構成にしてもよい。また、例えば、インバータ１３１の代わりにスイッチ又はバッファなどを設けてもよい。
【００３０】
トランジスタ１２３は、ノードＦＮ（演算回路１０１＿１ではノードＦＮ＿１、演算回路１０１＿２ではノードＦＮ＿２）の電位に応じた値の信号を出力信号ＯｕｔＱ（演算回路１０１＿１では出力信号ＯｕｔＱ＿１、演算回路１０１＿２では出力信号ＯｕｔＱ＿２）として出力するか否かを制御する機能を有する。
【００３１】
トランジスタ１２３としては、例えば電界効果トランジスタを用いることができる。このとき、トランジスタ１２３のソース及びドレインの一方の電位は、ノードＦＮ（演算回路１０１＿１ではノードＦＮ＿１、演算回路１０１＿２ではノードＦＮ＿２）の電位に応じた値になる。例えば、トランジスタ１２３のソース及びドレインの一方には、インバータ１３１の出力信号が入力される。また、トランジスタ１２３のゲートには、例えばクロック信号ＣＬＫ３が入力されるが、これに限定されず、トランジスタ１２３の状態を変化させることができるように、トランジスタ１２３のゲートに他の信号又は電圧が与えられる構成でもよい。また、演算回路１０１＿１におけるトランジスタ１２３のソース及びドレインの他方は、演算回路１０１＿２における演算部１１１に電気的に接続される。
【００３２】
トランジスタ１２１及びトランジスタ１２２のそれぞれ、若しくはトランジスタ１２３、又はトランジスタ１２１乃至トランジスタ１２３のそれぞれとしては、オフ電流が低いトランジスタを用いることができる。このとき、上記トランジスタのオフ電流は、チャネル幅１μｍあたり１０ａＡ（１×１０−１７Ａ）以下、好ましくはチャネル幅１μｍあたり１ａＡ（１×１０−１８Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１０ｚＡ（１×１０−２０Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１ｚＡ（１×１０−２１Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１００ｙＡ（１×１０−２２Ａ）以下である。
【００３３】
上記オフ電流の低いトランジスタとしては、例えばシリコンよりバンドギャップが広く、例えば２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上であり、チャネルが形成される半導体層を含むトランジスタを用いることができる。上記バンドギャップの広いトランジスタとしては、例えばチャネルが形成される酸化物半導体層を含む電界効果トランジスタなどを用いることができる。
【００３４】
なお、図１（Ａ）において、トランジスタ１２１乃至トランジスタ１２３として用いられている回路記号は、一例として上記酸化物半導体層を含むトランジスタであることを表す回路記号であるが、これに限定されない。
【００３５】
また、電位Ｖａ及び電位Ｖｂの一方は、高電源電位Ｖｄｄであり、電位Ｖａ及び電位Ｖｂの他方は、低電源電位Ｖｓｓである。高電源電位Ｖｄｄは、相対的に低電源電位Ｖｓｓより高い値の電位であり、低電源電位Ｖｓｓは、相対的に高電源電位Ｖｄｄより低い値の電位である。電位Ｖａ及び電位Ｖｂの値は、例えばトランジスタの極性などにより互いに入れ替わる場合がある。また、電位Ｖａ及び電位Ｖｂの電位差を電源電圧としてもよい。
【００３６】
また、クロック信号ＣＬＫ１としては、例えばクロック信号ＣＬＫ２より１周期未満の範囲で位相が遅れたクロック信号を用いることができる。また、クロック信号ＣＬＫ３としては、例えばクロック信号ＣＬＫ１より１周期未満の範囲で位相が遅れたクロック信号を用いることができる。
【００３７】
また、演算回路１０１＿１及び演算回路１０１＿２の構成は必ずしも同じでなくてもよく、例えば少なくとも一つの演算回路が演算部１１１、トランジスタ１２１、トランジスタ１２２、インバータ１３１、及びトランジスタ１２３を備える構成であればよい。
【００３８】
次に、本実施の形態における集積回路の駆動方法例として、図１（Ａ）に示す集積回路の駆動方法例について、図１（Ｂ）に示すタイミングチャートを用いて説明する。ここでは一例として、トランジスタ１２１乃至トランジスタ１２３を、上記酸化物半導体層を含むＮチャネル型の電界効果トランジスタとする。また、ハイレベルのときのクロック信号ＣＬＫ１乃至クロック信号ＣＬＫ３の電位を電位ＶＨとし、ローレベルのときのクロック信号ＣＬＫ１乃至クロック信号ＣＬＫ３の電位を電位ＶＬとする。また、電位Ｖａを電源電位Ｖｄｄとし、電位Ｖｂを接地電位Ｖｇｎｄとする。
【００３９】
まず、トランジスタ１２１をオフ状態にし、トランジスタ１２２をオン状態にし、トランジスタ１２３をオフ状態にする。例えば、図１（Ｂ）における期間Ｔ１１において、クロック信号ＣＬＫ１がローレベルになることにより、トランジスタ１２１がオフ状態になり、クロック信号ＣＬＫ２がハイレベルになることにより、トランジスタ１２２がオン状態になり、クロック信号ＣＬＫ３がローレベルになることにより、トランジスタ１２３がオフ状態になる。
【００４０】
このとき、ノードＦＮ＿１及びノードＦＮ＿２の電位が電位Ｖａと同等の値になる。よって、ノードＦＮ＿１及びノードＦＮ＿２がプリチャージされる。
【００４１】
次に、トランジスタ１２１をオン状態にし、トランジスタ１２２をオフ状態にし、トランジスタ１２３をオフ状態にする。例えば、図１（Ｂ）における期間Ｔ１１の後の期間Ｔ１２において、クロック信号ＣＬＫ１がハイレベルになることにより、トランジスタ１２１がオン状態になり、クロック信号ＣＬＫ２がローレベルになることにより、トランジスタ１２２がオフ状態になる。
【００４２】
このとき、演算部１１１における入力信号ＩｎＡ＿１及び入力信号ＩｎＡ＿２に従った論理演算処理の結果に応じてノードＦＮ＿１及びノードＦＮ＿２の電位が設定される。例えば、図１（Ｂ）における期間Ｔ１２では、演算回路１０１＿１において演算部１１１の論理演算処理の結果に応じて演算部１１１の第１端子と第２端子が導通状態になり、ノードＦＮ＿１の電荷が徐々に放出され、ノードＦＮ＿１の電位は、電位Ｖｂと同等の値になる。なお、これに限定されず、ノードＦＮ＿２の電位を変化させてもよい。さらに、トランジスタ１２３のソース及びドレインの一方の電位は、インバータ１３１の出力信号の電位に応じて設定される、つまりノードＦＮ＿１又はノードＦＮ＿２の電位に応じて設定される。
【００４３】
次に、トランジスタ１２１をオフ状態にし、トランジスタ１２２をオフ状態にし、トランジスタ１２３をオン状態にする。例えば、図１（Ｂ）における期間Ｔ１２の後の期間Ｔ１３において、クロック信号ＣＬＫ３がハイレベルになることにより、トランジスタ１２３がオン状態になる。
【００４４】
このとき、期間Ｔ１３に示すように、出力信号ＯｕｔＱ＿１は、ハイレベルになり、出力信号ＯｕｔＱ＿２は、ローレベルになる。その結果、演算部１１１の入力信号の値が決定する。
【００４５】
その後、例えば、図１（Ｂ）の期間Ｔ１３の後の期間Ｔ１４のように、トランジスタ１２１をオフ状態にし、トランジスタ１２２をオン状態にし、トランジスタ１２３をオフ状態にしてもよい。
【００４６】
このとき、ノードＦＮ＿１及びノードＦＮ＿２の電位が電位Ｖａと同等の値になる。よって、ノードＦＮ＿１及びノードＦＮ＿２がプリチャージされる。
【００４７】
次に、期間Ｔ１４の後の期間Ｔ１５において、トランジスタ１２１をオン状態にし、トランジスタ１２２をオフ状態にし、トランジスタ１２３をオフ状態にする。
【００４８】
このとき、期間Ｔ１５に示すように、演算回路１０１＿１において、演算部１１１の論理演算処理の結果に応じて演算部１１１の第１端子と第２端子が非導通状態になる。また、演算回路１０１＿２において、演算部１１１の第１端子と第２端子が導通状態になり、ノードＦＮ＿２の電荷が徐々に放出され、ノードＦＮ＿２の電位が変化する。
【００４９】
次に、期間Ｔ１５の後の期間Ｔ１６に示すように、トランジスタ１２１をオフ状態にし、トランジスタ１２２をオフ状態にし、トランジスタ１２３をオン状態にする。
【００５０】
このとき、図１（Ｂ）における期間Ｔ１６に示すように、出力信号ＯｕｔＱ＿１は、ローレベルになり、出力信号ＯｕｔＱ＿２は、ハイレベルになる。その結果、演算部１１１の入力信号の値が決定する。
【００５１】
また、トランジスタ１２１及びトランジスタ１２２がノーマリ・オフ型のトランジスタである場合、及び集積回路への電源電圧の供給を停止することもできる。集積回路への電源電圧の供給を停止する場合、少なくともクロック信号ＣＬＫ１及びクロック信号ＣＬＫ２、又はクロック信号ＣＬＫ１乃至クロック信号ＣＬＫ３をローレベルと同等の値の電位にし、集積回路へのクロック信号ＣＬＫ１及びクロック信号ＣＬＫ２の供給、又はクロック信号ＣＬＫ１乃至クロック信号ＣＬＫ３の供給を停止させた後に、集積回路への電源電圧の供給を停止する。
【００５２】
このとき、トランジスタ１２１乃至トランジスタ１２３のゲートの電位は、ローレベルと同等の状態になるため、トランジスタ１２１乃至トランジスタ１２３がオフ状態になる。しかし、演算回路１０１＿１のノードＦＮ＿１及び演算回路１０１＿２のノードＦＮ＿２の電位は記憶データとして保持される。
【００５３】
以上が、図１（Ａ）に示す集積回路の駆動方法例の説明である。
【００５４】
なお、図１（Ａ）に示す構成に限定されず、クロック信号ＣＬＫ３を用いずに演算回路を構成することもできる。クロック信号ＣＬＫ３を用いない演算回路の構成例について図２（Ａ）に示す。
【００５５】
図２（Ａ）に示す演算回路は、図１（Ａ）に示すトランジスタ１２３の代わりにＰチャネル型の電界効果トランジスタであるトランジスタ１２４及びトランジスタ１２５を設けた構成である。
【００５６】
このとき、トランジスタ１２４のゲートには、クロック信号ＣＬＫ１及びクロック信号ＣＬＫ２の一方（図２（Ａ）ではクロック信号ＣＬＫ１）が入力され、トランジスタ１２４のソース及びドレインの一方には、インバータ１３１の出力信号が入力され、トランジスタ１２４のソース及びドレインの他方の電位は、ノードＦＮ（演算回路１０１＿１ではノードＦＮ＿１、演算回路１０１＿２ではノードＦＮ＿２）の電位に応じて設定される。また、トランジスタ１２５のゲートには、クロック信号ＣＬＫ１及びクロック信号ＣＬＫ２の他方（図２（Ａ）ではクロック信号ＣＬＫ２）が入力され、トランジスタ１２５のソース及びドレインの一方は、トランジスタ１２４のソース及びドレインの他方に電気的に接続される。
【００５７】
さらに、図２（Ａ）に示す集積回路の駆動方法例では、図２（Ｂ）に示すように、期間Ｔ１１及び期間Ｔ１４において、トランジスタ１２４がオン状態になり、トランジスタ１２５がオフ状態になる。また、期間Ｔ１２及び期間Ｔ１５において、トランジスタ１２４がオフ状態になり、トランジスタ１２５がオン状態になる。また、期間Ｔ１３及び期間Ｔ１６において、トランジスタ１２４がオン状態になり、トランジスタ１２５がオン状態になる。その他の動作については図１（Ａ）に示す集積回路の駆動方法例の説明と同じであるため、図１（Ａ）に示す集積回路の駆動方法例の説明を適宜援用する。
【００５８】
また、図１及び図２に示す演算回路１０１＿１及び演算回路１０１＿２では、演算部１１１の構成により、様々な論理演算を行うことができる。一例として、図１（Ａ）に示す演算回路の構成例について図３乃至図５に示す。なお、図３乃至図５では、便宜のため演算回路１０１＿１の構成のみ示すが、これに限定されず、演算回路１０１＿２についても同様の構成を適用することができる。
【００５９】
図３に示す演算回路は、ＮＯＴ演算を行う演算回路の例である。図３に示す演算回路では、Ｐチャネル型の電界効果トランジスタであるトランジスタ１５１を用いて演算部１１１を構成することにより、ＮＯＴ演算を行うことができる。このとき、トランジスタ１５１のソース及びドレインの一方は、トランジスタ１２１のソース及びドレインの一方に電気的に接続され、トランジスタ１５１のソース及びドレインの他方には、電位Ｖｂが与えられ、トランジスタ１５１のゲートには、入力信号ＩｎＡ＿１が入力される。
【００６０】
図４（Ａ）に示す演算回路は、ＡＮＤ演算を行う演算回路の例である。図４（Ａ）に示す演算回路では、Ｎチャネル型の電界効果トランジスタであるトランジスタ１６１及びトランジスタ１６２を用いて構成することにより、ＡＮＤ演算を行うことができる。このとき、トランジスタ１６１のソース及びドレインの一方は、トランジスタ１２１のソース及びドレインの一方に電気的に接続され、トランジスタ１６１のゲートには、入力信号ＩｎＡ１＿１が入力される。また、トランジスタ１６２のソース及びドレインの一方は、トランジスタ１６１のソース及びドレインの他方に電気的に接続され、トランジスタ１６２のソース及びドレインの他方には、電位Ｖｂが与えられ、トランジスタ１６２のゲートには、入力信号ＩｎＡ２＿１が入力される。
【００６１】
図４（Ｂ）に示す演算回路は、ＯＲ演算を行う演算回路の例である。図４（Ｂ）に示す演算回路では、Ｐチャネル型の電界効果トランジスタであるトランジスタ１７１及びトランジスタ１７２を用いて構成することにより、ＯＲ演算を行うことができる。このとき、トランジスタ１７１のソース及びドレインの一方は、トランジスタ１２１のソース及びドレインの一方に電気的に接続され、トランジスタ１７１のソース及びドレインの他方には、電位Ｖｂが与えられ、トランジスタ１７１のゲートには、入力信号ＩｎＡ１＿１が入力される。また、トランジスタ１７２のソース及びドレインの一方は、トランジスタ１２１のソース及びドレインの一方に電気的に接続され、トランジスタ１７２のソース及びドレインの他方には、電位Ｖｂが与えられ、トランジスタ１７２のゲートには、入力信号ＩｎＡ２＿１が入力される。
【００６２】
図４（Ｃ）に示す演算回路は、ＥＮＯＲ演算を行う演算回路の例である。図４（Ｃ）に示す演算回路では、Ｎチャネル型の電界効果トランジスタであるトランジスタ１８１及びトランジスタ１８２と、Ｐチャネル型の電界効果トランジスタであるトランジスタ１８３及びトランジスタ１８４とを用いて構成することにより、ＥＮＯＲ演算を行うことができる。このとき、トランジスタ１８１のソース及びドレインの一方は、トランジスタ１２１のソース及びドレインの一方に電気的に接続され、トランジスタ１８１のゲートには、入力信号ＩｎＡ１＿１が入力される。また、トランジスタ１８２のソース及びドレインの一方は、トランジスタ１８１のソース及びドレインの他方に電気的に接続され、トランジスタ１８２のソース及びドレインの他方には、電位Ｖｂが与えられ、トランジスタ１８２のゲートには、入力信号ＩｎＡ２＿１が入力される。また、トランジスタ１８３のソース及びドレインの一方は、トランジスタ１２１のソース及びドレインの一方に電気的に接続され、トランジスタ１８３のゲートには、入力信号ＩｎＡ１＿１が入力される。また、トランジスタ１８４のソース及びドレインの一方は、トランジスタ１８３のソース及びドレインの他方に電気的に接続され、トランジスタ１８４のソース及びドレインの他方には、電位Ｖｂが与えられ、トランジスタ１８４のゲートには、入力信号ＩｎＡ２＿１が入力される。
【００６３】
なお、図５（Ａ）に示すように、図４（Ａ）に示すトランジスタ１６１及びトランジスタ１６２をＰチャネル型の電界効果トランジスタにすることにより、ＮＡＮＤ演算を行う演算回路を構成することもできる。また、図５（Ｂ）に示すように、図４（Ｂ）に示すトランジスタ１７１及びトランジスタ１７２をＮチャネル型の電界効果トランジスタにすることにより、ＮＯＲ演算を行う演算回路を構成することもできる。また、図５（Ｃ）に示すように、図４（Ｃ）に示すトランジスタ１８２をＰチャネル型の電界効果トランジスタにし、トランジスタ１８４をＮチャネル型の電界効果トランジスタにすることにより、ＥＯＲ演算を行う演算回路を構成することもできる。
【００６４】
また、本実施の形態の集積回路における演算回路の例は、上記構成に限定されず、例えば図１乃至図５のいずれか一つに示す演算回路を複数用いて、複数の信号を出力信号として出力する演算回路を構成することもできる。
【００６５】
図１乃至図５を用いて説明したように、本実施の形態における集積回路の一例では、第１の演算回路（例えば演算回路１０１＿１）及び第２の演算回路（例えば演算回路１０１＿２）を備え、第１の演算回路は、論理演算処理を行う演算部と、出力信号の電位を上記演算部の論理演算処理の結果に応じた値にするか否かを制御する第１のトランジスタ（例えばトランジスタ１２１）と、出力信号の電位を基準電位に応じた値に設定するか否かを制御する第２のトランジスタ（例えばトランジスタ１２２）と、第１のトランジスタ及び第２のトランジスタにより設定された電位を出力信号として出力するか否かを制御する第３のトランジスタ（例えばトランジスタ１２３）と、を備えることにより、論理演算処理を行う機能、及びデータを記憶する機能を併せ持つ演算回路を構成することができる。例えば、第１のトランジスタ及び第２のトランジスタをオフ状態にすることにより、保持容量などを用いなくとも演算回路にデータを記憶することができる。また、上記構成にすることにより、演算回路の構成を相補的な構成とする必要がないため、演算回路のトランジスタの数を、ＣＭＯＳ回路で構成する場合に比べて少なくすることができる。また、信号線の数を少なくすることができるため、回路面積を小さくすることができる。また、貫通電流を抑制することができ、消費電力を低減することができる。
【００６６】
また、本実施の形態における集積回路の一例では、上記第１のトランジスタ及び上記第２のトランジスタのそれぞれ、若しくは第３のトランジスタ、又は上記第１のトランジスタ乃至第３のトランジスタとしてオフ電流の低い電界効果トランジスタを用いることにより、オフ状態のときにおけるトランジスタのリーク電流を少なくすることができる。よって、長期のデータの保持が可能となり、他の不揮発性記憶回路にデータを待避させる必要がなくなるため、動作速度を向上させることができ、また、消費電力を低減することができる。
【００６７】
さらに、表１はＭＲＡＭに用いられる磁気トンネル接合素子（ＭＴＪ素子ともいう）と、酸化物半導体を用いたトランジスタ及びシリコン半導体を用いたトランジスタの積層（ＯＳ／Ｓｉともいう）を備える場合の上記不揮発性記憶回路との対比を示す。
【００６８】
【表１】
【００６９】
ＭＴＪ素子としては、磁性材料が用いられる。このため、ＭＴＪ素子をキュリー温度以上にすると磁性が失われてしまう欠点がある。また、ＭＴＪ素子は電流駆動であるため、シリコンのバイポーラデバイスと相性が良いが、バイポーラデバイスは集積化に不向きである。さらに、ＭＴＪ素子は、メモリの大容量化によって書き込み電流が増大し、消費電力が増大してしまうといった問題がある。
【００７０】
また、ＭＴＪ素子は、磁界耐性が弱く、強磁界にさらされるとスピンの向きが狂いやすい。また、ＭＴＪ素子に用いる磁性体は、ナノスケールにすることにより磁化揺らぎが生じる。
【００７１】
また、ＭＴＪ素子はビット当たりの材料コストから見ても高価である。
【００７２】
一方、本実施の形態で示す酸化物半導体を用いたトランジスタは、チャネルを形成する半導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンＭＯＳＦＥＴと同様である。また、酸化物半導体を用いたトランジスタは磁界の影響を受けず、ソフトエラーも生じにくい。このことからシリコン集積回路と非常に整合性が良いといえる。
【００７３】
（実施の形態２）
本実施の形態では、上記実施の形態に示す演算回路のトランジスタに適用可能な酸化物半導体層を含む電界効果トランジスタの例について説明する。
【００７４】
本実施の形態におけるトランジスタの構造例について、図６を用いて説明する。
【００７５】
図６（Ａ）に示すトランジスタは、導電層６０１＿ａと、絶縁層６０２＿ａと、半導体層６０３＿ａと、導電層６０５ａ＿ａと、導電層６０５ｂ＿ａと、を含む。
【００７６】
半導体層６０３＿ａは、領域６０４ａ＿ａ及び領域６０４ｂ＿ａを含む。領域６０４ａ＿ａ及び領域６０４ｂ＿ａは、互いに離間し、それぞれドーパントが添加された領域である。なお、領域６０４ａ＿ａ及び領域６０４ｂ＿ａの間の領域がチャネル形成領域になる。半導体層６０３＿ａは、被素子形成層６００＿ａの上に設けられる。なお、必ずしも領域６０４ａ＿ａ及び領域６０４ｂ＿ａを設けなくてもよい。
【００７７】
導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａは、半導体層６０３＿ａの上に設けられ、半導体層６０３＿ａに電気的に接続される。また、導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａの側面は、テーパ状である。
【００７８】
また、導電層６０５ａ＿ａは、領域６０４ａ＿ａの一部に重畳するが、必ずしもこれに限定されない。導電層６０５ａ＿ａを領域６０４ａ＿ａの一部に重畳させることにより、導電層６０５ａ＿ａ及び領域６０４ａ＿ａの間の抵抗値を小さくすることができる。また、導電層６０５ａ＿ａに重畳する半導体層６０３＿ａの領域の全てが領域６０４ａ＿ａである構造にしてもよい。
【００７９】
また、導電層６０５ｂ＿ａは、領域６０４ｂ＿ａの一部に重畳するが、必ずしもこれに限定されない。導電層６０５ｂ＿ａを領域６０４ｂ＿ａの一部に重畳させることにより、導電層６０５ｂ＿ａ及び領域６０４ｂ＿ａの間の抵抗を小さくすることができる。また、導電層６０５ｂ＿ａに重畳する半導体層６０３＿ａの領域の全てが領域６０４ｂ＿ａである構造にしてもよい。
【００８０】
絶縁層６０２＿ａは、半導体層６０３＿ａ、導電層６０５ａ＿ａ、及び導電層６０５ｂ＿ａの上に設けられる。
【００８１】
導電層６０１＿ａは、絶縁層６０２＿ａの一部の上に設けられ、絶縁層６０２＿ａを介して半導体層６０３＿ａに重畳する。絶縁層６０２＿ａを介して導電層６０１＿ａと重畳する半導体層６０３＿ａの領域がチャネル形成領域になる。
【００８２】
また、図６（Ｂ）に示すトランジスタは、導電層６０１＿ｂと、絶縁層６０２＿ｂと、半導体層６０３＿ｂと、導電層６０５ａ＿ｂと、導電層６０５ｂ＿ｂと、絶縁層６０６ａと、絶縁層６０６ｂと、絶縁層６０７と、を含む。
【００８３】
半導体層６０３＿ｂは、領域６０４ａ＿ｂ及び領域６０４ｂ＿ｂを含む。領域６０４ａ＿ｂ及び領域６０４ｂ＿ｂは、互いに離間し、それぞれドーパントが添加された領域である。半導体層６０３＿ｂは、例えば導電層６０５ａ＿ｂ、導電層６０５ｂ＿ｂ、及び被素子形成層６００＿ｂの上に設けられ、導電層６０５ａ＿ｂ及び導電層６０５ｂ＿ｂに電気的に接続される。なお、必ずしも領域６０４ａ＿ｂ及び領域６０４ｂ＿ｂを設けなくてもよい。
【００８４】
絶縁層６０２＿ｂは、半導体層６０３＿ｂの一部の上に設けられる。
【００８５】
導電層６０１＿ｂは、絶縁層６０２＿ｂの一部の上に設けられ、絶縁層６０２＿ｂを介して半導体層６０３＿ｂに重畳する。なお、絶縁層６０２＿ｂを介して導電層６０１＿ｂと重畳する半導体層６０３＿ｂの領域がトランジスタのチャネル形成領域になる。なお、導電層６０１＿ｂの上に絶縁層が設けられていてもよい。
【００８６】
絶縁層６０６ａは、絶縁層６０２＿ｂの上に設けられ、導電層６０１＿ｂにおける一対の側面の一方に接する。
【００８７】
絶縁層６０６ｂは、絶縁層６０２＿ｂの上に設けられ、導電層６０１＿ｂにおける一対の側面の他方に接する。
【００８８】
なお、絶縁層６０２＿ｂを介して絶縁層６０６ａ及び絶縁層６０６ｂに重畳する領域６０４ａ＿ｂ及び領域６０４ｂ＿ｂの部分のドーパントの濃度は、絶縁層６０６ａ及び絶縁層６０６ｂに重畳しない領域６０４ａ＿ｂ及び領域６０４ｂ＿ｂの部分のドーパントの濃度より低くてもよい。
【００８９】
導電層６０５ａ＿ｂ及び導電層６０５ｂ＿ｂは、半導体層６０３＿ｂの上に設けられる。
【００９０】
導電層６０５ａ＿ｂは、領域６０４ａ＿ｂに電気的に接続される。また、導電層６０５ａ＿ｂは、絶縁層６０６ａに接する。
【００９１】
導電層６０５ｂ＿ｂは、領域６０４ｂ＿ｂに電気的に接続される。また、導電層６０５ｂ＿ｂは、絶縁層６０６ｂに接する。
【００９２】
絶縁層６０７は、導電層６０１＿ｂ、導電層６０５ａ＿ｂ、導電層６０５ｂ＿ｂ、絶縁層６０６ａ、及び絶縁層６０６ｂの上に設けられる。
【００９３】
さらに、図６（Ａ）及び図６（Ｂ）に示す各構成要素について説明する。
【００９４】
被素子形成層６００＿ａ及び被素子形成層６００＿ｂとしては、例えば絶縁層、又は絶縁表面を有する基板などを用いることができる。また、予め素子が形成された層を被素子形成層６００＿ａ及び被素子形成層６００＿ｂとして用いることもできる。
【００９５】
導電層６０１＿ａ及び導電層６０１＿ｂのそれぞれは、トランジスタのゲートとしての機能を有する。なお、トランジスタのゲートとしての機能を有する層をゲート電極又はゲート配線ともいう。
【００９６】
導電層６０１＿ａ及び導電層６０１＿ｂとしては、例えばモリブデン、マグネシウム、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又はこれらを主成分とする合金材料の層を用いることができる。また、導電層６０１＿ａ及び導電層６０１＿ｂに適用可能な材料の積層により、導電層６０１＿ａ及び導電層６０１＿ｂを構成することもできる。
【００９７】
絶縁層６０２＿ａ及び絶縁層６０２＿ｂのそれぞれは、トランジスタのゲート絶縁層としての機能を有する。
【００９８】
絶縁層６０２＿ａ及び絶縁層６０２＿ｂとしては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、酸化ハフニウム層、又は酸化ランタン層を用いることができる。また、絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の積層により絶縁層６０２＿ａ及び絶縁層６０２＿ｂを構成することもできる。
【００９９】
また、絶縁層６０２＿ａ及び絶縁層６０２＿ｂとしては、例えば元素周期表における第１３族元素及び酸素元素を含む材料の絶縁層を用いることもできる。例えば、半導体層６０３＿ａ及び半導体層６０３＿ｂが第１３族元素を含む場合に、半導体層６０３＿ａ及び半導体層６０３＿ｂに接する絶縁層として第１３族元素を含む絶縁層を用いることにより、該絶縁層と酸化物半導体層との界面の状態を良好にすることができる。
【０１００】
第１３族元素及び酸素元素を含む材料としては、例えば酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどが挙げられる。なお、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多い物質のことをいい、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上の物質のことをいう。例えば、Ａｌ２Ｏｘ（ｘ＝３＋α、αは０より大きく１より小さい値）、Ｇａ２Ｏｘ（ｘ＝３＋α、αは０より大きく１より小さい値）、又はＧａｘＡｌ２−ｘＯ３＋α（ｘは０より大きく２より小さい値、αは０より大きく１より小さい値）で表記される材料を用いることもできる。
【０１０１】
また、絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の層の積層により絶縁層６０２＿ａ及び絶縁層６０２＿ｂを構成することもできる。例えば、複数のＧａ２Ｏｘで表記される酸化ガリウムを含む層の積層により絶縁層６０２＿ａ及び絶縁層６０２＿ｂを構成してもよい。また、Ｇａ２Ｏｘで表記される酸化ガリウムを含む絶縁層及びＡｌ２Ｏｘで表記される酸化アルミニウムを含む絶縁層の積層により絶縁層６０２＿ａ及び絶縁層６０２＿ｂを構成してもよい。
【０１０２】
半導体層６０３＿ａ及び半導体層６０３＿ｂのそれぞれは、トランジスタのチャネルが形成される層としての機能を有する。半導体層６０３＿ａ及び半導体層６０３＿ｂに適用可能な酸化物半導体としては、例えばＩｎ系酸化物（例えば酸化インジウムなど）、Ｓｎ系酸化物（例えば酸化スズなど）、又はＺｎ系酸化物（例えば酸化亜鉛など）などを用いることができる。
【０１０３】
また、上記金属酸化物としては、例えば、四元系金属酸化物、三元系金属酸化物、二元系金属酸化物などの金属酸化物を用いることもできる。なお、上記酸化物半導体として適用可能な金属酸化物は、特性のばらつきを減らすためのスタビライザーとしてガリウムを含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、上記スタビライザーとしてスズを含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、上記スタビライザーとしてハフニウムを含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、上記スタビライザーとしてアルミニウムを含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、上記スタビライザーとして、ランタノイドである、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、及びルテチウムの一つ又は複数を含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、酸化シリコンを含んでいてもよい。
【０１０４】
例えば、四元系金属酸化物としては、例えばＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物などを用いることができる。
【０１０５】
また、三元系金属酸化物としては、例えばＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯともいう）、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、又はＩｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、又はＩｎ−Ｌｕ−Ｚｎ系酸化物などを用いることができる。
【０１０６】
また、二元系金属酸化物としては、例えばＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｓｎ系酸化物、又はＩｎ−Ｇａ系酸化物などを用いることができる。
【０１０７】
なお、例えばＩｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【０１０８】
また、酸化物半導体としては、ＩｎＬＯ３（ＺｎＯ）ｍ（ｍは０より大きい数）で表記される材料を用いることもできる。ＩｎＬＯ３（ＺｎＯ）ｍのＬは、Ｇａ、Ａｌ、Ｍｎ、及びＣｏから選ばれた一つ又は複数の金属元素を示す。
【０１０９】
また、酸化物半導体としては、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）又はＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。また、酸化物半導体としては、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）又はＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。
【０１１０】
しかし、これらに限られず、必要とする半導体特性（移動度、閾値電圧、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
【０１１１】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【０１１２】
また、半導体層６０３＿ａ及び半導体層６０３＿ｂとしては、ｃ軸に配向し、かつａｂ面、表面又は界面の方向から見て三角形状又は六角形状の原子配列を有し、ｃ軸において金属原子が層状又は金属原子と酸素原子とが層状に配列しており、ａｂ面においてａ軸又はｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌともいう）の層を用いることができる。
【０１１３】
ＣＡＡＣは、単結晶ではないが、非晶質のみから形成されている材料でもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０１１４】
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は、一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。又は、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
【０１１５】
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０１１６】
このようなＣＡＡＣの例としては、例えば膜状に形成され、膜表面又は基板面に垂直な方向から観察すると三角形又は六角形の原子配列が認められ、かつその膜断面を観察すると金属原子又は金属原子及び酸素原子（又は窒素原子）の層状配列が認められる結晶を挙げることもできる。
【０１１７】
また、酸化物半導体としては、ｃ軸方向に配向する結晶領域の組成がＩｎ１＋σＧａ１−σＯ３（ＺｎＯ）Ｍ（ただし、０＜σ＜１、Ｍ＝１以上３以下の数）で表され、ｃ軸方向に配向する結晶領域を含む全体の半導体層の組成がＩｎＰＧａＱＯＲ（ＺｎＯ）Ｍ（ただし、０＜Ｐ＜２、０＜Ｑ＜２、Ｍ＝１以上３以下の数）で表される材料を用いることもできる。
【０１１８】
また、例えば、半導体層６０３＿ａ及び半導体層６０３＿ｂがＣＡＡＣの酸化物半導体層の場合において、トランジスタのチャネル長を３０ｎｍとするとき、半導体層６０３＿ａ及び半導体層６０３＿ｂの厚さを例えば５ｎｍ程度にしてもトランジスタにおける短チャネル効果を抑制することができる。
【０１１９】
ここで、ＣＡＡＣに含まれる結晶構造例について図７乃至図１０を用いてさらに説明する。なお、特に断りがない限り、図７乃至図１０は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図７において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【０１２０】
図７（Ａ）では、１個の６配位のインジウム原子（６配位のＩｎともいう）と６配位のＩｎに近接する６個の４配位の酸素原子（４配位のＯともいう）と、を有する構造を示す。なお、Ｉｎなどの１個の金属原子と該金属原子に近接する酸素原子により構成される部分を小グループという。また、図７（Ａ）では、便宜のため、八面体構造を平面構造で示している。また、図７（Ａ）の上半分及び下半分には、それぞれ３個ずつ４配位のＯがある。また、図７（Ａ）に示す小グループの総電荷は０である。
【０１２１】
図７（Ｂ）では、１個の５配位のＧａと、５配位のＧａに近接する３個の３配位の酸素原子（３配位のＯともいう）と、５配位のＧａに近接する２個の４配位のＯと、を有する構造を示す。３個の３配位のＯのそれぞれは、いずれもａｂ面に存在する。また、図７（Ｂ）の上半分及び下半分のそれぞれには、１個ずつ４配位のＯがある。また、インジウム原子には、６配位だけではなく、５配位のインジウム原子（５配位のＩｎ）も存在するため、５配位のＩｎと、３個の３配位のＯと、２個の４配位のＯにより、図７（Ｂ）に示す構造を構成することもできる。また、図７（Ｂ）に示す小グループの総電荷は０である。
【０１２２】
図７（Ｃ）では、１個の４配位の亜鉛原子（４配位のＺｎともいう）と、４配位のＺｎに近接する４個の４配位のＯと、を有する構造を示す。図７（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。また、図７（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。なお、図７（Ｃ）に示す小グループの総電荷は０である。
【０１２３】
図７（Ｄ）では、１個の６配位のスズ原子（６配位のＳｎともいう）と、６配位のＳｎに近接する６個の４配位のＯと、を有する構造を示す。図７（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。なお、図７（Ｄ）に示す小グループの総電荷は＋１となる。
【０１２４】
図７（Ｅ）では、２個の亜鉛原子を含む小グループを示す。図７（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図７（Ｅ）に示す小グループの総電荷は−１となる。
【０１２５】
なお、複数の小グループの集合体を中グループといい、複数の中グループの集合体を大グループという。
【０１２６】
ここで、上記小グループ同士が結合する規則について説明する。例えば、図７（Ａ）に示す６配位のＩｎの上半分における３個の４配位のＯは、下方向に近接する３個の６配位のＩｎに結合し、下半分における３個の４配位のＯは、上方向に近接する３個の６配位のＩｎに結合する。また、５配位のＧａの上半分における１個の３配位のＯは、下方向に近接する１個の５配位のＧａに結合し、下半分における１個の３配位のＯは、上方向に近接する１個の５配位のＧａに結合する。また、４配位のＺｎの上半分における１個の４配位のＯは、下方向に近接する１個の４配位のＺｎに結合し、下半分における３個のＯは、上方向に近接する３個の４配位のＺｎに結合する。このように、金属原子の上方向における４配位のＯの数と、そのＯの下方向に近接する金属原子の数は等しく、同様に金属原子の下方向における４配位のＯの数と、そのＯの上方向に近接する金属原子の数は等しい。このとき、Ｏは４配位なので、下方向に近接する金属原子の数と、上方向に近接する金属原子の数の和は４になる。従って、金属原子の上方向における４配位のＯの数と、別の金属原子の下方向における４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は、結合することができる。例えば、６配位の金属原子（Ｉｎ又はＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子又は４配位の金属原子と結合することになる。
【０１２７】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、この他にも、層構造の合計の電荷が０となるように、複数の小グループが結合して中グループを構成する。
【０１２８】
さらに、図８（Ａ）では、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する中グループのモデル図を示す。また、図８（Ｂ）では、３つの中グループで構成される大グループを示す。また、図８（Ｃ）では、図８（Ｂ）に示す層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１２９】
なお、図８（Ａ）では、便宜のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分及び下半分のそれぞれに３個ずつ４配位のＯがあることを、丸枠の３として示している。同様に、図８（Ａ）において、Ｉｎの上半分及び下半分のそれぞれには、１個ずつ４配位のＯがあることを、丸枠の１として示している。また、同様に、図８（Ａ）では、下半分に１個の４配位のＯがあり、上半分に３個の４配位のＯがあるＺｎと、上半分に１個の４配位のＯがあり、下半分に３個の４配位のＯがあるＺｎと、を示している。
【０１３０】
図８（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する中グループでは、上から順に、４配位のＯが３個ずつ上半分及び下半分にあるＳｎが、４配位のＯが１個ずつ上半分及び下半分にあるＩｎに結合し、該Ｉｎが、上半分に３個の４配位のＯがあるＺｎに結合し、且つ下半分の１個の４配位のＯ及び上記Ｚｎを介して、４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合し、該Ｉｎ原子が、上半分に１個の４配位のＯがあるＺｎ原子２個からなる小グループと結合し、且つ該小グループの下半分における１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＳｎ原子と結合している。複数の上記中グループが結合することにより、大グループが構成される。
【０１３１】
ここで、３配位のＯ及び４配位のＯの場合、結合１本当たりの電荷は、それぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位又は５配位）、Ｚｎ（４配位）、Ｓｎ（５配位又は６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループの電荷は＋１となる。そのため、Ｓｎを含む層構造を形成するためには、＋１である電荷を打ち消す−１の電荷が必要となる。電荷が−１となる構造として、図７（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１３２】
さらに、図８（Ｂ）に示す大グループが繰り返された構造にすることにより、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ酸化物の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０又は自然数）とする組成式で表すことができる。
【０１３３】
また、本実施の形態に示す他の四元系金属酸化物、三元系金属酸化物、二元系金属酸化物、その他の金属酸化物などを用いた場合も同様である。
【０１３４】
例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループのモデル図を図９（Ａ）に示す。
【０１３５】
図９（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎに結合し、且つ該Ｚｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分及び下半分にあるＧａに結合し、且つ該Ｇａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分及び下半分にあるＩｎに結合している構成である。複数の上記中グループが結合することにより、大グループが構成される。
【０１３６】
図９（Ｂ）では、３つの中グループで構成される大グループを示す。また、図９（Ｂ）に示す層構造をｃ軸方向から観察した場合の原子配列を図９（Ｃ）に示す。
【０１３７】
ここで、Ｉｎ（６配位又は５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、Ｚｎ及びＧａのいずれかを含む小グループの電荷は０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０１３８】
なお、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、図９（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせて大グループを構成することもできる。
【０１３９】
具体的には、図９（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ系酸化物の結晶を得ることができる。得られるＩｎ−Ｇａ−Ｚｎ系酸化物の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表される。
【０１４０】
ｎ＝１（ＩｎＧａＺｎＯ４）の場合、例えば結晶構造を図１０（Ａ）に示す構造にすることができる。また、Ｇａ及びＩｎは５配位をとるため、図７（Ｂ）を用いて説明したように、結晶構造を図１０（Ａ）に示す結晶構造におけるＧａがＩｎに置き換わった構造にすることもできる。
【０１４１】
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合、例えば結晶構造を図１０（Ｂ）に示す結晶構造にすることができる。なお、Ｇａ及びＩｎは５配位をとるため、図７（Ｂ）を用いて説明したように、結晶構造を図１０（Ｂ）に示す結晶構造におけるＧａがＩｎに置き換わった構造にすることもできる。
【０１４２】
以上がＣＡＡＣの構造例の説明である。ＣＡＡＣのように結晶性を有する酸化物半導体は、アモルファスの酸化物半導体と比べて欠陥が少ない。
【０１４３】
さらに、図６（Ａ）及び図６（Ｂ）に示す領域６０４ａ＿ａ、領域６０４ｂ＿ａ、領域６０４ａ＿ｂ、及び領域６０４ｂ＿ｂは、ドーパントが添加され、トランジスタのソース又はドレインとしての機能を有する。ドーパントとしては、例えば元素周期表における１３族の元素（例えば硼素など）、元素周期表における１５族の元素（例えば窒素、リン、及び砒素の一つ又は複数）、及び希ガス元素（例えばヘリウム、アルゴン、及びキセノンの一つ又は複数）の一つ又は複数を用いることができる。なお、トランジスタのソースとしての機能を有する領域をソース領域ともいい、トランジスタのドレインとしての機能を有する領域をドレイン領域ともいう。領域６０４ａ＿ａ、領域６０４ｂ＿ａ、領域６０４ａ＿ｂ、及び領域６０４ｂ＿ｂにドーパントを添加することにより導電層との間の抵抗を小さくすることができるため、トランジスタを微細化することができる。
【０１４４】
導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂのそれぞれは、トランジスタのソース又はドレインとしての機能を有する。なお、トランジスタのソースとしての機能を有する層をソース電極又はソース配線ともいい、トランジスタのドレインとしての機能を有する層をドレイン電極又はドレイン配線ともいう。
【０１４５】
導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂとしては、例えばアルミニウム、マグネシウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。例えば、銅、マグネシウム、及びアルミニウムを含む合金材料の層により、導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂを構成することができる。また、導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂに適用可能な材料の積層により、導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂを構成することもできる。例えば、銅、マグネシウム、及びアルミニウムを含む合金材料の層と銅を含む層の積層により、導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂを構成することができる。
【０１４６】
また、導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂとしては、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例えば酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ、又は酸化インジウム酸化亜鉛を用いることができる。なお、導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂに適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。
【０１４７】
絶縁層６０６ａ及び絶縁層６０６ｂとしては、例えば絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の層を用いることができる。また、絶縁層６０６ａ及び絶縁層６０６ｂに適用可能な材料の積層により、絶縁層６０６ａ及び絶縁層６０６ｂを構成してもよい。
【０１４８】
絶縁層６０７は、トランジスタへの不純物の侵入を抑制する保護絶縁層としての機能を有する。
【０１４９】
絶縁層６０７としては、例えば絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の層を用いることができる。また、絶縁層６０７に適用可能な材料の積層により、絶縁層６０７を構成してもよい。例えば、酸化シリコン層、酸化アルミニウム層などにより、絶縁層６０７を構成してもよい。例えば、酸化アルミニウム層を用いることにより、半導体層６０３＿ｂへの不純物の侵入抑制効果をより高めることができ、また、半導体層６０３＿ｂ中の酸素の脱離抑制効果を高めることができる。
【０１５０】
なお、本実施の形態のトランジスタを、チャネル形成層としての機能を有する酸化物半導体層の一部の上に絶縁層を含み、該絶縁層を介して酸化物半導体層に重畳するように、ソース又はドレインとしての機能を有する導電層を含む構造としてもよい。上記構造である場合、絶縁層は、トランジスタのチャネル形成層を保護する層（チャネル保護層ともいう）としての機能を有する。チャネル保護層としての機能を有する絶縁層としては、例えば絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の層を用いることができる。また、絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の積層によりチャネル保護層としての機能を有する絶縁層を構成してもよい。
【０１５１】
また、被素子形成層６００＿ａ及び被素子形成層６００＿ｂの上に下地層を形成し、該下地層の上にトランジスタを形成してもよい。このとき、下地層としては、例えば絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の層を用いることができる。また、絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の積層により下地層を構成してもよい。例えば、酸化アルミニウム層及び酸化シリコン層の積層により下地層を構成することにより、下地層に含まれる酸素が半導体層６０３＿ａ及び半導体層６０３＿ｂを介して脱離するのを抑制することができる。
【０１５２】
さらに、本実施の形態におけるトランジスタの作製方法例として、図６（Ａ）に示すトランジスタの作製方法例について、図１１を用いて説明する。図１１は、図６に示すトランジスタの作製方法例を説明するための断面模式図である。
【０１５３】
まず、図１１（Ａ）に示すように、被素子形成層６００＿ａを準備し、被素子形成層６００＿ａの上に半導体層６０３＿ａを形成する。
【０１５４】
例えば、スパッタリング法を用いて半導体層６０３＿ａに適用可能な酸化物半導体材料の膜（酸化物半導体膜ともいう）を成膜することにより、半導体層６０３＿ａを形成することができる。なお、上記酸化物半導体膜を成膜した後に、該酸化物半導体膜の一部をエッチングしてもよい。また、希ガス雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で酸化物半導体膜を成膜してもよい。
【０１５５】
また、スパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］、４：２：３［原子数比］、３：１：２［原子数比］、１：１：２［原子数比］、２：１：３［原子数比］、又は３：１：４［原子数比］の組成比である酸化物ターゲットを用いて酸化物半導体膜を成膜してもよい。上記組成比である酸化物ターゲットを用いることにより、結晶性の高い酸化物半導体膜を成膜することができ、多結晶又はＣＡＡＣが形成されやすくなる。
【０１５６】
また、スパッタリングターゲットとして、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２［原子数比］、２：１：３［原子数比］、１：１：１［原子数比］、又は２０：４５：３５［原子数比］の組成比である酸化物ターゲットを用いて酸化物半導体膜を成膜してもよい。上記組成比である酸化物ターゲットを用いることにより、結晶性の高い酸化物半導体膜を成膜することができ、多結晶又はＣＡＡＣが形成されやすくなる。
【０１５７】
また、スパッタリングターゲットとして、Ｉｎ：Ｚｎ＝５０：１乃至Ｉｎ：Ｚｎ＝１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：４）、好ましくはＩｎ：Ｚｎ＝２０：１乃至Ｉｎ：Ｚｎ＝１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１乃至Ｉｎ：Ｚｎ＝１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２乃至Ｉｎ２Ｏ３：ＺｎＯ＝３：４）の組成比である酸化物ターゲットを用いてＩｎ−Ｚｎ系酸化物の膜を成膜してもよい。また、Ｉｎ−Ｚｎ系酸化物半導体膜の成膜に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｓ：Ｕ：Ｒのとき、Ｒ＞１．５Ｓ＋Ｕとする。Ｉｎの量を多くすることにより、トランジスタの電界効果移動度（単に移動度ともいう）を向上させることができる。
【０１５８】
また、スパッタリング法を用いる場合、例えば、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で半導体層６０３＿ａを形成する。このとき、希ガスと酸素の混合雰囲気下で半導体層６０３＿ａを形成する場合には、希ガスの量に対して酸素の量が多い方が好ましい。
【０１５９】
また、スパッタリング法を用いた成膜を行う場合、堆積される膜中に水素、水、水酸基、又は水素化物（水素化合物ともいう）などの不純物が含まれないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑えることが好ましい。
【０１６０】
例えば、スパッタリング法を用いて膜を成膜する前に、スパッタリング装置の予備加熱室において予備加熱処理を行ってもよい。上記予備加熱処理を行うことにより、上記不純物を脱離することができる。
【０１６１】
また、スパッタリング法を用いて成膜する前に、例えばアルゴン、窒素、ヘリウム、又は酸素雰囲気下で、ターゲット側に電圧を印加せずに、基板側にＲＦ電源を用いて電圧を印加し、プラズマを形成して被形成面を改質する処理（逆スパッタともいう）を行ってもよい。逆スパッタを行うことにより、被形成面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
【０１６２】
また、スパッタリング法を用いて成膜する場合、吸着型の真空ポンプなどを用いて、膜を成膜する成膜室内の残留水分を除去することができる。吸着型の真空ポンプとしては、例えばクライオポンプ、イオンポンプ、又はチタンサブリメーションポンプなどを用いることができる。また、コールドトラップを設けたターボ分子ポンプを用いて成膜室内の残留水分を除去することもできる。上記真空ポンプを用いることにより、上記不純物を含む排気の逆流を低減することができる。
【０１６３】
また、スパッタリングガスとして、例えば上記不純物が除去された高純度ガスを用いることにより、形成される膜の上記不純物の濃度を低減することができる。例えば、スパッタリングガスとして、露点−７０℃以下であるガスを用いることが好ましい。
【０１６４】
また、スパッタリング法の代わりに真空蒸着法、ＰＥＣＶＤ（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、又はＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法などを用いて酸化物半導体膜を成膜してもよい。
【０１６５】
また、本実施の形態におけるトランジスタの作製方法例において、膜の一部をエッチングして層を形成する場合、例えば、フォトリソグラフィ工程により膜の一部の上にレジストマスクを形成し、レジストマスクを用いて膜をエッチングすることにより、層を形成することができる。なお、この場合、層の形成後にレジストマスクを除去する。
【０１６６】
また、半導体層６０３＿ａとしてＣＡＡＣである酸化物半導体層を形成する場合、スパッタリング法を用い、酸化物半導体膜が形成される被素子形成層の温度を１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５００℃以下にして酸化物半導体膜を成膜する。被素子形成層の温度を高くして酸化物半導体膜を成膜することにより、膜中の不純物濃度が低減し、作製されるトランジスタの電界効果移動度を向上させ、ゲートバイアス・ストレスに対する安定性を高めることができる。また、酸化物半導体膜中の原子配列が整い、高密度化され、多結晶またはＣＡＡＣが形成されやすくなる。さらに、酸素ガス雰囲気で成膜することでも、希ガスなどの余分な原子が含まれないため、多結晶またはＣＡＡＣが形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。また、酸化物半導体膜を薄くするほど、トランジスタの短チャネル効果が低減される。
【０１６７】
また、このとき、被素子形成層６００＿ａは平坦であることが好ましい。例えば、被素子形成層６００＿ａの平均面粗さは、１ｎｍ以下、さらには０．３ｎｍ以下ｎｍ以下であることが好ましい。被素子形成層６００＿ａの平坦性を向上させることにより、アモルファス状態の酸化物半導体以上に移動度を向上させることができる。例えば、化学的機械研磨（ＣＭＰ）処理及びプラズマ処理の一つ又は複数により、被素子形成層６００＿ａを平坦化することができる。このとき、プラズマ処理には、希ガスイオンで表面をスパッタリングする処理やエッチングガスを用いて表面をエッチングする処理も含まれる。
【０１６８】
次に、図１１（Ｂ）に示すように、半導体層６０３＿ａの上に導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａを形成する。
【０１６９】
例えば、スパッタリング法などを用いて導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａに適用可能な材料の膜を第１の導電膜として成膜し、該第１の導電膜の一部をエッチングすることにより導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａを形成することができる。
【０１７０】
次に、図１１（Ｃ）に示すように、半導体層６０３＿ａに接するように絶縁層６０２＿ａを形成する。
【０１７１】
例えば、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で、スパッタリング法を用いて絶縁層６０２＿ａに適用可能な膜を成膜することにより、絶縁層６０２＿ａを形成することができる。絶縁層６０２＿ａを形成する際の被素子形成層６００＿ａの温度は、室温以上３００℃以下であることが好ましい。
【０１７２】
また、絶縁層６０２＿ａを形成する前にＮ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行い、露出している半導体層６０３＿ａの表面に付着した吸着水などを除去してもよい。プラズマ処理を行った場合、その後、大気に触れることなく、絶縁層６０２＿ａを形成することが好ましい。
【０１７３】
次に、図１１（Ｄ）に示すように、絶縁層６０２＿ａの上に導電層６０１＿ａを形成する。
【０１７４】
例えば、スパッタリング法などを用いて導電層６０１＿ａに適用可能な材料の膜を第２の導電膜として成膜し、該第２の導電膜の一部をエッチングすることにより導電層６０１＿ａを形成することができる。
【０１７５】
また、図６（Ａ）に示すトランジスタの作製方法の一例では、例えば６００℃以上７５０℃以下、又は６００℃以上基板の歪み点未満の温度で加熱処理を行う。例えば、酸化物半導体膜を成膜した後、酸化物半導体膜の一部をエッチングした後、第１の導電膜を成膜した後、第１の導電膜の一部をエッチングした後、絶縁層６０２＿ａを形成した後、第２の導電膜を成膜した後、又は第２の導電膜の一部をエッチングした後に上記加熱処理を行う。上記加熱処理を行うことにより、水素、水、水酸基、又は水素化物などの不純物が半導体層６０３＿ａから排除される。
【０１７６】
なお、上記加熱処理を行う加熱処理装置としては、電気炉、又は抵抗発熱体などの発熱体からの熱伝導又は熱輻射により被処理物を加熱する装置を用いることができ、例えばＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置又はＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスとしては、例えば希ガス、又は加熱処理によって被処理物と反応しない不活性気体（例えば窒素）を用いることができる。
【０１７７】
また、上記加熱処理を行った後、その加熱温度を維持しながら又はその加熱温度から降温する過程で該加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入してもよい。このとき、酸素ガス又はＮ２Ｏガスは、水、水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はＮ２Ｏガスの純度を、６Ｎ以上、好ましくは７Ｎ以上、すなわち、酸素ガス又はＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好ましい。酸素ガス又はＮ２Ｏガスの作用により、半導体層６０３＿ａに酸素が供給され、半導体層６０３＿ａ中の酸素欠乏に起因する欠陥を低減することができる。なお、上記高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エアの導入は、上記加熱処理時に行ってもよい。
【０１７８】
また、図６（Ａ）に示すトランジスタの作製方法の一例では、半導体層６０３＿ａ形成後、導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａ形成後、絶縁層６０２＿ａ形成後、導電層６０１＿ａ形成後、又は上記加熱処理後に酸素プラズマによる酸素ドーピング処理など、酸素イオンを電界で加速させる方法を用いて酸化物半導体膜に酸素を注入してもよい。例えば２．４５ＧＨｚの高密度プラズマにより酸素ドーピング処理を行ってもよい。また、イオン注入法を用いて酸素ドーピング処理を行ってもよい。酸素ドーピング処理を行うことにより、作製されるトランジスタの電気特性のばらつきを低減することができる。例えば、酸素ドーピング処理を行い、絶縁層６０２＿ａを、化学量論的組成比より酸素が多い状態にする。
【０１７９】
半導体層６０３＿ａに接する絶縁層中の酸素を過剰にすることにより、半導体層６０３＿ａに酸素が供給されやすくなる。よって、半導体層６０３＿ａ中、又は絶縁層６０２＿ａと、半導体層６０３＿ａとの界面における酸素欠陥を低減することができるため、半導体層６０３＿ａのキャリア濃度をより低減することができる。また、これに限定されず、製造過程により半導体層６０３＿ａに含まれる酸素を過剰にした場合であっても、半導体層６０３＿ａに接する上記絶縁層により、半導体層６０３＿ａからの酸素の脱離を抑制することができる。
【０１８０】
例えば、絶縁層６０２＿ａとして、酸化ガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムの組成をＧａ２Ｏｘにすることができる。
【０１８１】
また、絶縁層６０２＿ａとして、酸化アルミニウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化アルミニウムの組成をＡｌ２Ｏｘにすることができる。
【０１８２】
また、絶縁層６０２＿ａとして、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムの組成をＧａｘＡｌ２−ｘＯ３＋αとすることができる。
【０１８３】
以上の工程によって、半導体層６０３＿ａから、水素、水、水酸基、又は水素化物（水素化合物ともいう）などの不純物を排除し、且つ半導体層６０３＿ａに酸素を供給することにより、酸化物半導体層を高純度化させることができる。
【０１８４】
さらに、上記加熱処理とは別に、絶縁層６０２＿ａを形成した後に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で加熱処理（好ましくは２００℃以上６００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよい。
【０１８５】
上記に示す被素子形成層６００＿ａの加熱温度又は酸化物半導体膜の成膜後の加熱処理の温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上である。酸化物半導体膜の成膜後の加熱処理では、３００℃以上であれば膜中に含まれる水素等の不純物を放出させ、該不純物を除去すること（脱水化、脱水素化）ができる。
【０１８６】
上記加熱処理は酸素中で行うことができるが、上記脱水化・脱水素化を窒素雰囲気又は減圧下で行ってから、酸素雰囲気中で熱処理をするように２段階で行うようにしてもよい。脱水化・脱水素化後に酸素を含む雰囲気中で熱処理することにより、酸化物半導体中に酸素を加えることも可能となり、上記加熱処理の効果をより高めることができる。また、上記加酸化処理を、酸化物半導体層に接するように絶縁層を設けた状態で熱処理を行ってもよい。例えば酸化物半導体層中及び酸化物半導体層に積層する層との界面には、酸素欠損による欠陥が生成されやすいが、上記加熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することができる。上記過剰な酸素は、主に格子間に存在する酸素であり、その酸素濃度を１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下にすることにより、例えば結晶化した場合であっても結晶に歪みなどを与えることなく酸化物半導体層中に酸素を含ませることができる。
【０１８７】
また、酸化物半導体膜の成膜後に加熱処理を行うことにより、作製されるトランジスタのゲートバイアス・ストレスに対する安定性を高めることができる。また、トランジスタの電界効果移動度を向上させることもできる。
【０１８８】
さらに、図１１（Ｅ）に示すように、導電層６０１＿ａが形成される側から半導体層６０３＿ａにドーパントを添加することにより、絶縁層６０２＿ａを介して自己整合で領域６０４ａ＿ａ及び領域６０４ｂ＿ａを形成する。
【０１８９】
例えば、イオンドーピング装置又はイオン注入装置を用いてドーパントを添加することができる。
【０１９０】
なお、図６（Ａ）に示すトランジスタの作製方法例を示したが、これに限定されず、例えば図６（Ｂ）に示す各構成要素において、名称が図６（Ａ）に示す各構成要素と同じであり且つ機能の少なくとも一部が図６（Ａ）に示す各構成要素と同じであれば、図６（Ａ）に示すトランジスタの作製方法例の説明を適宜援用することができる。
【０１９１】
図６乃至図１１を用いて説明したように、本実施の形態におけるトランジスタの一例では、ゲートとしての機能を有する導電層と、ゲート絶縁層としての機能を有する絶縁層と、ゲート絶縁層としての機能を有する絶縁層を介してゲートとしての機能を有する導電層に重畳し、チャネルが形成される酸化物半導体層と、酸化物半導体層に電気的に接続され、ソース及びドレインの一方としての機能を有する導電層と、酸化物半導体層に電気的に接続され、ソース及びドレインの他方としての機能を有する導電層と、を含む構成にすることにより、トランジスタを構成することができる。
【０１９２】
また、本実施の形態におけるトランジスタの一例では、酸化物半導体層のキャリア濃度を１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満にすることができる。
【０１９３】
酸化物半導体をトランジスタに適用するにはキャリア濃度を１０１８／ｃｍ３以下にすることが好ましい。ＩｎあるいはＺｎを含む酸化物半導体は、ＧａやＳｎを酸化物半導体を構成する一元素として含ませることのみならず、上記のように酸化物半導体膜の高純度化（水素等の除去）を図ることや、成膜後の熱処理をすることによってキャリア濃度を１０１８／ｃｍ３以下にすることができる。
【０１９４】
また、酸化物半導体膜を成膜する際の加熱処理及び成膜後の加熱処理の一つ又は複数を行うことにより、トランジスタの閾値電圧をプラスシフトさせ、ノーマリ・オフ化させることができ、また、チャネル幅１μｍあたりのオフ電流を、１０ａＡ（１×１０−１７Ａ）以下、さらには１ａＡ（１×１０−１８Ａ）以下、さらには１０ｚＡ（１×１０−２０Ａ）以下、さらには１ｚＡ（１×１０−２１Ａ）以下、さらには１００ｙＡ（１×１０−２２Ａ）以下にすることができる。トランジスタのオフ電流は、低ければ低いほどよいが、本実施の形態におけるトランジスタのオフ電流の下限値は、約１０−３０Ａ／μｍであると見積もられる。
【０１９５】
本実施の形態の酸化物半導体層を含むトランジスタを、例えば上記実施の形態における演算回路における出力信号の電位を制御するためのトランジスタに用いることにより、演算回路におけるデータの保持時間を長くすることができる。
【０１９６】
また、本実施の形態におけるトランジスタの一例は、他のトランジスタ（例えば、元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタ）と積層させることができる。よって、同一基板上に上記酸化物半導体層を含むトランジスタ及び上記他のトランジスタを形成しつつ、回路面積を縮小することができる。
【０１９７】
また、上記酸化物半導体を用いたトランジスタは、非晶質又は結晶のいずれの場合であってあっても比較的高い電界効果移動度を得ることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体膜から不純物を除去して高純度化することにより、結晶化を図ることもできる。例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体では３１ｃｍ２／Ｖｓ超、好ましくは３９ｃｍ２／Ｖｓ超、より好ましくは６０ｃｍ２／Ｖｓ超の電界効果移動度を得ることも可能である。また、高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓを超える電界効果移動度を実現することも可能になると示唆される。また、本実施の形態におけるトランジスタの一例では、酸化物半導体層の欠陥密度が少ないほどトランジスタの電界効果移動度が高くなると示唆される。その理由について以下に説明する。
【０１９８】
酸化物半導体層を含む電界効果トランジスタに限らず、実際に測定される電界効果トランジスタの電界効果移動度は、様々な理由によって本来の電界効果移動度よりも低くなる。電界効果移動度を低下させる要因としては、半導体層内部の欠陥や半導体層と絶縁層との界面の欠陥がある。例えば、Ｌｅｖｉｎｓｏｎモデルを用いると、酸化物半導体層に欠陥がないと仮定した場合のトランジスタの電界効果移動度を理論的に導き出すことができる。
【０１９９】
半導体層本来の電界効果移動度をμ０とし、測定される電界効果移動度をμとし、半導体層中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、測定される電界効果移動度であるμは、下記の式（１）で表される。
【０２００】
【数１】
【０２０１】
上記式（１）において、Ｅはポテンシャル障壁の高さであり、ｋはボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルにおいて、ポテンシャル障壁の高さであるＥは、下記の式（２）で表される。
【０２０２】
【数２】
【０２０３】
上記式（２）において、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎはチャネルのキャリア面濃度、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧（ゲートとソースの間の電圧）、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。さらに、線形領域におけるドレイン電流Ｉｄ（ドレインとソースの間の電流）は、下記の式（３）で表される。
【０２０４】
【数３】
【０２０５】
上記式（３）において、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。さらに、上式の両辺をＶｇで割り、更に両辺の対数を取ると、式（３）を下記の式（４）に変換することができる。
【数４】
【０２０６】
上記式（４）において、右辺はＶｇの関数である。式（４）からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとする直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価することができる。
例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］である酸化物半導体膜の欠陥密度Ｎは、１×１０１２／ｃｍ２程度である。
【０２０７】
上記の方法により求めた欠陥密度などをもとに、上記の式（１）及び式（２）を用いて本来の半導体層の電界効果移動度であるμ０を求めると、μ０＝１２０ｃｍ２／Ｖｓとなる。通常、欠陥のあるＩｎ−Ｇａ−Ｚｎ系酸化物で測定される電界効果移動度は、４０ｃｍ２／Ｖｓ程度であるが、しかし、半導体内部及び半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。このことから、欠陥が少ないほど酸化物半導体の移動度、さらにはトランジスタの電界効果移動度は高いことがわかる。例えばＣＡＡＣなどの酸化物半導体層は、欠陥密度が低い。
【０２０８】
ただし、半導体層内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、チャネルとゲート絶縁層との界面からｘだけ離れた場所における移動度μ１は、下記の式（５）で表される。
【数５】
【０２０９】
上記式（５）において、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂ及びｌは、実際の測定結果より求めることができ、上記の測定結果では、Ｂ＝２．３８×１０７ｃｍ／ｓ、ｌ＝１０ｎｍ（界面散乱が及ぶ深さ）となる。式（５）では、Ｄが増加する（すなわち、ゲート電圧が高くなる）と式（５）の第２項が増加するため、Ｄが増加すると移動度μ１は低下することがわかる。
【０２１０】
半導体層内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２の計算結果を図１２に示す。なお、上記計算には、シノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用する。また、酸化物半導体層において、バンドギャップを２．８ｅＶとし、電子親和力を４．７ｅＶとし、比誘電率を１５とし、厚さを１５ｎｍとする。さらに、トランジスタにおいて、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５ｅＶ、４．６ｅＶ、４．６ｅＶとする。また、ゲート絶縁層において、厚さを１００ｎｍとし、比誘電率を４．１とする。さらに、トランジスタにおいて、チャネル長及びチャネル幅をともに１０μｍとし、ドレイン電圧Ｖｄを０．１Ｖとする。
【０２１１】
図１２に示すように、ゲート電圧Ｖｇが１Ｖ付近のときの電界効果移動度は、１００ｃｍ２／Ｖｓ以上と高いが、ゲート電圧Ｖｇがさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓともいう）が望ましい。
【０２１２】
さらに、上記のように高い電界効果移動度の酸化物半導体を用いた、微細なトランジスタにおける電気特性の計算結果を以下に示す。
【０２１３】
まず、計算に用いたトランジスタの断面構造を図１３に示す。図１３に示すトランジスタは酸化物半導体層にＮ型の半導体領域６５３ａ及び６５３ｂ、並びに半導体領域６５３ｃを有する。半導体領域６５３ａ及び半導体領域６５３ｂの抵抗率は２×１０−３Ωｃｍとする。
【０２１４】
図１３（Ａ）に示すトランジスタは、下地絶縁物６５１及び埋め込み絶縁物６５２の上に設けられる。埋め込み絶縁物６５２は、酸化アルミニウムを用いて下地絶縁物６５１に埋め込まれるように設けられる。埋め込み絶縁物６５２を設けることにより、半導体領域６５３ｃに酸素を供給しやすくすることができる。
【０２１５】
また、図１３（Ａ）に示すトランジスタは、半導体領域６５３ａと、半導体領域６５３ｂと、半導体領域６５３ｃと、ゲート絶縁層６５４と、ゲート電極６５５と、側壁絶縁物６５６ａと、側壁絶縁物６５６ｂと、絶縁層６５７と、ソース電極６５８ａと、ドレイン電極６５８ｂと、を含む。
【０２１６】
半導体領域６５３ｃは、半導体領域６５３ａ及び半導体領域６５３ｂの間に挟まれて設けられる。半導体領域６５３ｃは、チャネル形成領域となる真性の半導体領域である。
【０２１７】
ゲート電極６５５は、ゲート絶縁層６５４の上に設けられる。なお、ゲート電極６５５の幅を３３ｎｍとする。
【０２１８】
側壁絶縁物６５６ａ及び側壁絶縁物６５６ｂは、ゲート電極６５５の側面に接するように設けられる。図１３（Ａ）に示すトランジスタでは、側壁絶縁物６５６ａの下の半導体領域は、Ｎ型の半導体領域６５３ａに含まれ、側壁絶縁物６５６ｂの下の半導体領域は、Ｎ型の半導体領域６５３ｂに含まれる。なお、側壁絶縁物６５６ａ及び側壁絶縁物６５６ｂのそれぞれの幅を５ｎｍとする。
【０２１９】
絶縁層６５７は、ゲート電極６５５の上に設けられる。絶縁層６５７は、ゲート電極６５５と他の配線との短絡を防止する機能を有する。
【０２２０】
ソース電極６５８ａは、半導体領域６５３ａに接する。
【０２２１】
ドレイン電極６５８ｂは、半導体領域６５３ｂに接する。
【０２２２】
なお、図１３（Ａ）に示すトランジスタにおけるチャネル幅を３３ｎｍとする。
【０２２３】
また、図１３（Ｂ）に示すトランジスタは、図１３（Ａ）に示すトランジスタと比較して、側壁絶縁物６５６ａ及び側壁絶縁物６５６ｂの下の半導体領域の導電型が異なる。図１３（Ｂ）に示すトランジスタでは、側壁絶縁物６５６ａ及び側壁絶縁物６５６ｂの下の半導体領域は、真性の半導体領域６５３ｃに含まれる。すなわち、図１３（Ｂ）に示すトランジスタは、半導体領域６５３ａとゲート電極６５５が重ならない領域及び半導体領域６５３ｃとゲート電極６５５が重ならない領域を含む。この領域のそれぞれをオフセット領域といい、その幅をオフセット長（Ｌｏｆｆともいう）という。図１３（Ｂ）において、オフセット長は、側壁絶縁物６５６ａ及び側壁絶縁物６５６ｂのそれぞれの幅と同じである。
【０２２４】
なお、計算に使用するその他のパラメータは上記のとおりである。また、計算には、シノプシス社製デバイス計算ソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。
【０２２５】
図１４は、図１３（Ａ）に示される構造のトランジスタのドレイン電流Ｉｄ（実線）及び電界効果移動度μ（点線）のゲート電圧Ｖｇ（ゲートとソースの電位差）の依存性を示す図である。ドレイン電流Ｉｄは、ドレイン電圧Ｖｄ（ドレインとソースの電位差）を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２２６】
図１４（Ａ）は、ゲート絶縁層６５４の厚さが１５ｎｍであるトランジスタの場合の図であり、図１４（Ｂ）は、ゲート絶縁層６５４の厚さが１０ｎｍであるトランジスタの場合の図であり、図１４（Ｃ）は、ゲート絶縁層６５４の厚さが５ｎｍであるトランジスタの場合の図である。図１４（Ａ）乃至図１４（Ｃ）に示すように、ゲート絶縁層６５４が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、電界効果移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った傾向が無い。また、ゲート電圧１Ｖ前後で、ドレイン電流Ｉｄの値は、記憶回路などで必要とされる１０μＡを超える。
【０２２７】
図１５は、図１３（Ｂ）に示す構造で、オフセット長（Ｌｏｆｆ）を５ｎｍであるトランジスタのドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧Ｖｇ依存性を示す図である。ここでは、ドレイン電圧Ｖｄを＋１Ｖとしてドレイン電流Ｉｄを計算し、ドレイン電圧Ｖｄを＋０．１Ｖとして電界効果移動度μを計算する。さらに、図１５（Ａ）は、ゲート絶縁層６５４の厚さが１５ｎｍである場合の図であり、図１５（Ｂ）は、ゲート絶縁層６５４の厚さが１０ｎｍである場合の図であり、図１５（Ｃ）は、ゲート絶縁層６５４の厚さが５ｎｍである場合の図である。
【０２２８】
また、図１６は、図１３（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧依存性を示す。ここでは、ドレイン電流Ｉｄを、ドレイン電圧Ｖｄを＋１Ｖとして計算し、移動度μはドレイン電圧Ｖｄを＋０．１Ｖとして計算する。図１６（Ａ）は、ゲート絶縁層６５４の厚さが１５ｎｍである場合の図であり、図１６（Ｂ）は、ゲート絶縁層６５４の厚さが１０ｎｍである場合の図であり、図１６（Ｃ）は、ゲート絶縁層６５４の厚さが５ｎｍの場合の図である。
【０２２９】
図１４乃至図１６からわかるように、いずれもゲート絶縁層６５４が薄くなるほど、トランジスタのオフ電流が顕著に低下する一方、移動度μのピーク値やトランジスタのオン電流には目立った傾向が無い。
【０２３０】
なお、電界効果移動度μのピークは、図１４では８０ｃｍ２／Ｖｓ程度であるが、図１５では６０ｃｍ２／Ｖｓ程度であり、図１６では４０ｃｍ２／Ｖｓ程度であることから、オフセット長（Ｌｏｆｆ）が増加するほど低下する。また、トランジスタのオフ電流も同様な傾向がある。一方、トランジスタのオン電流は、オフセット長（Ｌｏｆｆ）が増加すると共に減少するが、トランジスタのオフ電流の減少に比べるとはるかに緩やかである。また、いずれのトランジスタもゲート電圧１Ｖ前後で、ドレイン電流は、例えば記憶回路などで必要とされる１０μＡを超える。
【０２３１】
上記に示すように、酸化物半導体を含むトランジスタでは、電界効果移動度を高くすることもできるため、上記実施の形態における演算回路を支障なく動作させることができる。
【０２３２】
さらに、上記トランジスタの一例として、チャネル形成層としてＩｎ、Ｓｎ、Ｚｎを含有する酸化物半導体層を含むトランジスタの例について説明する。
【０２３３】
例えば、Ｉｎ、Ｓｎ、及びＺｎを主成分とする酸化物半導体層と、厚さ１００ｎｍのゲート絶縁層を含み、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍであるトランジスタの特性を図１７（Ａ）乃至図１７（Ｃ）に示す。なお、Ｖｄは１０Ｖとする。
【０２３４】
図１７（Ａ）は、被素子形成層を意図的に加熱せず、スパッタリング法を用いてＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を成膜して酸化物半導体層を形成したときにおけるトランジスタの特性を示す図である。図１７（Ａ）において、電界効果移動度は１８．８ｃｍ２／Ｖｓである。一方、図１７（Ｂ）は、基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を成膜して酸化物半導体層を形成したときのトランジスタの特性を示す図である。図１７（Ｂ）において、電界効果移動度は３２．２ｃｍ２／Ｖｓである。よって、意図的に加熱することにより、トランジスタの電界効果移動度が向上することがわかる。
【０２３５】
また、図１７（Ｃ）は、Ｉｎ、Ｓｎ、及びＺｎを主成分とする酸化物半導体膜を２００℃でスパッタリング法を用いて成膜して酸化物半導体層を形成した後、６５０℃で加熱処理をしたときのトランジスタの特性を示す図である。図１７（Ｃ）において、電界効果移動度は３４．５ｃｍ２／Ｖｓである。よって、酸化物半導体膜を成膜した後に加熱処理をすることによって、上記電界効果移動度が高くなることがわかる。
【０２３６】
なお、Ｉｎ、Ｓｎ、及びＺｎを主成分とする酸化物半導体層に酸素イオンを注入し、加熱処理により該酸化物半導体に含まれる水素、水、水酸基、又は水素化物などの不純物を放出させ、その加熱処理と同時に又はその後の加熱処理により酸化物半導体層を結晶化させても良い。上記結晶化又は再結晶化の処理により結晶性の良い非単結晶酸化物半導体層を得ることができる。
【０２３７】
また、被素子形成層を意図的に加熱しないで形成されたＩｎ、Ｓｎ、及びＺｎを主成分とする酸化物半導体層を含むトランジスタは、例えば図１７（Ａ）に示すように、閾値電圧がマイナスになってしまう傾向がある。しかし、被素子形成層を意図的に加熱して形成された酸化物半導体層を用いた場合、例えば図１７（Ｂ）に示すように、加熱しない場合と比べて閾値電圧が高くなる。よって、酸化物半導体膜を成膜する際の加熱及び成膜後の加熱処理の一つ又は複数により、トランジスタがノーマリ・オフになりやすくなることがわかる。
【０２３８】
また、Ｉｎ、Ｓｎ及びＺｎの比率を変えることによってもトランジスタの閾値電圧を制御することができる。例えば、酸化物半導体膜の組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることにより、トランジスタをノーマリ・オフ型にしやすくすることができる。
【０２３９】
さらに、例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ゲートバイアス・ストレス試験（ＢＴ試験ともいう）を行うと、ドリフトが±１．５Ｖ未満、好ましくは１．０Ｖ未満となる。よって、酸化物半導体膜を成膜する際の加熱及び成膜後の加熱処理の一つ又は複数を行うことにより、ゲートバイアス・ストレスに対する安定性が高くなることがわかる。ここで、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタにおけるＢＴ試験の結果を図１８及び図１９に示す。なお、ＢＴ試験としては、プラスＢＴ試験とマイナスＢＴ試験を行った。
【０２４０】
プラスＢＴ試験としては、まず被素子形成層（基板）の温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、被素子形成層（基板）の温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇを２０Ｖとし、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、被素子形成層（基板）の温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。
【０２４１】
また、マイナスＢＴ試験としては、まず被素子形成層（基板）の温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、被素子形成層（基板）の温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、被素子形成層（基板）の温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。
【０２４２】
試料１のプラスＢＴ試験の結果を図１８（Ａ）に示し、試料１のマイナスＢＴ試験の結果を図１８（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図１９（Ａ）に示し、試料２のマイナスＢＴ試験の結果を図１９（Ｂ）に示す。
【０２４３】
図１８（Ａ）及び図１８（Ｂ）に示すように、試料１のプラスＢＴ試験及びマイナスＢＴ試験によるトランジスタの閾値電圧の変動は、それぞれ１．８０Ｖ及び−０．４２Ｖであった。また、図１９（Ａ）及び図１９（Ｂ）に示すように、試料２のプラスＢＴ試験及びマイナスＢＴ試験によるトランジスタの閾値電圧の変動は、それぞれ０．７９Ｖ及び０．７６Ｖであった。よって、試料１及び試料２の両方において、ＢＴ試験前後におけるトランジスタの閾値電圧の変動が小さく、信頼性が高いことがわかる。
【０２４４】
さらに、組成比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１である金属酸化物のターゲットを用いて、被素子形成層を意図的に加熱せずにスパッタリング法を用いて成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパターンが観測される。しかし、上記酸化物半導体膜を加熱処理することにより結晶化させることができる。このときの加熱処理温度は任意であるが、例えば６５０℃の加熱処理を行うことで、Ｘ線回折において明確な回折ピークを観測することができる。
【０２４５】
ここで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ測定の結果を以下に示す。なお、ＸＲＤ測定では、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用いてＯｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０２４６】
ＸＲＤ分析を行った試料として、試料Ａ及び試料Ｂを用意した。以下に試料Ａ及び試料Ｂの作製方法を説明する。
【０２４７】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
【０２４８】
当該Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。このときのターゲットとして、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の加熱温度は２００℃とした。上記工程により作製した試料を試料Ａとする。
【０２４９】
次に、試料Ａと同様の方法で作製した試料に対し、６５０℃の温度で加熱処理を行った。ここでは、窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行った。上記工程により作製した試料を試料Ｂとする。
【０２５０】
試料Ａ及び試料ＢのＸＲＤスペクトルを図２０に示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５°近傍及び３７°〜３８°に結晶由来のピークが観測された。よって、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を成膜する際の加熱、及び成膜後の加熱処理の一つ又は複数を行うことにより、酸化物半導体層の結晶性が向上することがわかる。
【０２５１】
酸化物半導体膜を成膜する際の加熱、及び成膜後の加熱処理の一つ又は複数を行うことにより、作製したトランジスタのチャネル幅１μｍあたりのオフ電流は、例えば図２１に示すように、被素子形成層（基板）の温度が１２５℃の場合には、０．１ａＡ（１×１０−１９Ａ）以下、８５℃の場合には１０ｚＡ（１×１０−２０Ａ）以下であった。電流値の対数が温度の逆数に比例することから、室温（２７℃）の場合には上記トランジスタのチャネル幅１μｍあたりのオフ電流は０．１ｚＡ（１×１０−２２Ａ）以下であると予想される。従って、上記トランジスタのチャネル幅１μｍあたりのオフ電流を１２５℃において１ａＡ（１×１０−１８Ａ）以下に、８５℃において１００ｚＡ（１×１０−１９Ａ）以下に、室温において１ｚＡ（１×１０−２１Ａ）以下にすることができる。
【０２５２】
なお、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜は、加熱処理によって膜中の水素、を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体膜と比べて水分の放出温度が高いため、最初から不純物の含まれない膜を形成しておくことが好ましい。
【０２５３】
さらに、酸化物半導体膜の成膜後に６５０℃の加熱処理を行った試料のトランジスタにおいて、被素子形成層（基板）の温度と電気的特性の関係について評価した。
【０２５４】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが片側３μｍ（合計６μｍ）、ｄＷが０μｍのトランジスタである。なお、Ｖｄは１０Ｖとした。また、被素子形成層（基板）の温度が、−４０℃、−２５℃、２５℃、７５℃、１２５℃、及び１５０℃である６条件で上記評価を行った。なお、Ｌｏｖとは、ゲート電極とソース電極及びドレイン電極となる一対の電極とのチャネル長方向に重畳する幅のことをいい、ｄＷとは、酸化物半導体膜に対するソース電極及びドレイン電極のチャネル幅方向のはみ出しのことをいう。
【０２５５】
図２２に、Ｉｄ（実線）及び電界効果移動度（点線）のＶｇ依存性を示す。また、図２３（Ａ）に被素子形成層（基板）の温度と閾値電圧の関係を示し、図２３（Ｂ）に被素子形成層（基板）の温度と電界効果移動度の関係を示す。
【０２５６】
図２２及び図２３（Ａ）より、被素子形成層（基板）の温度が高いほど閾値電圧が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０２５７】
また、図２２及び図２３（Ｂ）より、被素子形成層（基板）の温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０２５８】
以上がＩｎ、Ｓｎ、Ｚｎを含有する酸化物半導体層を含むトランジスタの説明である。
【０２５９】
上記Ｉｎ、Ｓｎ、Ｚｎを主成分とする上記酸化物半導体層を含むトランジスタでは、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓ以上、好ましくは４０ｃｍ２／Ｖｓ以上、より好ましくは６０ｃｍ２／Ｖｓ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのトランジスタにおいて、ゲート電圧が２．７Ｖでドレイン電圧が１．０Ｖのときに、１２μＡ以上のオン電流を流すことができる。また、トランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタを用いた回路の中に上記酸化物半導体層を含むトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する回路を提供することができる。
【０２６０】
（実施の形態３）
本実施の形態では、ＣＰＵなどの演算処理装置の例について説明する。
【０２６１】
本実施の形態における演算処理装置の例について、図２４を用いて説明する。
【０２６２】
図２４に示す演算処理装置は、バスインターフェース（ＩＦともいう）８０１と、制御装置（ＣＴＬともいう）８０２と、キャッシュメモリ（ＣＡＣＨともいう）８０３と、命令デコーダ（ＩＤｅｃｏｄｅｒともいう）８０５と、演算論理ユニット（ＡＬＵともいう）８０６と、を具備する。
【０２６３】
バスインターフェース８０１は、外部との信号のやりとり、及び演算処理装置内の各回路との信号のやりとりなどを行う機能を有する。
【０２６４】
制御装置８０２は、演算処理装置内の各回路の動作を制御する機能を有する。
【０２６５】
例えば、上記実施の形態における集積回路を用いて制御装置８０２を構成することができる。
【０２６６】
キャッシュメモリ８０３は、制御装置８０２により制御され、演算処理装置における動作時のデータを一時的に保持する機能を有する。なお、例えば、１次キャッシュ及び２次キャッシュとして、演算処理装置にキャッシュメモリ８０３を複数設けてもよい。
【０２６７】
命令デコーダ８０５は、読み込んだ命令信号を翻訳する機能を有する。翻訳された命令信号は、制御装置８０２に入力され、制御装置８０２は命令信号に応じた制御信号を演算論理ユニット８０６に出力する。
【０２６８】
例えば、上記実施の形態における集積回路を用いて命令デコーダ８０５を構成することができる。
【０２６９】
演算論理ユニット８０６は、制御装置８０２により制御され、入力された命令信号に応じて論理演算処理を行う機能を有する。
【０２７０】
例えば、上記実施の形態における演算回路を用いて演算論理ユニット８０６を構成することができる。
【０２７１】
なお、演算処理装置にレジスタを設けてもよい。このときレジスタは、制御装置８０２により制御される。例えば、複数のレジスタを演算処理装置に設け、あるレジスタを演算論理ユニット８０６用のレジスタとし、別のレジスタを命令デコーダ８０５用のレジスタとしてもよい。
【０２７２】
図２４を用いて説明したように、本実施の形態における演算処理装置の一例では、上記実施の形態の演算回路を、制御装置、命令デコーダ、又は演算論理ユニットなどのユニットに用いることにより、各ユニットにおいて、データの保持を行うことができ、処理速度を向上させることができる。
【０２７３】
また、本実施の形態における演算処理装置の一例では、上記実施の形態における演算回路を用いることにより、消費電力を抑制しつつ、長時間データの保持を行うことができる。よって、演算処理装置の消費電力を低減することができる。また、実施の形態における演算回路を用いることにより、演算処理装置の面積を小さくすることができる。
【０２７４】
（実施の形態４）
本実施の形態では、上記実施の形態における演算処理装置を備えた電子機器の例について説明する。
【０２７５】
本実施の形態における電子機器の構成例について、図２５（Ａ）乃至図２５（Ｄ）を用いて説明する。
【０２７６】
図２５（Ａ）に示す電子機器は、携帯型情報端末の例である。図２５（Ａ）に示す情報端末は、筐体１００１ａと、筐体１００１ａに設けられた表示部１００２ａと、を具備する。
【０２７７】
なお、筐体１００１ａの側面１００３ａに外部機器に接続させるための接続端子、図２５（Ａ）に示す携帯型情報端末を操作するためのボタンのうち、一つ又は複数を設けてもよい。
【０２７８】
図２５（Ａ）に示す携帯型情報端末は、筐体１００１ａの中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との信号の送受信を行うインターフェースと、外部機器との信号の送受信を行うアンテナと、を備える。
【０２７９】
図２５（Ａ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
【０２８０】
図２５（Ｂ）に示す電子機器は、折り畳み式の携帯型情報端末の例である。図２５（Ｂ）に示す携帯型情報端末は、筐体１００１ｂと、筐体１００１ｂに設けられた表示部１００２ｂと、筐体１００４と、筐体１００４に設けられた表示部１００５と、筐体１００１ｂ及び筐体１００４を接続する軸部１００６と、を具備する。
【０２８１】
また、図２５（Ｂ）に示す携帯型情報端末では、軸部１００６により筐体１００１ｂ又は筐体１００４を動かすことにより、筐体１００１ｂを筐体１００４に重畳させることができる。
【０２８２】
なお、筐体１００１ｂの側面１００３ｂ又は筐体１００４の側面１００７に外部機器に接続させるための接続端子、図２５（Ｂ）に示す携帯型情報端末を操作するためのボタンのうち、一つ又は複数を設けてもよい。
【０２８３】
また、表示部１００２ｂ及び表示部１００５に、互いに異なる画像又は一続きの画像を表示させてもよい。なお、表示部１００５を必ずしも設けなくてもよく、表示部１００５の代わりに、入力装置であるキーボードを設けてもよい。
【０２８４】
図２５（Ｂ）に示す携帯型情報端末は、筐体１００１ｂ又は筐体１００４の中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との信号の送受信を行うインターフェースと、を備える。なお、図２５（Ｂ）に示す携帯型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０２８５】
図２５（Ｂ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
【０２８６】
図２５（Ｃ）に示す電子機器は、設置型情報端末の例である。図２５（Ｃ）に示す設置型情報端末は、筐体１００１ｃと、筐体１００１ｃに設けられた表示部１００２ｃと、を具備する。
【０２８７】
なお、表示部１００２ｃを、筐体１００１ｃにおける甲板部１００８に設けることもできる。
【０２８８】
また、図２５（Ｃ）に示す設置型情報端末は、筐体１００１ｃの中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との信号の送受信を行うインターフェースと、を備える。なお、図２５（Ｃ）に示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０２８９】
さらに、図２５（Ｃ）に示す設置型情報端末における筐体１００１ｃの側面１００３ｃに券などを出力する券出力部、硬貨投入部、及び紙幣挿入部の一つ又は複数を設けてもよい。
【０２９０】
図２５（Ｃ）に示す設置型情報端末は、例えば現金自動預け払い機、券などの注文をするための情報通信端末（マルチメディアステーションともいう）、又は遊技機としての機能を有する。
【０２９１】
図２５（Ｄ）は、設置型情報端末の例である。図２５（Ｄ）に示す設置型情報端末は、筐体１００１ｄと、筐体１００１ｄに設けられた表示部１００２ｄと、を具備する。なお、筐体１００１ｄを支持する支持台を設けてもよい。
【０２９２】
なお、筐体１００１ｄの側面１００３ｄに外部機器に接続させるための接続端子、図２５（Ｄ）に示す設置型情報端末を操作するためのボタンのうち、一つ又は複数を設けてもよい。
【０２９３】
また、図２５（Ｄ）に示す設置型情報端末は、筐体１００１ｄの中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との信号の送受信を行うインターフェースと、を備えてもよい。なお、図２５（Ｄ）に示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０２９４】
図２５（Ｄ）に示す設置型情報端末は、例えばデジタルフォトフレーム、モニタ、又はテレビジョン装置としての機能を有する。
【０２９５】
上記実施の形態の演算処理装置は、図２５（Ａ）乃至図２５（Ｄ）に示す電子機器のＣＰＵとして用いられる。
【０２９６】
図２５を用いて説明したように、本実施の形態における電子機器の一例は、ＣＰＵとして上記実施の形態における演算処理装置を具備する構成である。
【０２９７】
また、本実施の形態における電子機器の一例では、上記実施の形態における演算処理装置を用いることにより、消費電力を抑制しつつ、長時間データの保持を行うことができる。よって、演算処理装置の消費電力を低減することができる。また、実施の形態における演算回路を用いることにより、演算処理装置の面積を小さくすることができる。
【符号の説明】
【０２９８】
１０１ 演算回路
１１１ 演算部
１２１ トランジスタ
１２２ トランジスタ
１２３ トランジスタ
１２４ トランジスタ
１２５ トランジスタ
１３１ インバータ
１５１ トランジスタ
１６１ トランジスタ
１６２ トランジスタ
１７１ トランジスタ
１７２ トランジスタ
１８１ トランジスタ
１８２ トランジスタ
１８３ トランジスタ
１８４ トランジスタ
６００ 被素子形成層
６０１ 導電層
６０２ 絶縁層
６０３ 半導体層
６０４ａ 領域
６０４ｂ 領域
６０５ａ 導電層
６０５ｂ 導電層
６０６ａ 絶縁層
６０６ｂ 絶縁層
６０７ 絶縁層
６５１ 下地絶縁物
６５２ 埋め込み絶縁物
６５３ａ 半導体領域
６５３ｂ 半導体領域
６５３ｃ 半導体領域
６５４ ゲート絶縁層
６５５ ゲート電極
６５６ａ 側壁絶縁物
６５６ｂ 側壁絶縁物
６５７ 絶縁層
６５８ａ ソース電極
６５８ｂ ドレイン電極
８０１ バスインターフェース
８０２ 制御装置
８０３ キャッシュメモリ
８０５ 命令デコーダ
８０６ 演算論理ユニット
１００４ 筐体
１００５ 表示部
１００６ 軸部
１００７ 側面
１００８ 甲板部
１００１ａ 筐体
１００１ｂ 筐体
１００１ｃ 筐体
１００１ｄ 筐体
１００２ａ 表示部
１００２ｂ 表示部
１００２ｃ 表示部
１００２ｄ 表示部
１００３ａ 側面
１００３ｂ 側面
１００３ｃ 側面
１００３ｄ 側面
【技術分野】
【０００１】
本発明の一態様は、回路に関する。
【背景技術】
【０００２】
近年、電子機器のさらなる高性能化のために、システムＬＳＩなど、複数の機能を有する集積回路が１つのチップにより構成された演算処理装置の開発が進められている。
【０００３】
上記演算処理装置では、例えば同一基板上にＣＭＯＳ回路を用いた演算回路及び記憶回路などの機能回路が別々に設けられ、データバスとなる配線を介して演算回路及び記憶回路との間でデータの転送が行われる（例えば特許文献１）。
【０００４】
さらに、演算回路の一部に記憶手段を備え、論理演算処理機能及びデータ保持機能を併せ持つ演算回路が提案されている。上記演算回路では、データバスを介さずに論理演算処理の結果のデータを記憶することができるため、消費電力を低減することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２８２７２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の演算回路では、記憶手段が揮発性であるため、演算回路のデータを保持するためには、別途不揮発性の記憶回路にデータを待避させる必要があった。よって、データを待避させる際にも電力が消費されるため、従来の演算回路において、低消費電力化は不十分である。
【０００７】
また、従来の演算回路では、記憶手段を構成する素子の数が多く、回路面積が大きいといった問題があった。
【０００８】
本発明の一態様では、消費電力を低減することを課題の一つとする。また、本発明の一態様では、消費電力を低減し、且つ回路面積を小さくすることを課題の一つとする。
【課題を解決するための手段】
【０００９】
本発明の一態様では、複数の演算回路を具備し、演算回路の構成を、演算部と、出力信号の電位を演算部の論理演算処理の結果に応じた値に設定するか否かを制御する第１のトランジスタと、出力信号の電位を演算部の基準電位に応じた値に設定するか否かを制御する第２のトランジスタと、出力信号の電位を第１のトランジスタ及び第２のトランジスタの接続箇所の電位に応じた値に設定するか否かを制御する第３のトランジスタと、を備え、上記第１のトランジスタ及び第２のトランジスタ、若しくは第３のトランジスタ、又は第１のトランジスタ乃至第３のトランジスタとして、オフ電流の低い電界効果トランジスタを用いる構成にすることにより、論理演算処理を行う機能、及び論理演算処理の結果を表すデータを記憶する機能を併せ持つ回路を提供する。
【００１０】
上記回路では、各演算回路においてオフ電流の低い電界効果トランジスタを用いたトランジスタをオフ状態にすることにより、データを保持することができる。さらに、上記トランジスタをオフ状態にすることにより、長期間データを記憶することができる。
【００１１】
本発明の一態様は、入力信号を元に論理演算処理を行い、論理演算処理の結果に応じて設定される電位を記憶データとして保持し、記憶データに応じた値の信号を出力信号として出力する機能を有する演算回路を具備し、演算回路は、論理演算処理を行う演算部と、記憶データの電位を、論理演算処理の結果に応じた電位に設定するか否かを制御する第１の電界効果トランジスタと、記憶データの電位を、基準電位に設定するか否かを制御する第２の電界効果トランジスタと、記憶データに応じた値の信号を出力信号として出力するか否かを制御する第３の電界効果トランジスタと、を備え、第１及び第２の電界効果トランジスタのそれぞれ、若しくは第３の電界効果トランジスタ、又は第１乃至第３の電界効果トランジスタのそれぞれにおける、チャネル幅１μｍあたりのオフ電流は、１０ａＡ以下である回路である。
【発明の効果】
【００１２】
本発明の一態様により、電力の消費を抑制しつつデータを保持することができるため、消費電力を低減することができる。
【図面の簡単な説明】
【００１３】
【図１】集積回路の例を説明するための図。
【図２】集積回路の例を説明するための図。
【図３】集積回路における演算回路の例を説明するための図。
【図４】集積回路における演算回路の例を説明するための図。
【図５】集積回路における演算回路の例を説明するための図。
【図６】トランジスタの構造例を説明するための図。
【図７】ＣＡＡＣの構造例を説明するための図。
【図８】ＣＡＡＣの構造例を説明するための図。
【図９】ＣＡＡＣの構造例を説明するための図。
【図１０】ＣＡＡＣの構造例を説明するための図。
【図１１】トランジスタの作製方法例を説明するための図。
【図１２】酸化物半導体層における欠陥密度とトランジスタの電界効果移動度との関係を説明するための図。
【図１３】トランジスタの断面構造例を説明するための図。
【図１４】トランジスタにおける電気特性の計算結果を説明するための図。
【図１５】トランジスタにおける電気特性の計算結果を説明するための図。
【図１６】トランジスタにおける電気特性の計算結果を説明するための図。
【図１７】トランジスタにおける電気特性の測定結果を説明するための図。
【図１８】トランジスタにおける電気特性の測定結果を説明するための図。
【図１９】トランジスタにおける電気特性の測定結果を説明するための図。
【図２０】トランジスタにおける酸化物半導体層のＸＲＤ測定結果を説明するための図。
【図２１】トランジスタの特性を説明するための図。
【図２２】トランジスタの特性を説明するための図。
【図２３】トランジスタの特性を説明するための図。
【図２４】演算処理装置の例を説明するための図。
【図２５】電子機器の例を説明するための図。
【発明を実施するための形態】
【００１４】
本発明を説明するための実施の形態の一例について、図面を用いて以下に説明する。なお、本発明の趣旨及びその範囲から逸脱することなく実施の形態の内容を変更することは、当業者であれば容易である。よって、本発明は、以下に示す実施の形態の記載内容に限定されない。
【００１５】
なお、各実施の形態の内容を互いに適宜組み合わせることができる。また、各実施の形態の内容を互いに置き換えることができる。
【００１６】
また、第１、第２などの序数は、構成要素の混同を避けるために付しており、各構成要素の数は、序数の数に限定されない。
【００１７】
（実施の形態１）
本実施の形態では、記憶手段を備え、論理演算処理を行う機能及び論理演算処理の結果のデータを記憶する機能を有する演算回路を複数具備する集積回路の例について説明する。
【００１８】
本実施の形態における集積回路の例について、図１を用いて説明する。
【００１９】
図１（Ａ）に示す集積回路は、演算回路１０１＿１と、演算回路１０１＿２と、を具備する。
【００２０】
演算回路１０１＿１には、入力信号ＩｎＡ＿１が入力され、演算回路１０１＿１は、入力信号ＩｎＡ＿１を元に論理演算処理を行い、論理演算処理の結果に応じた値の出力信号ＯｕｔＱ＿１を出力する機能を有する。なお、互いに異なる複数の信号を入力信号ＩｎＡ＿１としてもよい。
【００２１】
演算回路１０１＿２には、入力信号の一つとして演算回路１０１＿１の出力信号、及び入力信号ＩｎＡ＿２が入力され、演算回路１０１＿２は、入力信号ＩｎＡ＿２を元に論理演算処理を行い、論理演算処理の結果に応じた値の出力信号ＯｕｔＱ＿２を出力する機能を有する。なお、互いに異なる複数の信号を入力信号ＩｎＡ＿２としてもよい。
【００２２】
演算回路１０１＿１及び演算回路１０１＿２のそれぞれは、演算部１１１と、トランジスタ１２１と、トランジスタ１２２と、インバータ１３１と、トランジスタ１２３と、を備える。なお、演算回路１０１＿１及び演算回路１０１＿２を必ずしも同じ構成でなくてもよく、少なくとも演算回路１０１＿１が、演算部１１１と、トランジスタ１２１と、トランジスタ１２２と、インバータ１３１と、トランジスタ１２３と、を備える構成であればよい。
【００２３】
演算部１１１は、論理演算処理を行う機能を有する。
【００２４】
演算部１１１は、信号入力端子と、第１端子と、第２端子と、を有する。このとき、信号入力端子には、入力信号（演算回路１０１＿１では入力信号ＩｎＡ＿１、演算回路１０１＿２では演算回路１０１＿１の出力信号及び入力信号ＩｎＡ＿２）が入力され、第２端子には、電位Ｖｂが与えられ、演算部１１１は、信号入力端子に入力される入力信号に応じて論理演算処理を行う。また、演算部１１１では、論理演算処理の結果に応じて第１端子と第２端子を導通状態にするか否かが設定される。
【００２５】
トランジスタ１２１は、出力信号ＯｕｔＱ（演算回路１０１＿１では出力信号ＯｕｔＱ＿１、演算回路１０１＿２では演算回路１０１＿１の出力信号ＯｕｔＱ＿２）の電位を演算部１１１の論理演算処理の結果に応じた値にするか否かを制御する機能を有する。
【００２６】
トランジスタ１２１としては、例えば電界効果トランジスタを用いることができる。このとき、トランジスタ１２１のソース及びドレインの一方の電位が演算部１１１における論理演算処理の結果に応じて設定される。また、トランジスタ１２１のゲートには、例えばクロック信号ＣＬＫ１が入力されるが、これに限定されず、トランジスタ１２１の状態を変化させることができるように、トランジスタ１２１のゲートに他の信号又は電圧が与えられる構成でもよい。
【００２７】
トランジスタ１２２は、出力信号ＯｕｔＱ＿１の電位を基準電位にするか否かを制御する機能を有する。
【００２８】
トランジスタ１２２としては、例えば電界効果トランジスタを用いることができる。このとき、トランジスタ１２２のソース及びドレインの一方には、基準電位となる電位Ｖａが与えられ、トランジスタ１２２のソース及びドレインの他方は、トランジスタ１２１のソース及びドレインの他方に電気的に接続され、該接続箇所をノードＦＮ（演算回路１０１＿１ではノードＦＮ＿１、演算回路１０１＿２ではノードＦＮ＿２）ともいう。また、トランジスタ１２２のゲートには、例えばクロック信号ＣＬＫ２が入力されるが、これに限定されず、トランジスタ１２２の状態を変化させることができるように、トランジスタ１２２のゲートに他の信号又は電圧が与えられる構成でもよい。
【００２９】
インバータ１３１は、ノードＦＮ（演算回路１０１＿１ではノードＦＮ＿１、演算回路１０１＿２ではノードＦＮ＿２）の電位に応じた値の信号を出力する機能を有する。インバータ１３１には、ノードＦＮ（演算回路１０１＿１ではノードＦＮ＿１、演算回路１０１＿２ではノードＦＮ＿２）の電位の信号が入力され、インバータ１３１は、入力された信号に応じた値の出力信号ＯｕｔＱ（演算回路１０１＿１では出力信号ＯｕｔＱ＿１、演算回路１０１＿２では出力信号ＯｕｔＱ＿２）を出力する。なお、必ずしもインバータ１３１を設けなくてもよく、ノードＦＮ（演算回路１０１＿１ではノードＦＮ＿１、演算回路１０１＿２ではノードＦＮ＿２）において電荷を保持することができる構成であればインバータ１３１が無い構成にしてもよい。また、例えば、インバータ１３１の代わりにスイッチ又はバッファなどを設けてもよい。
【００３０】
トランジスタ１２３は、ノードＦＮ（演算回路１０１＿１ではノードＦＮ＿１、演算回路１０１＿２ではノードＦＮ＿２）の電位に応じた値の信号を出力信号ＯｕｔＱ（演算回路１０１＿１では出力信号ＯｕｔＱ＿１、演算回路１０１＿２では出力信号ＯｕｔＱ＿２）として出力するか否かを制御する機能を有する。
【００３１】
トランジスタ１２３としては、例えば電界効果トランジスタを用いることができる。このとき、トランジスタ１２３のソース及びドレインの一方の電位は、ノードＦＮ（演算回路１０１＿１ではノードＦＮ＿１、演算回路１０１＿２ではノードＦＮ＿２）の電位に応じた値になる。例えば、トランジスタ１２３のソース及びドレインの一方には、インバータ１３１の出力信号が入力される。また、トランジスタ１２３のゲートには、例えばクロック信号ＣＬＫ３が入力されるが、これに限定されず、トランジスタ１２３の状態を変化させることができるように、トランジスタ１２３のゲートに他の信号又は電圧が与えられる構成でもよい。また、演算回路１０１＿１におけるトランジスタ１２３のソース及びドレインの他方は、演算回路１０１＿２における演算部１１１に電気的に接続される。
【００３２】
トランジスタ１２１及びトランジスタ１２２のそれぞれ、若しくはトランジスタ１２３、又はトランジスタ１２１乃至トランジスタ１２３のそれぞれとしては、オフ電流が低いトランジスタを用いることができる。このとき、上記トランジスタのオフ電流は、チャネル幅１μｍあたり１０ａＡ（１×１０−１７Ａ）以下、好ましくはチャネル幅１μｍあたり１ａＡ（１×１０−１８Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１０ｚＡ（１×１０−２０Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１ｚＡ（１×１０−２１Ａ）以下、さらに好ましくはチャネル幅１μｍあたり１００ｙＡ（１×１０−２２Ａ）以下である。
【００３３】
上記オフ電流の低いトランジスタとしては、例えばシリコンよりバンドギャップが広く、例えば２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上であり、チャネルが形成される半導体層を含むトランジスタを用いることができる。上記バンドギャップの広いトランジスタとしては、例えばチャネルが形成される酸化物半導体層を含む電界効果トランジスタなどを用いることができる。
【００３４】
なお、図１（Ａ）において、トランジスタ１２１乃至トランジスタ１２３として用いられている回路記号は、一例として上記酸化物半導体層を含むトランジスタであることを表す回路記号であるが、これに限定されない。
【００３５】
また、電位Ｖａ及び電位Ｖｂの一方は、高電源電位Ｖｄｄであり、電位Ｖａ及び電位Ｖｂの他方は、低電源電位Ｖｓｓである。高電源電位Ｖｄｄは、相対的に低電源電位Ｖｓｓより高い値の電位であり、低電源電位Ｖｓｓは、相対的に高電源電位Ｖｄｄより低い値の電位である。電位Ｖａ及び電位Ｖｂの値は、例えばトランジスタの極性などにより互いに入れ替わる場合がある。また、電位Ｖａ及び電位Ｖｂの電位差を電源電圧としてもよい。
【００３６】
また、クロック信号ＣＬＫ１としては、例えばクロック信号ＣＬＫ２より１周期未満の範囲で位相が遅れたクロック信号を用いることができる。また、クロック信号ＣＬＫ３としては、例えばクロック信号ＣＬＫ１より１周期未満の範囲で位相が遅れたクロック信号を用いることができる。
【００３７】
また、演算回路１０１＿１及び演算回路１０１＿２の構成は必ずしも同じでなくてもよく、例えば少なくとも一つの演算回路が演算部１１１、トランジスタ１２１、トランジスタ１２２、インバータ１３１、及びトランジスタ１２３を備える構成であればよい。
【００３８】
次に、本実施の形態における集積回路の駆動方法例として、図１（Ａ）に示す集積回路の駆動方法例について、図１（Ｂ）に示すタイミングチャートを用いて説明する。ここでは一例として、トランジスタ１２１乃至トランジスタ１２３を、上記酸化物半導体層を含むＮチャネル型の電界効果トランジスタとする。また、ハイレベルのときのクロック信号ＣＬＫ１乃至クロック信号ＣＬＫ３の電位を電位ＶＨとし、ローレベルのときのクロック信号ＣＬＫ１乃至クロック信号ＣＬＫ３の電位を電位ＶＬとする。また、電位Ｖａを電源電位Ｖｄｄとし、電位Ｖｂを接地電位Ｖｇｎｄとする。
【００３９】
まず、トランジスタ１２１をオフ状態にし、トランジスタ１２２をオン状態にし、トランジスタ１２３をオフ状態にする。例えば、図１（Ｂ）における期間Ｔ１１において、クロック信号ＣＬＫ１がローレベルになることにより、トランジスタ１２１がオフ状態になり、クロック信号ＣＬＫ２がハイレベルになることにより、トランジスタ１２２がオン状態になり、クロック信号ＣＬＫ３がローレベルになることにより、トランジスタ１２３がオフ状態になる。
【００４０】
このとき、ノードＦＮ＿１及びノードＦＮ＿２の電位が電位Ｖａと同等の値になる。よって、ノードＦＮ＿１及びノードＦＮ＿２がプリチャージされる。
【００４１】
次に、トランジスタ１２１をオン状態にし、トランジスタ１２２をオフ状態にし、トランジスタ１２３をオフ状態にする。例えば、図１（Ｂ）における期間Ｔ１１の後の期間Ｔ１２において、クロック信号ＣＬＫ１がハイレベルになることにより、トランジスタ１２１がオン状態になり、クロック信号ＣＬＫ２がローレベルになることにより、トランジスタ１２２がオフ状態になる。
【００４２】
このとき、演算部１１１における入力信号ＩｎＡ＿１及び入力信号ＩｎＡ＿２に従った論理演算処理の結果に応じてノードＦＮ＿１及びノードＦＮ＿２の電位が設定される。例えば、図１（Ｂ）における期間Ｔ１２では、演算回路１０１＿１において演算部１１１の論理演算処理の結果に応じて演算部１１１の第１端子と第２端子が導通状態になり、ノードＦＮ＿１の電荷が徐々に放出され、ノードＦＮ＿１の電位は、電位Ｖｂと同等の値になる。なお、これに限定されず、ノードＦＮ＿２の電位を変化させてもよい。さらに、トランジスタ１２３のソース及びドレインの一方の電位は、インバータ１３１の出力信号の電位に応じて設定される、つまりノードＦＮ＿１又はノードＦＮ＿２の電位に応じて設定される。
【００４３】
次に、トランジスタ１２１をオフ状態にし、トランジスタ１２２をオフ状態にし、トランジスタ１２３をオン状態にする。例えば、図１（Ｂ）における期間Ｔ１２の後の期間Ｔ１３において、クロック信号ＣＬＫ３がハイレベルになることにより、トランジスタ１２３がオン状態になる。
【００４４】
このとき、期間Ｔ１３に示すように、出力信号ＯｕｔＱ＿１は、ハイレベルになり、出力信号ＯｕｔＱ＿２は、ローレベルになる。その結果、演算部１１１の入力信号の値が決定する。
【００４５】
その後、例えば、図１（Ｂ）の期間Ｔ１３の後の期間Ｔ１４のように、トランジスタ１２１をオフ状態にし、トランジスタ１２２をオン状態にし、トランジスタ１２３をオフ状態にしてもよい。
【００４６】
このとき、ノードＦＮ＿１及びノードＦＮ＿２の電位が電位Ｖａと同等の値になる。よって、ノードＦＮ＿１及びノードＦＮ＿２がプリチャージされる。
【００４７】
次に、期間Ｔ１４の後の期間Ｔ１５において、トランジスタ１２１をオン状態にし、トランジスタ１２２をオフ状態にし、トランジスタ１２３をオフ状態にする。
【００４８】
このとき、期間Ｔ１５に示すように、演算回路１０１＿１において、演算部１１１の論理演算処理の結果に応じて演算部１１１の第１端子と第２端子が非導通状態になる。また、演算回路１０１＿２において、演算部１１１の第１端子と第２端子が導通状態になり、ノードＦＮ＿２の電荷が徐々に放出され、ノードＦＮ＿２の電位が変化する。
【００４９】
次に、期間Ｔ１５の後の期間Ｔ１６に示すように、トランジスタ１２１をオフ状態にし、トランジスタ１２２をオフ状態にし、トランジスタ１２３をオン状態にする。
【００５０】
このとき、図１（Ｂ）における期間Ｔ１６に示すように、出力信号ＯｕｔＱ＿１は、ローレベルになり、出力信号ＯｕｔＱ＿２は、ハイレベルになる。その結果、演算部１１１の入力信号の値が決定する。
【００５１】
また、トランジスタ１２１及びトランジスタ１２２がノーマリ・オフ型のトランジスタである場合、及び集積回路への電源電圧の供給を停止することもできる。集積回路への電源電圧の供給を停止する場合、少なくともクロック信号ＣＬＫ１及びクロック信号ＣＬＫ２、又はクロック信号ＣＬＫ１乃至クロック信号ＣＬＫ３をローレベルと同等の値の電位にし、集積回路へのクロック信号ＣＬＫ１及びクロック信号ＣＬＫ２の供給、又はクロック信号ＣＬＫ１乃至クロック信号ＣＬＫ３の供給を停止させた後に、集積回路への電源電圧の供給を停止する。
【００５２】
このとき、トランジスタ１２１乃至トランジスタ１２３のゲートの電位は、ローレベルと同等の状態になるため、トランジスタ１２１乃至トランジスタ１２３がオフ状態になる。しかし、演算回路１０１＿１のノードＦＮ＿１及び演算回路１０１＿２のノードＦＮ＿２の電位は記憶データとして保持される。
【００５３】
以上が、図１（Ａ）に示す集積回路の駆動方法例の説明である。
【００５４】
なお、図１（Ａ）に示す構成に限定されず、クロック信号ＣＬＫ３を用いずに演算回路を構成することもできる。クロック信号ＣＬＫ３を用いない演算回路の構成例について図２（Ａ）に示す。
【００５５】
図２（Ａ）に示す演算回路は、図１（Ａ）に示すトランジスタ１２３の代わりにＰチャネル型の電界効果トランジスタであるトランジスタ１２４及びトランジスタ１２５を設けた構成である。
【００５６】
このとき、トランジスタ１２４のゲートには、クロック信号ＣＬＫ１及びクロック信号ＣＬＫ２の一方（図２（Ａ）ではクロック信号ＣＬＫ１）が入力され、トランジスタ１２４のソース及びドレインの一方には、インバータ１３１の出力信号が入力され、トランジスタ１２４のソース及びドレインの他方の電位は、ノードＦＮ（演算回路１０１＿１ではノードＦＮ＿１、演算回路１０１＿２ではノードＦＮ＿２）の電位に応じて設定される。また、トランジスタ１２５のゲートには、クロック信号ＣＬＫ１及びクロック信号ＣＬＫ２の他方（図２（Ａ）ではクロック信号ＣＬＫ２）が入力され、トランジスタ１２５のソース及びドレインの一方は、トランジスタ１２４のソース及びドレインの他方に電気的に接続される。
【００５７】
さらに、図２（Ａ）に示す集積回路の駆動方法例では、図２（Ｂ）に示すように、期間Ｔ１１及び期間Ｔ１４において、トランジスタ１２４がオン状態になり、トランジスタ１２５がオフ状態になる。また、期間Ｔ１２及び期間Ｔ１５において、トランジスタ１２４がオフ状態になり、トランジスタ１２５がオン状態になる。また、期間Ｔ１３及び期間Ｔ１６において、トランジスタ１２４がオン状態になり、トランジスタ１２５がオン状態になる。その他の動作については図１（Ａ）に示す集積回路の駆動方法例の説明と同じであるため、図１（Ａ）に示す集積回路の駆動方法例の説明を適宜援用する。
【００５８】
また、図１及び図２に示す演算回路１０１＿１及び演算回路１０１＿２では、演算部１１１の構成により、様々な論理演算を行うことができる。一例として、図１（Ａ）に示す演算回路の構成例について図３乃至図５に示す。なお、図３乃至図５では、便宜のため演算回路１０１＿１の構成のみ示すが、これに限定されず、演算回路１０１＿２についても同様の構成を適用することができる。
【００５９】
図３に示す演算回路は、ＮＯＴ演算を行う演算回路の例である。図３に示す演算回路では、Ｐチャネル型の電界効果トランジスタであるトランジスタ１５１を用いて演算部１１１を構成することにより、ＮＯＴ演算を行うことができる。このとき、トランジスタ１５１のソース及びドレインの一方は、トランジスタ１２１のソース及びドレインの一方に電気的に接続され、トランジスタ１５１のソース及びドレインの他方には、電位Ｖｂが与えられ、トランジスタ１５１のゲートには、入力信号ＩｎＡ＿１が入力される。
【００６０】
図４（Ａ）に示す演算回路は、ＡＮＤ演算を行う演算回路の例である。図４（Ａ）に示す演算回路では、Ｎチャネル型の電界効果トランジスタであるトランジスタ１６１及びトランジスタ１６２を用いて構成することにより、ＡＮＤ演算を行うことができる。このとき、トランジスタ１６１のソース及びドレインの一方は、トランジスタ１２１のソース及びドレインの一方に電気的に接続され、トランジスタ１６１のゲートには、入力信号ＩｎＡ１＿１が入力される。また、トランジスタ１６２のソース及びドレインの一方は、トランジスタ１６１のソース及びドレインの他方に電気的に接続され、トランジスタ１６２のソース及びドレインの他方には、電位Ｖｂが与えられ、トランジスタ１６２のゲートには、入力信号ＩｎＡ２＿１が入力される。
【００６１】
図４（Ｂ）に示す演算回路は、ＯＲ演算を行う演算回路の例である。図４（Ｂ）に示す演算回路では、Ｐチャネル型の電界効果トランジスタであるトランジスタ１７１及びトランジスタ１７２を用いて構成することにより、ＯＲ演算を行うことができる。このとき、トランジスタ１７１のソース及びドレインの一方は、トランジスタ１２１のソース及びドレインの一方に電気的に接続され、トランジスタ１７１のソース及びドレインの他方には、電位Ｖｂが与えられ、トランジスタ１７１のゲートには、入力信号ＩｎＡ１＿１が入力される。また、トランジスタ１７２のソース及びドレインの一方は、トランジスタ１２１のソース及びドレインの一方に電気的に接続され、トランジスタ１７２のソース及びドレインの他方には、電位Ｖｂが与えられ、トランジスタ１７２のゲートには、入力信号ＩｎＡ２＿１が入力される。
【００６２】
図４（Ｃ）に示す演算回路は、ＥＮＯＲ演算を行う演算回路の例である。図４（Ｃ）に示す演算回路では、Ｎチャネル型の電界効果トランジスタであるトランジスタ１８１及びトランジスタ１８２と、Ｐチャネル型の電界効果トランジスタであるトランジスタ１８３及びトランジスタ１８４とを用いて構成することにより、ＥＮＯＲ演算を行うことができる。このとき、トランジスタ１８１のソース及びドレインの一方は、トランジスタ１２１のソース及びドレインの一方に電気的に接続され、トランジスタ１８１のゲートには、入力信号ＩｎＡ１＿１が入力される。また、トランジスタ１８２のソース及びドレインの一方は、トランジスタ１８１のソース及びドレインの他方に電気的に接続され、トランジスタ１８２のソース及びドレインの他方には、電位Ｖｂが与えられ、トランジスタ１８２のゲートには、入力信号ＩｎＡ２＿１が入力される。また、トランジスタ１８３のソース及びドレインの一方は、トランジスタ１２１のソース及びドレインの一方に電気的に接続され、トランジスタ１８３のゲートには、入力信号ＩｎＡ１＿１が入力される。また、トランジスタ１８４のソース及びドレインの一方は、トランジスタ１８３のソース及びドレインの他方に電気的に接続され、トランジスタ１８４のソース及びドレインの他方には、電位Ｖｂが与えられ、トランジスタ１８４のゲートには、入力信号ＩｎＡ２＿１が入力される。
【００６３】
なお、図５（Ａ）に示すように、図４（Ａ）に示すトランジスタ１６１及びトランジスタ１６２をＰチャネル型の電界効果トランジスタにすることにより、ＮＡＮＤ演算を行う演算回路を構成することもできる。また、図５（Ｂ）に示すように、図４（Ｂ）に示すトランジスタ１７１及びトランジスタ１７２をＮチャネル型の電界効果トランジスタにすることにより、ＮＯＲ演算を行う演算回路を構成することもできる。また、図５（Ｃ）に示すように、図４（Ｃ）に示すトランジスタ１８２をＰチャネル型の電界効果トランジスタにし、トランジスタ１８４をＮチャネル型の電界効果トランジスタにすることにより、ＥＯＲ演算を行う演算回路を構成することもできる。
【００６４】
また、本実施の形態の集積回路における演算回路の例は、上記構成に限定されず、例えば図１乃至図５のいずれか一つに示す演算回路を複数用いて、複数の信号を出力信号として出力する演算回路を構成することもできる。
【００６５】
図１乃至図５を用いて説明したように、本実施の形態における集積回路の一例では、第１の演算回路（例えば演算回路１０１＿１）及び第２の演算回路（例えば演算回路１０１＿２）を備え、第１の演算回路は、論理演算処理を行う演算部と、出力信号の電位を上記演算部の論理演算処理の結果に応じた値にするか否かを制御する第１のトランジスタ（例えばトランジスタ１２１）と、出力信号の電位を基準電位に応じた値に設定するか否かを制御する第２のトランジスタ（例えばトランジスタ１２２）と、第１のトランジスタ及び第２のトランジスタにより設定された電位を出力信号として出力するか否かを制御する第３のトランジスタ（例えばトランジスタ１２３）と、を備えることにより、論理演算処理を行う機能、及びデータを記憶する機能を併せ持つ演算回路を構成することができる。例えば、第１のトランジスタ及び第２のトランジスタをオフ状態にすることにより、保持容量などを用いなくとも演算回路にデータを記憶することができる。また、上記構成にすることにより、演算回路の構成を相補的な構成とする必要がないため、演算回路のトランジスタの数を、ＣＭＯＳ回路で構成する場合に比べて少なくすることができる。また、信号線の数を少なくすることができるため、回路面積を小さくすることができる。また、貫通電流を抑制することができ、消費電力を低減することができる。
【００６６】
また、本実施の形態における集積回路の一例では、上記第１のトランジスタ及び上記第２のトランジスタのそれぞれ、若しくは第３のトランジスタ、又は上記第１のトランジスタ乃至第３のトランジスタとしてオフ電流の低い電界効果トランジスタを用いることにより、オフ状態のときにおけるトランジスタのリーク電流を少なくすることができる。よって、長期のデータの保持が可能となり、他の不揮発性記憶回路にデータを待避させる必要がなくなるため、動作速度を向上させることができ、また、消費電力を低減することができる。
【００６７】
さらに、表１はＭＲＡＭに用いられる磁気トンネル接合素子（ＭＴＪ素子ともいう）と、酸化物半導体を用いたトランジスタ及びシリコン半導体を用いたトランジスタの積層（ＯＳ／Ｓｉともいう）を備える場合の上記不揮発性記憶回路との対比を示す。
【００６８】
【表１】
【００６９】
ＭＴＪ素子としては、磁性材料が用いられる。このため、ＭＴＪ素子をキュリー温度以上にすると磁性が失われてしまう欠点がある。また、ＭＴＪ素子は電流駆動であるため、シリコンのバイポーラデバイスと相性が良いが、バイポーラデバイスは集積化に不向きである。さらに、ＭＴＪ素子は、メモリの大容量化によって書き込み電流が増大し、消費電力が増大してしまうといった問題がある。
【００７０】
また、ＭＴＪ素子は、磁界耐性が弱く、強磁界にさらされるとスピンの向きが狂いやすい。また、ＭＴＪ素子に用いる磁性体は、ナノスケールにすることにより磁化揺らぎが生じる。
【００７１】
また、ＭＴＪ素子はビット当たりの材料コストから見ても高価である。
【００７２】
一方、本実施の形態で示す酸化物半導体を用いたトランジスタは、チャネルを形成する半導体材料が金属酸化物であること以外は、素子構造や動作原理がシリコンＭＯＳＦＥＴと同様である。また、酸化物半導体を用いたトランジスタは磁界の影響を受けず、ソフトエラーも生じにくい。このことからシリコン集積回路と非常に整合性が良いといえる。
【００７３】
（実施の形態２）
本実施の形態では、上記実施の形態に示す演算回路のトランジスタに適用可能な酸化物半導体層を含む電界効果トランジスタの例について説明する。
【００７４】
本実施の形態におけるトランジスタの構造例について、図６を用いて説明する。
【００７５】
図６（Ａ）に示すトランジスタは、導電層６０１＿ａと、絶縁層６０２＿ａと、半導体層６０３＿ａと、導電層６０５ａ＿ａと、導電層６０５ｂ＿ａと、を含む。
【００７６】
半導体層６０３＿ａは、領域６０４ａ＿ａ及び領域６０４ｂ＿ａを含む。領域６０４ａ＿ａ及び領域６０４ｂ＿ａは、互いに離間し、それぞれドーパントが添加された領域である。なお、領域６０４ａ＿ａ及び領域６０４ｂ＿ａの間の領域がチャネル形成領域になる。半導体層６０３＿ａは、被素子形成層６００＿ａの上に設けられる。なお、必ずしも領域６０４ａ＿ａ及び領域６０４ｂ＿ａを設けなくてもよい。
【００７７】
導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａは、半導体層６０３＿ａの上に設けられ、半導体層６０３＿ａに電気的に接続される。また、導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａの側面は、テーパ状である。
【００７８】
また、導電層６０５ａ＿ａは、領域６０４ａ＿ａの一部に重畳するが、必ずしもこれに限定されない。導電層６０５ａ＿ａを領域６０４ａ＿ａの一部に重畳させることにより、導電層６０５ａ＿ａ及び領域６０４ａ＿ａの間の抵抗値を小さくすることができる。また、導電層６０５ａ＿ａに重畳する半導体層６０３＿ａの領域の全てが領域６０４ａ＿ａである構造にしてもよい。
【００７９】
また、導電層６０５ｂ＿ａは、領域６０４ｂ＿ａの一部に重畳するが、必ずしもこれに限定されない。導電層６０５ｂ＿ａを領域６０４ｂ＿ａの一部に重畳させることにより、導電層６０５ｂ＿ａ及び領域６０４ｂ＿ａの間の抵抗を小さくすることができる。また、導電層６０５ｂ＿ａに重畳する半導体層６０３＿ａの領域の全てが領域６０４ｂ＿ａである構造にしてもよい。
【００８０】
絶縁層６０２＿ａは、半導体層６０３＿ａ、導電層６０５ａ＿ａ、及び導電層６０５ｂ＿ａの上に設けられる。
【００８１】
導電層６０１＿ａは、絶縁層６０２＿ａの一部の上に設けられ、絶縁層６０２＿ａを介して半導体層６０３＿ａに重畳する。絶縁層６０２＿ａを介して導電層６０１＿ａと重畳する半導体層６０３＿ａの領域がチャネル形成領域になる。
【００８２】
また、図６（Ｂ）に示すトランジスタは、導電層６０１＿ｂと、絶縁層６０２＿ｂと、半導体層６０３＿ｂと、導電層６０５ａ＿ｂと、導電層６０５ｂ＿ｂと、絶縁層６０６ａと、絶縁層６０６ｂと、絶縁層６０７と、を含む。
【００８３】
半導体層６０３＿ｂは、領域６０４ａ＿ｂ及び領域６０４ｂ＿ｂを含む。領域６０４ａ＿ｂ及び領域６０４ｂ＿ｂは、互いに離間し、それぞれドーパントが添加された領域である。半導体層６０３＿ｂは、例えば導電層６０５ａ＿ｂ、導電層６０５ｂ＿ｂ、及び被素子形成層６００＿ｂの上に設けられ、導電層６０５ａ＿ｂ及び導電層６０５ｂ＿ｂに電気的に接続される。なお、必ずしも領域６０４ａ＿ｂ及び領域６０４ｂ＿ｂを設けなくてもよい。
【００８４】
絶縁層６０２＿ｂは、半導体層６０３＿ｂの一部の上に設けられる。
【００８５】
導電層６０１＿ｂは、絶縁層６０２＿ｂの一部の上に設けられ、絶縁層６０２＿ｂを介して半導体層６０３＿ｂに重畳する。なお、絶縁層６０２＿ｂを介して導電層６０１＿ｂと重畳する半導体層６０３＿ｂの領域がトランジスタのチャネル形成領域になる。なお、導電層６０１＿ｂの上に絶縁層が設けられていてもよい。
【００８６】
絶縁層６０６ａは、絶縁層６０２＿ｂの上に設けられ、導電層６０１＿ｂにおける一対の側面の一方に接する。
【００８７】
絶縁層６０６ｂは、絶縁層６０２＿ｂの上に設けられ、導電層６０１＿ｂにおける一対の側面の他方に接する。
【００８８】
なお、絶縁層６０２＿ｂを介して絶縁層６０６ａ及び絶縁層６０６ｂに重畳する領域６０４ａ＿ｂ及び領域６０４ｂ＿ｂの部分のドーパントの濃度は、絶縁層６０６ａ及び絶縁層６０６ｂに重畳しない領域６０４ａ＿ｂ及び領域６０４ｂ＿ｂの部分のドーパントの濃度より低くてもよい。
【００８９】
導電層６０５ａ＿ｂ及び導電層６０５ｂ＿ｂは、半導体層６０３＿ｂの上に設けられる。
【００９０】
導電層６０５ａ＿ｂは、領域６０４ａ＿ｂに電気的に接続される。また、導電層６０５ａ＿ｂは、絶縁層６０６ａに接する。
【００９１】
導電層６０５ｂ＿ｂは、領域６０４ｂ＿ｂに電気的に接続される。また、導電層６０５ｂ＿ｂは、絶縁層６０６ｂに接する。
【００９２】
絶縁層６０７は、導電層６０１＿ｂ、導電層６０５ａ＿ｂ、導電層６０５ｂ＿ｂ、絶縁層６０６ａ、及び絶縁層６０６ｂの上に設けられる。
【００９３】
さらに、図６（Ａ）及び図６（Ｂ）に示す各構成要素について説明する。
【００９４】
被素子形成層６００＿ａ及び被素子形成層６００＿ｂとしては、例えば絶縁層、又は絶縁表面を有する基板などを用いることができる。また、予め素子が形成された層を被素子形成層６００＿ａ及び被素子形成層６００＿ｂとして用いることもできる。
【００９５】
導電層６０１＿ａ及び導電層６０１＿ｂのそれぞれは、トランジスタのゲートとしての機能を有する。なお、トランジスタのゲートとしての機能を有する層をゲート電極又はゲート配線ともいう。
【００９６】
導電層６０１＿ａ及び導電層６０１＿ｂとしては、例えばモリブデン、マグネシウム、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、若しくはスカンジウムなどの金属材料、又はこれらを主成分とする合金材料の層を用いることができる。また、導電層６０１＿ａ及び導電層６０１＿ｂに適用可能な材料の積層により、導電層６０１＿ａ及び導電層６０１＿ｂを構成することもできる。
【００９７】
絶縁層６０２＿ａ及び絶縁層６０２＿ｂのそれぞれは、トランジスタのゲート絶縁層としての機能を有する。
【００９８】
絶縁層６０２＿ａ及び絶縁層６０２＿ｂとしては、例えば酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、酸化ハフニウム層、又は酸化ランタン層を用いることができる。また、絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の積層により絶縁層６０２＿ａ及び絶縁層６０２＿ｂを構成することもできる。
【００９９】
また、絶縁層６０２＿ａ及び絶縁層６０２＿ｂとしては、例えば元素周期表における第１３族元素及び酸素元素を含む材料の絶縁層を用いることもできる。例えば、半導体層６０３＿ａ及び半導体層６０３＿ｂが第１３族元素を含む場合に、半導体層６０３＿ａ及び半導体層６０３＿ｂに接する絶縁層として第１３族元素を含む絶縁層を用いることにより、該絶縁層と酸化物半導体層との界面の状態を良好にすることができる。
【０１００】
第１３族元素及び酸素元素を含む材料としては、例えば酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどが挙げられる。なお、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多い物質のことをいい、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上の物質のことをいう。例えば、Ａｌ２Ｏｘ（ｘ＝３＋α、αは０より大きく１より小さい値）、Ｇａ２Ｏｘ（ｘ＝３＋α、αは０より大きく１より小さい値）、又はＧａｘＡｌ２−ｘＯ３＋α（ｘは０より大きく２より小さい値、αは０より大きく１より小さい値）で表記される材料を用いることもできる。
【０１０１】
また、絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の層の積層により絶縁層６０２＿ａ及び絶縁層６０２＿ｂを構成することもできる。例えば、複数のＧａ２Ｏｘで表記される酸化ガリウムを含む層の積層により絶縁層６０２＿ａ及び絶縁層６０２＿ｂを構成してもよい。また、Ｇａ２Ｏｘで表記される酸化ガリウムを含む絶縁層及びＡｌ２Ｏｘで表記される酸化アルミニウムを含む絶縁層の積層により絶縁層６０２＿ａ及び絶縁層６０２＿ｂを構成してもよい。
【０１０２】
半導体層６０３＿ａ及び半導体層６０３＿ｂのそれぞれは、トランジスタのチャネルが形成される層としての機能を有する。半導体層６０３＿ａ及び半導体層６０３＿ｂに適用可能な酸化物半導体としては、例えばＩｎ系酸化物（例えば酸化インジウムなど）、Ｓｎ系酸化物（例えば酸化スズなど）、又はＺｎ系酸化物（例えば酸化亜鉛など）などを用いることができる。
【０１０３】
また、上記金属酸化物としては、例えば、四元系金属酸化物、三元系金属酸化物、二元系金属酸化物などの金属酸化物を用いることもできる。なお、上記酸化物半導体として適用可能な金属酸化物は、特性のばらつきを減らすためのスタビライザーとしてガリウムを含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、上記スタビライザーとしてスズを含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、上記スタビライザーとしてハフニウムを含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、上記スタビライザーとしてアルミニウムを含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、上記スタビライザーとして、ランタノイドである、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、及びルテチウムの一つ又は複数を含んでいてもよい。また、上記酸化物半導体として適用可能な金属酸化物は、酸化シリコンを含んでいてもよい。
【０１０４】
例えば、四元系金属酸化物としては、例えばＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物などを用いることができる。
【０１０５】
また、三元系金属酸化物としては、例えばＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯともいう）、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、又はＩｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、又はＩｎ−Ｌｕ−Ｚｎ系酸化物などを用いることができる。
【０１０６】
また、二元系金属酸化物としては、例えばＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｓｎ系酸化物、又はＩｎ−Ｇａ系酸化物などを用いることができる。
【０１０７】
なお、例えばＩｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを含む酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
【０１０８】
また、酸化物半導体としては、ＩｎＬＯ３（ＺｎＯ）ｍ（ｍは０より大きい数）で表記される材料を用いることもできる。ＩｎＬＯ３（ＺｎＯ）ｍのＬは、Ｇａ、Ａｌ、Ｍｎ、及びＣｏから選ばれた一つ又は複数の金属元素を示す。
【０１０９】
また、酸化物半導体としては、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）又はＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。また、酸化物半導体としては、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）又はＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。
【０１１０】
しかし、これらに限られず、必要とする半導体特性（移動度、閾値電圧、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
【０１１１】
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
【０１１２】
また、半導体層６０３＿ａ及び半導体層６０３＿ｂとしては、ｃ軸に配向し、かつａｂ面、表面又は界面の方向から見て三角形状又は六角形状の原子配列を有し、ｃ軸において金属原子が層状又は金属原子と酸素原子とが層状に配列しており、ａｂ面においてａ軸又はｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌともいう）の層を用いることができる。
【０１１３】
ＣＡＡＣは、単結晶ではないが、非晶質のみから形成されている材料でもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【０１１４】
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は、一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。又は、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
【０１１５】
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
【０１１６】
このようなＣＡＡＣの例としては、例えば膜状に形成され、膜表面又は基板面に垂直な方向から観察すると三角形又は六角形の原子配列が認められ、かつその膜断面を観察すると金属原子又は金属原子及び酸素原子（又は窒素原子）の層状配列が認められる結晶を挙げることもできる。
【０１１７】
また、酸化物半導体としては、ｃ軸方向に配向する結晶領域の組成がＩｎ１＋σＧａ１−σＯ３（ＺｎＯ）Ｍ（ただし、０＜σ＜１、Ｍ＝１以上３以下の数）で表され、ｃ軸方向に配向する結晶領域を含む全体の半導体層の組成がＩｎＰＧａＱＯＲ（ＺｎＯ）Ｍ（ただし、０＜Ｐ＜２、０＜Ｑ＜２、Ｍ＝１以上３以下の数）で表される材料を用いることもできる。
【０１１８】
また、例えば、半導体層６０３＿ａ及び半導体層６０３＿ｂがＣＡＡＣの酸化物半導体層の場合において、トランジスタのチャネル長を３０ｎｍとするとき、半導体層６０３＿ａ及び半導体層６０３＿ｂの厚さを例えば５ｎｍ程度にしてもトランジスタにおける短チャネル効果を抑制することができる。
【０１１９】
ここで、ＣＡＡＣに含まれる結晶構造例について図７乃至図１０を用いてさらに説明する。なお、特に断りがない限り、図７乃至図１０は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図７において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
【０１２０】
図７（Ａ）では、１個の６配位のインジウム原子（６配位のＩｎともいう）と６配位のＩｎに近接する６個の４配位の酸素原子（４配位のＯともいう）と、を有する構造を示す。なお、Ｉｎなどの１個の金属原子と該金属原子に近接する酸素原子により構成される部分を小グループという。また、図７（Ａ）では、便宜のため、八面体構造を平面構造で示している。また、図７（Ａ）の上半分及び下半分には、それぞれ３個ずつ４配位のＯがある。また、図７（Ａ）に示す小グループの総電荷は０である。
【０１２１】
図７（Ｂ）では、１個の５配位のＧａと、５配位のＧａに近接する３個の３配位の酸素原子（３配位のＯともいう）と、５配位のＧａに近接する２個の４配位のＯと、を有する構造を示す。３個の３配位のＯのそれぞれは、いずれもａｂ面に存在する。また、図７（Ｂ）の上半分及び下半分のそれぞれには、１個ずつ４配位のＯがある。また、インジウム原子には、６配位だけではなく、５配位のインジウム原子（５配位のＩｎ）も存在するため、５配位のＩｎと、３個の３配位のＯと、２個の４配位のＯにより、図７（Ｂ）に示す構造を構成することもできる。また、図７（Ｂ）に示す小グループの総電荷は０である。
【０１２２】
図７（Ｃ）では、１個の４配位の亜鉛原子（４配位のＺｎともいう）と、４配位のＺｎに近接する４個の４配位のＯと、を有する構造を示す。図７（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。また、図７（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。なお、図７（Ｃ）に示す小グループの総電荷は０である。
【０１２３】
図７（Ｄ）では、１個の６配位のスズ原子（６配位のＳｎともいう）と、６配位のＳｎに近接する６個の４配位のＯと、を有する構造を示す。図７（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。なお、図７（Ｄ）に示す小グループの総電荷は＋１となる。
【０１２４】
図７（Ｅ）では、２個の亜鉛原子を含む小グループを示す。図７（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図７（Ｅ）に示す小グループの総電荷は−１となる。
【０１２５】
なお、複数の小グループの集合体を中グループといい、複数の中グループの集合体を大グループという。
【０１２６】
ここで、上記小グループ同士が結合する規則について説明する。例えば、図７（Ａ）に示す６配位のＩｎの上半分における３個の４配位のＯは、下方向に近接する３個の６配位のＩｎに結合し、下半分における３個の４配位のＯは、上方向に近接する３個の６配位のＩｎに結合する。また、５配位のＧａの上半分における１個の３配位のＯは、下方向に近接する１個の５配位のＧａに結合し、下半分における１個の３配位のＯは、上方向に近接する１個の５配位のＧａに結合する。また、４配位のＺｎの上半分における１個の４配位のＯは、下方向に近接する１個の４配位のＺｎに結合し、下半分における３個のＯは、上方向に近接する３個の４配位のＺｎに結合する。このように、金属原子の上方向における４配位のＯの数と、そのＯの下方向に近接する金属原子の数は等しく、同様に金属原子の下方向における４配位のＯの数と、そのＯの上方向に近接する金属原子の数は等しい。このとき、Ｏは４配位なので、下方向に近接する金属原子の数と、上方向に近接する金属原子の数の和は４になる。従って、金属原子の上方向における４配位のＯの数と、別の金属原子の下方向における４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は、結合することができる。例えば、６配位の金属原子（Ｉｎ又はＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子又は４配位の金属原子と結合することになる。
【０１２７】
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、この他にも、層構造の合計の電荷が０となるように、複数の小グループが結合して中グループを構成する。
【０１２８】
さらに、図８（Ａ）では、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する中グループのモデル図を示す。また、図８（Ｂ）では、３つの中グループで構成される大グループを示す。また、図８（Ｃ）では、図８（Ｂ）に示す層構造をｃ軸方向から観察した場合の原子配列を示す。
【０１２９】
なお、図８（Ａ）では、便宜のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分及び下半分のそれぞれに３個ずつ４配位のＯがあることを、丸枠の３として示している。同様に、図８（Ａ）において、Ｉｎの上半分及び下半分のそれぞれには、１個ずつ４配位のＯがあることを、丸枠の１として示している。また、同様に、図８（Ａ）では、下半分に１個の４配位のＯがあり、上半分に３個の４配位のＯがあるＺｎと、上半分に１個の４配位のＯがあり、下半分に３個の４配位のＯがあるＺｎと、を示している。
【０１３０】
図８（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の層構造を構成する中グループでは、上から順に、４配位のＯが３個ずつ上半分及び下半分にあるＳｎが、４配位のＯが１個ずつ上半分及び下半分にあるＩｎに結合し、該Ｉｎが、上半分に３個の４配位のＯがあるＺｎに結合し、且つ下半分の１個の４配位のＯ及び上記Ｚｎを介して、４配位のＯが３個ずつ上半分及び下半分にあるＩｎと結合し、該Ｉｎ原子が、上半分に１個の４配位のＯがあるＺｎ原子２個からなる小グループと結合し、且つ該小グループの下半分における１個の４配位のＯを介して４配位のＯが３個ずつ上半分及び下半分にあるＳｎ原子と結合している。複数の上記中グループが結合することにより、大グループが構成される。
【０１３１】
ここで、３配位のＯ及び４配位のＯの場合、結合１本当たりの電荷は、それぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位又は５配位）、Ｚｎ（４配位）、Ｓｎ（５配位又は６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループの電荷は＋１となる。そのため、Ｓｎを含む層構造を形成するためには、＋１である電荷を打ち消す−１の電荷が必要となる。電荷が−１となる構造として、図７（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
【０１３２】
さらに、図８（Ｂ）に示す大グループが繰り返された構造にすることにより、Ｉｎ−Ｓｎ−Ｚｎ系酸化物の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ酸化物の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０又は自然数）とする組成式で表すことができる。
【０１３３】
また、本実施の形態に示す他の四元系金属酸化物、三元系金属酸化物、二元系金属酸化物、その他の金属酸化物などを用いた場合も同様である。
【０１３４】
例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループのモデル図を図９（Ａ）に示す。
【０１３５】
図９（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分及び下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎに結合し、且つ該Ｚｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分及び下半分にあるＧａに結合し、且つ該Ｇａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分及び下半分にあるＩｎに結合している構成である。複数の上記中グループが結合することにより、大グループが構成される。
【０１３６】
図９（Ｂ）では、３つの中グループで構成される大グループを示す。また、図９（Ｂ）に示す層構造をｃ軸方向から観察した場合の原子配列を図９（Ｃ）に示す。
【０１３７】
ここで、Ｉｎ（６配位又は５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、Ｚｎ及びＧａのいずれかを含む小グループの電荷は０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
【０１３８】
なお、Ｉｎ−Ｇａ−Ｚｎ系酸化物の層構造を構成する中グループは、図９（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせて大グループを構成することもできる。
【０１３９】
具体的には、図９（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ系酸化物の結晶を得ることができる。得られるＩｎ−Ｇａ−Ｚｎ系酸化物の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数。）とする組成式で表される。
【０１４０】
ｎ＝１（ＩｎＧａＺｎＯ４）の場合、例えば結晶構造を図１０（Ａ）に示す構造にすることができる。また、Ｇａ及びＩｎは５配位をとるため、図７（Ｂ）を用いて説明したように、結晶構造を図１０（Ａ）に示す結晶構造におけるＧａがＩｎに置き換わった構造にすることもできる。
【０１４１】
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合、例えば結晶構造を図１０（Ｂ）に示す結晶構造にすることができる。なお、Ｇａ及びＩｎは５配位をとるため、図７（Ｂ）を用いて説明したように、結晶構造を図１０（Ｂ）に示す結晶構造におけるＧａがＩｎに置き換わった構造にすることもできる。
【０１４２】
以上がＣＡＡＣの構造例の説明である。ＣＡＡＣのように結晶性を有する酸化物半導体は、アモルファスの酸化物半導体と比べて欠陥が少ない。
【０１４３】
さらに、図６（Ａ）及び図６（Ｂ）に示す領域６０４ａ＿ａ、領域６０４ｂ＿ａ、領域６０４ａ＿ｂ、及び領域６０４ｂ＿ｂは、ドーパントが添加され、トランジスタのソース又はドレインとしての機能を有する。ドーパントとしては、例えば元素周期表における１３族の元素（例えば硼素など）、元素周期表における１５族の元素（例えば窒素、リン、及び砒素の一つ又は複数）、及び希ガス元素（例えばヘリウム、アルゴン、及びキセノンの一つ又は複数）の一つ又は複数を用いることができる。なお、トランジスタのソースとしての機能を有する領域をソース領域ともいい、トランジスタのドレインとしての機能を有する領域をドレイン領域ともいう。領域６０４ａ＿ａ、領域６０４ｂ＿ａ、領域６０４ａ＿ｂ、及び領域６０４ｂ＿ｂにドーパントを添加することにより導電層との間の抵抗を小さくすることができるため、トランジスタを微細化することができる。
【０１４４】
導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂのそれぞれは、トランジスタのソース又はドレインとしての機能を有する。なお、トランジスタのソースとしての機能を有する層をソース電極又はソース配線ともいい、トランジスタのドレインとしての機能を有する層をドレイン電極又はドレイン配線ともいう。
【０１４５】
導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂとしては、例えばアルミニウム、マグネシウム、クロム、銅、タンタル、チタン、モリブデン、若しくはタングステンなどの金属材料、又はこれらの金属材料を主成分とする合金材料の層を用いることができる。例えば、銅、マグネシウム、及びアルミニウムを含む合金材料の層により、導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂを構成することができる。また、導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂに適用可能な材料の積層により、導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂを構成することもできる。例えば、銅、マグネシウム、及びアルミニウムを含む合金材料の層と銅を含む層の積層により、導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂを構成することができる。
【０１４６】
また、導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂとしては、導電性の金属酸化物を含む層を用いることもできる。導電性の金属酸化物としては、例えば酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ、又は酸化インジウム酸化亜鉛を用いることができる。なお、導電層６０５ａ＿ａ、導電層６０５ｂ＿ａ、導電層６０５ａ＿ｂ、及び導電層６０５ｂ＿ｂに適用可能な導電性の金属酸化物は、酸化シリコンを含んでいてもよい。
【０１４７】
絶縁層６０６ａ及び絶縁層６０６ｂとしては、例えば絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の層を用いることができる。また、絶縁層６０６ａ及び絶縁層６０６ｂに適用可能な材料の積層により、絶縁層６０６ａ及び絶縁層６０６ｂを構成してもよい。
【０１４８】
絶縁層６０７は、トランジスタへの不純物の侵入を抑制する保護絶縁層としての機能を有する。
【０１４９】
絶縁層６０７としては、例えば絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の層を用いることができる。また、絶縁層６０７に適用可能な材料の積層により、絶縁層６０７を構成してもよい。例えば、酸化シリコン層、酸化アルミニウム層などにより、絶縁層６０７を構成してもよい。例えば、酸化アルミニウム層を用いることにより、半導体層６０３＿ｂへの不純物の侵入抑制効果をより高めることができ、また、半導体層６０３＿ｂ中の酸素の脱離抑制効果を高めることができる。
【０１５０】
なお、本実施の形態のトランジスタを、チャネル形成層としての機能を有する酸化物半導体層の一部の上に絶縁層を含み、該絶縁層を介して酸化物半導体層に重畳するように、ソース又はドレインとしての機能を有する導電層を含む構造としてもよい。上記構造である場合、絶縁層は、トランジスタのチャネル形成層を保護する層（チャネル保護層ともいう）としての機能を有する。チャネル保護層としての機能を有する絶縁層としては、例えば絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の層を用いることができる。また、絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の積層によりチャネル保護層としての機能を有する絶縁層を構成してもよい。
【０１５１】
また、被素子形成層６００＿ａ及び被素子形成層６００＿ｂの上に下地層を形成し、該下地層の上にトランジスタを形成してもよい。このとき、下地層としては、例えば絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の層を用いることができる。また、絶縁層６０２＿ａ及び絶縁層６０２＿ｂに適用可能な材料の積層により下地層を構成してもよい。例えば、酸化アルミニウム層及び酸化シリコン層の積層により下地層を構成することにより、下地層に含まれる酸素が半導体層６０３＿ａ及び半導体層６０３＿ｂを介して脱離するのを抑制することができる。
【０１５２】
さらに、本実施の形態におけるトランジスタの作製方法例として、図６（Ａ）に示すトランジスタの作製方法例について、図１１を用いて説明する。図１１は、図６に示すトランジスタの作製方法例を説明するための断面模式図である。
【０１５３】
まず、図１１（Ａ）に示すように、被素子形成層６００＿ａを準備し、被素子形成層６００＿ａの上に半導体層６０３＿ａを形成する。
【０１５４】
例えば、スパッタリング法を用いて半導体層６０３＿ａに適用可能な酸化物半導体材料の膜（酸化物半導体膜ともいう）を成膜することにより、半導体層６０３＿ａを形成することができる。なお、上記酸化物半導体膜を成膜した後に、該酸化物半導体膜の一部をエッチングしてもよい。また、希ガス雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で酸化物半導体膜を成膜してもよい。
【０１５５】
また、スパッタリングターゲットとして、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］、４：２：３［原子数比］、３：１：２［原子数比］、１：１：２［原子数比］、２：１：３［原子数比］、又は３：１：４［原子数比］の組成比である酸化物ターゲットを用いて酸化物半導体膜を成膜してもよい。上記組成比である酸化物ターゲットを用いることにより、結晶性の高い酸化物半導体膜を成膜することができ、多結晶又はＣＡＡＣが形成されやすくなる。
【０１５６】
また、スパッタリングターゲットとして、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２［原子数比］、２：１：３［原子数比］、１：１：１［原子数比］、又は２０：４５：３５［原子数比］の組成比である酸化物ターゲットを用いて酸化物半導体膜を成膜してもよい。上記組成比である酸化物ターゲットを用いることにより、結晶性の高い酸化物半導体膜を成膜することができ、多結晶又はＣＡＡＣが形成されやすくなる。
【０１５７】
また、スパッタリングターゲットとして、Ｉｎ：Ｚｎ＝５０：１乃至Ｉｎ：Ｚｎ＝１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：４）、好ましくはＩｎ：Ｚｎ＝２０：１乃至Ｉｎ：Ｚｎ＝１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１乃至Ｉｎ２Ｏ３：ＺｎＯ＝１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１乃至Ｉｎ：Ｚｎ＝１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２乃至Ｉｎ２Ｏ３：ＺｎＯ＝３：４）の組成比である酸化物ターゲットを用いてＩｎ−Ｚｎ系酸化物の膜を成膜してもよい。また、Ｉｎ−Ｚｎ系酸化物半導体膜の成膜に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｓ：Ｕ：Ｒのとき、Ｒ＞１．５Ｓ＋Ｕとする。Ｉｎの量を多くすることにより、トランジスタの電界効果移動度（単に移動度ともいう）を向上させることができる。
【０１５８】
また、スパッタリング法を用いる場合、例えば、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で半導体層６０３＿ａを形成する。このとき、希ガスと酸素の混合雰囲気下で半導体層６０３＿ａを形成する場合には、希ガスの量に対して酸素の量が多い方が好ましい。
【０１５９】
また、スパッタリング法を用いた成膜を行う場合、堆積される膜中に水素、水、水酸基、又は水素化物（水素化合物ともいう）などの不純物が含まれないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑えることが好ましい。
【０１６０】
例えば、スパッタリング法を用いて膜を成膜する前に、スパッタリング装置の予備加熱室において予備加熱処理を行ってもよい。上記予備加熱処理を行うことにより、上記不純物を脱離することができる。
【０１６１】
また、スパッタリング法を用いて成膜する前に、例えばアルゴン、窒素、ヘリウム、又は酸素雰囲気下で、ターゲット側に電圧を印加せずに、基板側にＲＦ電源を用いて電圧を印加し、プラズマを形成して被形成面を改質する処理（逆スパッタともいう）を行ってもよい。逆スパッタを行うことにより、被形成面に付着している粉状物質（パーティクル、ごみともいう）を除去することができる。
【０１６２】
また、スパッタリング法を用いて成膜する場合、吸着型の真空ポンプなどを用いて、膜を成膜する成膜室内の残留水分を除去することができる。吸着型の真空ポンプとしては、例えばクライオポンプ、イオンポンプ、又はチタンサブリメーションポンプなどを用いることができる。また、コールドトラップを設けたターボ分子ポンプを用いて成膜室内の残留水分を除去することもできる。上記真空ポンプを用いることにより、上記不純物を含む排気の逆流を低減することができる。
【０１６３】
また、スパッタリングガスとして、例えば上記不純物が除去された高純度ガスを用いることにより、形成される膜の上記不純物の濃度を低減することができる。例えば、スパッタリングガスとして、露点−７０℃以下であるガスを用いることが好ましい。
【０１６４】
また、スパッタリング法の代わりに真空蒸着法、ＰＥＣＶＤ（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、又はＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法などを用いて酸化物半導体膜を成膜してもよい。
【０１６５】
また、本実施の形態におけるトランジスタの作製方法例において、膜の一部をエッチングして層を形成する場合、例えば、フォトリソグラフィ工程により膜の一部の上にレジストマスクを形成し、レジストマスクを用いて膜をエッチングすることにより、層を形成することができる。なお、この場合、層の形成後にレジストマスクを除去する。
【０１６６】
また、半導体層６０３＿ａとしてＣＡＡＣである酸化物半導体層を形成する場合、スパッタリング法を用い、酸化物半導体膜が形成される被素子形成層の温度を１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５００℃以下にして酸化物半導体膜を成膜する。被素子形成層の温度を高くして酸化物半導体膜を成膜することにより、膜中の不純物濃度が低減し、作製されるトランジスタの電界効果移動度を向上させ、ゲートバイアス・ストレスに対する安定性を高めることができる。また、酸化物半導体膜中の原子配列が整い、高密度化され、多結晶またはＣＡＡＣが形成されやすくなる。さらに、酸素ガス雰囲気で成膜することでも、希ガスなどの余分な原子が含まれないため、多結晶またはＣＡＡＣが形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。また、酸化物半導体膜を薄くするほど、トランジスタの短チャネル効果が低減される。
【０１６７】
また、このとき、被素子形成層６００＿ａは平坦であることが好ましい。例えば、被素子形成層６００＿ａの平均面粗さは、１ｎｍ以下、さらには０．３ｎｍ以下ｎｍ以下であることが好ましい。被素子形成層６００＿ａの平坦性を向上させることにより、アモルファス状態の酸化物半導体以上に移動度を向上させることができる。例えば、化学的機械研磨（ＣＭＰ）処理及びプラズマ処理の一つ又は複数により、被素子形成層６００＿ａを平坦化することができる。このとき、プラズマ処理には、希ガスイオンで表面をスパッタリングする処理やエッチングガスを用いて表面をエッチングする処理も含まれる。
【０１６８】
次に、図１１（Ｂ）に示すように、半導体層６０３＿ａの上に導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａを形成する。
【０１６９】
例えば、スパッタリング法などを用いて導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａに適用可能な材料の膜を第１の導電膜として成膜し、該第１の導電膜の一部をエッチングすることにより導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａを形成することができる。
【０１７０】
次に、図１１（Ｃ）に示すように、半導体層６０３＿ａに接するように絶縁層６０２＿ａを形成する。
【０１７１】
例えば、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガスと酸素の混合雰囲気下で、スパッタリング法を用いて絶縁層６０２＿ａに適用可能な膜を成膜することにより、絶縁層６０２＿ａを形成することができる。絶縁層６０２＿ａを形成する際の被素子形成層６００＿ａの温度は、室温以上３００℃以下であることが好ましい。
【０１７２】
また、絶縁層６０２＿ａを形成する前にＮ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行い、露出している半導体層６０３＿ａの表面に付着した吸着水などを除去してもよい。プラズマ処理を行った場合、その後、大気に触れることなく、絶縁層６０２＿ａを形成することが好ましい。
【０１７３】
次に、図１１（Ｄ）に示すように、絶縁層６０２＿ａの上に導電層６０１＿ａを形成する。
【０１７４】
例えば、スパッタリング法などを用いて導電層６０１＿ａに適用可能な材料の膜を第２の導電膜として成膜し、該第２の導電膜の一部をエッチングすることにより導電層６０１＿ａを形成することができる。
【０１７５】
また、図６（Ａ）に示すトランジスタの作製方法の一例では、例えば６００℃以上７５０℃以下、又は６００℃以上基板の歪み点未満の温度で加熱処理を行う。例えば、酸化物半導体膜を成膜した後、酸化物半導体膜の一部をエッチングした後、第１の導電膜を成膜した後、第１の導電膜の一部をエッチングした後、絶縁層６０２＿ａを形成した後、第２の導電膜を成膜した後、又は第２の導電膜の一部をエッチングした後に上記加熱処理を行う。上記加熱処理を行うことにより、水素、水、水酸基、又は水素化物などの不純物が半導体層６０３＿ａから排除される。
【０１７６】
なお、上記加熱処理を行う加熱処理装置としては、電気炉、又は抵抗発熱体などの発熱体からの熱伝導又は熱輻射により被処理物を加熱する装置を用いることができ、例えばＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置又はＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置などのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、例えばハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、又は高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。また、ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスとしては、例えば希ガス、又は加熱処理によって被処理物と反応しない不活性気体（例えば窒素）を用いることができる。
【０１７７】
また、上記加熱処理を行った後、その加熱温度を維持しながら又はその加熱温度から降温する過程で該加熱処理を行った炉と同じ炉に高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エア（露点が−４０℃以下、好ましくは−６０℃以下の雰囲気）を導入してもよい。このとき、酸素ガス又はＮ２Ｏガスは、水、水素などを含まないことが好ましい。また、加熱処理装置に導入する酸素ガス又はＮ２Ｏガスの純度を、６Ｎ以上、好ましくは７Ｎ以上、すなわち、酸素ガス又はＮ２Ｏガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下とすることが好ましい。酸素ガス又はＮ２Ｏガスの作用により、半導体層６０３＿ａに酸素が供給され、半導体層６０３＿ａ中の酸素欠乏に起因する欠陥を低減することができる。なお、上記高純度の酸素ガス、高純度のＮ２Ｏガス、又は超乾燥エアの導入は、上記加熱処理時に行ってもよい。
【０１７８】
また、図６（Ａ）に示すトランジスタの作製方法の一例では、半導体層６０３＿ａ形成後、導電層６０５ａ＿ａ及び導電層６０５ｂ＿ａ形成後、絶縁層６０２＿ａ形成後、導電層６０１＿ａ形成後、又は上記加熱処理後に酸素プラズマによる酸素ドーピング処理など、酸素イオンを電界で加速させる方法を用いて酸化物半導体膜に酸素を注入してもよい。例えば２．４５ＧＨｚの高密度プラズマにより酸素ドーピング処理を行ってもよい。また、イオン注入法を用いて酸素ドーピング処理を行ってもよい。酸素ドーピング処理を行うことにより、作製されるトランジスタの電気特性のばらつきを低減することができる。例えば、酸素ドーピング処理を行い、絶縁層６０２＿ａを、化学量論的組成比より酸素が多い状態にする。
【０１７９】
半導体層６０３＿ａに接する絶縁層中の酸素を過剰にすることにより、半導体層６０３＿ａに酸素が供給されやすくなる。よって、半導体層６０３＿ａ中、又は絶縁層６０２＿ａと、半導体層６０３＿ａとの界面における酸素欠陥を低減することができるため、半導体層６０３＿ａのキャリア濃度をより低減することができる。また、これに限定されず、製造過程により半導体層６０３＿ａに含まれる酸素を過剰にした場合であっても、半導体層６０３＿ａに接する上記絶縁層により、半導体層６０３＿ａからの酸素の脱離を抑制することができる。
【０１８０】
例えば、絶縁層６０２＿ａとして、酸化ガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムの組成をＧａ２Ｏｘにすることができる。
【０１８１】
また、絶縁層６０２＿ａとして、酸化アルミニウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化アルミニウムの組成をＡｌ２Ｏｘにすることができる。
【０１８２】
また、絶縁層６０２＿ａとして、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムを含む絶縁層を形成する場合、該絶縁層に酸素を供給し、酸化ガリウムアルミニウム又は酸化アルミニウムガリウムの組成をＧａｘＡｌ２−ｘＯ３＋αとすることができる。
【０１８３】
以上の工程によって、半導体層６０３＿ａから、水素、水、水酸基、又は水素化物（水素化合物ともいう）などの不純物を排除し、且つ半導体層６０３＿ａに酸素を供給することにより、酸化物半導体層を高純度化させることができる。
【０１８４】
さらに、上記加熱処理とは別に、絶縁層６０２＿ａを形成した後に、不活性ガス雰囲気下、又は酸素ガス雰囲気下で加熱処理（好ましくは２００℃以上６００℃以下、例えば２５０℃以上３５０℃以下）を行ってもよい。
【０１８５】
上記に示す被素子形成層６００＿ａの加熱温度又は酸化物半導体膜の成膜後の加熱処理の温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上である。酸化物半導体膜の成膜後の加熱処理では、３００℃以上であれば膜中に含まれる水素等の不純物を放出させ、該不純物を除去すること（脱水化、脱水素化）ができる。
【０１８６】
上記加熱処理は酸素中で行うことができるが、上記脱水化・脱水素化を窒素雰囲気又は減圧下で行ってから、酸素雰囲気中で熱処理をするように２段階で行うようにしてもよい。脱水化・脱水素化後に酸素を含む雰囲気中で熱処理することにより、酸化物半導体中に酸素を加えることも可能となり、上記加熱処理の効果をより高めることができる。また、上記加酸化処理を、酸化物半導体層に接するように絶縁層を設けた状態で熱処理を行ってもよい。例えば酸化物半導体層中及び酸化物半導体層に積層する層との界面には、酸素欠損による欠陥が生成されやすいが、上記加熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することができる。上記過剰な酸素は、主に格子間に存在する酸素であり、その酸素濃度を１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下にすることにより、例えば結晶化した場合であっても結晶に歪みなどを与えることなく酸化物半導体層中に酸素を含ませることができる。
【０１８７】
また、酸化物半導体膜の成膜後に加熱処理を行うことにより、作製されるトランジスタのゲートバイアス・ストレスに対する安定性を高めることができる。また、トランジスタの電界効果移動度を向上させることもできる。
【０１８８】
さらに、図１１（Ｅ）に示すように、導電層６０１＿ａが形成される側から半導体層６０３＿ａにドーパントを添加することにより、絶縁層６０２＿ａを介して自己整合で領域６０４ａ＿ａ及び領域６０４ｂ＿ａを形成する。
【０１８９】
例えば、イオンドーピング装置又はイオン注入装置を用いてドーパントを添加することができる。
【０１９０】
なお、図６（Ａ）に示すトランジスタの作製方法例を示したが、これに限定されず、例えば図６（Ｂ）に示す各構成要素において、名称が図６（Ａ）に示す各構成要素と同じであり且つ機能の少なくとも一部が図６（Ａ）に示す各構成要素と同じであれば、図６（Ａ）に示すトランジスタの作製方法例の説明を適宜援用することができる。
【０１９１】
図６乃至図１１を用いて説明したように、本実施の形態におけるトランジスタの一例では、ゲートとしての機能を有する導電層と、ゲート絶縁層としての機能を有する絶縁層と、ゲート絶縁層としての機能を有する絶縁層を介してゲートとしての機能を有する導電層に重畳し、チャネルが形成される酸化物半導体層と、酸化物半導体層に電気的に接続され、ソース及びドレインの一方としての機能を有する導電層と、酸化物半導体層に電気的に接続され、ソース及びドレインの他方としての機能を有する導電層と、を含む構成にすることにより、トランジスタを構成することができる。
【０１９２】
また、本実施の形態におけるトランジスタの一例では、酸化物半導体層のキャリア濃度を１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、さらに好ましくは１×１０１１／ｃｍ３未満にすることができる。
【０１９３】
酸化物半導体をトランジスタに適用するにはキャリア濃度を１０１８／ｃｍ３以下にすることが好ましい。ＩｎあるいはＺｎを含む酸化物半導体は、ＧａやＳｎを酸化物半導体を構成する一元素として含ませることのみならず、上記のように酸化物半導体膜の高純度化（水素等の除去）を図ることや、成膜後の熱処理をすることによってキャリア濃度を１０１８／ｃｍ３以下にすることができる。
【０１９４】
また、酸化物半導体膜を成膜する際の加熱処理及び成膜後の加熱処理の一つ又は複数を行うことにより、トランジスタの閾値電圧をプラスシフトさせ、ノーマリ・オフ化させることができ、また、チャネル幅１μｍあたりのオフ電流を、１０ａＡ（１×１０−１７Ａ）以下、さらには１ａＡ（１×１０−１８Ａ）以下、さらには１０ｚＡ（１×１０−２０Ａ）以下、さらには１ｚＡ（１×１０−２１Ａ）以下、さらには１００ｙＡ（１×１０−２２Ａ）以下にすることができる。トランジスタのオフ電流は、低ければ低いほどよいが、本実施の形態におけるトランジスタのオフ電流の下限値は、約１０−３０Ａ／μｍであると見積もられる。
【０１９５】
本実施の形態の酸化物半導体層を含むトランジスタを、例えば上記実施の形態における演算回路における出力信号の電位を制御するためのトランジスタに用いることにより、演算回路におけるデータの保持時間を長くすることができる。
【０１９６】
また、本実施の形態におけるトランジスタの一例は、他のトランジスタ（例えば、元素周期表における第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタ）と積層させることができる。よって、同一基板上に上記酸化物半導体層を含むトランジスタ及び上記他のトランジスタを形成しつつ、回路面積を縮小することができる。
【０１９７】
また、上記酸化物半導体を用いたトランジスタは、非晶質又は結晶のいずれの場合であってあっても比較的高い電界効果移動度を得ることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体膜から不純物を除去して高純度化することにより、結晶化を図ることもできる。例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体では３１ｃｍ２／Ｖｓ超、好ましくは３９ｃｍ２／Ｖｓ超、より好ましくは６０ｃｍ２／Ｖｓ超の電界効果移動度を得ることも可能である。また、高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓを超える電界効果移動度を実現することも可能になると示唆される。また、本実施の形態におけるトランジスタの一例では、酸化物半導体層の欠陥密度が少ないほどトランジスタの電界効果移動度が高くなると示唆される。その理由について以下に説明する。
【０１９８】
酸化物半導体層を含む電界効果トランジスタに限らず、実際に測定される電界効果トランジスタの電界効果移動度は、様々な理由によって本来の電界効果移動度よりも低くなる。電界効果移動度を低下させる要因としては、半導体層内部の欠陥や半導体層と絶縁層との界面の欠陥がある。例えば、Ｌｅｖｉｎｓｏｎモデルを用いると、酸化物半導体層に欠陥がないと仮定した場合のトランジスタの電界効果移動度を理論的に導き出すことができる。
【０１９９】
半導体層本来の電界効果移動度をμ０とし、測定される電界効果移動度をμとし、半導体層中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、測定される電界効果移動度であるμは、下記の式（１）で表される。
【０２００】
【数１】
【０２０１】
上記式（１）において、Ｅはポテンシャル障壁の高さであり、ｋはボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルにおいて、ポテンシャル障壁の高さであるＥは、下記の式（２）で表される。
【０２０２】
【数２】
【０２０３】
上記式（２）において、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎはチャネルのキャリア面濃度、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧（ゲートとソースの間の電圧）、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。さらに、線形領域におけるドレイン電流Ｉｄ（ドレインとソースの間の電流）は、下記の式（３）で表される。
【０２０４】
【数３】
【０２０５】
上記式（３）において、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。さらに、上式の両辺をＶｇで割り、更に両辺の対数を取ると、式（３）を下記の式（４）に変換することができる。
【数４】
【０２０６】
上記式（４）において、右辺はＶｇの関数である。式（４）からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとする直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価することができる。
例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］である酸化物半導体膜の欠陥密度Ｎは、１×１０１２／ｃｍ２程度である。
【０２０７】
上記の方法により求めた欠陥密度などをもとに、上記の式（１）及び式（２）を用いて本来の半導体層の電界効果移動度であるμ０を求めると、μ０＝１２０ｃｍ２／Ｖｓとなる。通常、欠陥のあるＩｎ−Ｇａ−Ｚｎ系酸化物で測定される電界効果移動度は、４０ｃｍ２／Ｖｓ程度であるが、しかし、半導体内部及び半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。このことから、欠陥が少ないほど酸化物半導体の移動度、さらにはトランジスタの電界効果移動度は高いことがわかる。例えばＣＡＡＣなどの酸化物半導体層は、欠陥密度が低い。
【０２０８】
ただし、半導体層内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、チャネルとゲート絶縁層との界面からｘだけ離れた場所における移動度μ１は、下記の式（５）で表される。
【数５】
【０２０９】
上記式（５）において、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂ及びｌは、実際の測定結果より求めることができ、上記の測定結果では、Ｂ＝２．３８×１０７ｃｍ／ｓ、ｌ＝１０ｎｍ（界面散乱が及ぶ深さ）となる。式（５）では、Ｄが増加する（すなわち、ゲート電圧が高くなる）と式（５）の第２項が増加するため、Ｄが増加すると移動度μ１は低下することがわかる。
【０２１０】
半導体層内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２の計算結果を図１２に示す。なお、上記計算には、シノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用する。また、酸化物半導体層において、バンドギャップを２．８ｅＶとし、電子親和力を４．７ｅＶとし、比誘電率を１５とし、厚さを１５ｎｍとする。さらに、トランジスタにおいて、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５ｅＶ、４．６ｅＶ、４．６ｅＶとする。また、ゲート絶縁層において、厚さを１００ｎｍとし、比誘電率を４．１とする。さらに、トランジスタにおいて、チャネル長及びチャネル幅をともに１０μｍとし、ドレイン電圧Ｖｄを０．１Ｖとする。
【０２１１】
図１２に示すように、ゲート電圧Ｖｇが１Ｖ付近のときの電界効果移動度は、１００ｃｍ２／Ｖｓ以上と高いが、ゲート電圧Ｖｇがさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓともいう）が望ましい。
【０２１２】
さらに、上記のように高い電界効果移動度の酸化物半導体を用いた、微細なトランジスタにおける電気特性の計算結果を以下に示す。
【０２１３】
まず、計算に用いたトランジスタの断面構造を図１３に示す。図１３に示すトランジスタは酸化物半導体層にＮ型の半導体領域６５３ａ及び６５３ｂ、並びに半導体領域６５３ｃを有する。半導体領域６５３ａ及び半導体領域６５３ｂの抵抗率は２×１０−３Ωｃｍとする。
【０２１４】
図１３（Ａ）に示すトランジスタは、下地絶縁物６５１及び埋め込み絶縁物６５２の上に設けられる。埋め込み絶縁物６５２は、酸化アルミニウムを用いて下地絶縁物６５１に埋め込まれるように設けられる。埋め込み絶縁物６５２を設けることにより、半導体領域６５３ｃに酸素を供給しやすくすることができる。
【０２１５】
また、図１３（Ａ）に示すトランジスタは、半導体領域６５３ａと、半導体領域６５３ｂと、半導体領域６５３ｃと、ゲート絶縁層６５４と、ゲート電極６５５と、側壁絶縁物６５６ａと、側壁絶縁物６５６ｂと、絶縁層６５７と、ソース電極６５８ａと、ドレイン電極６５８ｂと、を含む。
【０２１６】
半導体領域６５３ｃは、半導体領域６５３ａ及び半導体領域６５３ｂの間に挟まれて設けられる。半導体領域６５３ｃは、チャネル形成領域となる真性の半導体領域である。
【０２１７】
ゲート電極６５５は、ゲート絶縁層６５４の上に設けられる。なお、ゲート電極６５５の幅を３３ｎｍとする。
【０２１８】
側壁絶縁物６５６ａ及び側壁絶縁物６５６ｂは、ゲート電極６５５の側面に接するように設けられる。図１３（Ａ）に示すトランジスタでは、側壁絶縁物６５６ａの下の半導体領域は、Ｎ型の半導体領域６５３ａに含まれ、側壁絶縁物６５６ｂの下の半導体領域は、Ｎ型の半導体領域６５３ｂに含まれる。なお、側壁絶縁物６５６ａ及び側壁絶縁物６５６ｂのそれぞれの幅を５ｎｍとする。
【０２１９】
絶縁層６５７は、ゲート電極６５５の上に設けられる。絶縁層６５７は、ゲート電極６５５と他の配線との短絡を防止する機能を有する。
【０２２０】
ソース電極６５８ａは、半導体領域６５３ａに接する。
【０２２１】
ドレイン電極６５８ｂは、半導体領域６５３ｂに接する。
【０２２２】
なお、図１３（Ａ）に示すトランジスタにおけるチャネル幅を３３ｎｍとする。
【０２２３】
また、図１３（Ｂ）に示すトランジスタは、図１３（Ａ）に示すトランジスタと比較して、側壁絶縁物６５６ａ及び側壁絶縁物６５６ｂの下の半導体領域の導電型が異なる。図１３（Ｂ）に示すトランジスタでは、側壁絶縁物６５６ａ及び側壁絶縁物６５６ｂの下の半導体領域は、真性の半導体領域６５３ｃに含まれる。すなわち、図１３（Ｂ）に示すトランジスタは、半導体領域６５３ａとゲート電極６５５が重ならない領域及び半導体領域６５３ｃとゲート電極６５５が重ならない領域を含む。この領域のそれぞれをオフセット領域といい、その幅をオフセット長（Ｌｏｆｆともいう）という。図１３（Ｂ）において、オフセット長は、側壁絶縁物６５６ａ及び側壁絶縁物６５６ｂのそれぞれの幅と同じである。
【０２２４】
なお、計算に使用するその他のパラメータは上記のとおりである。また、計算には、シノプシス社製デバイス計算ソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。
【０２２５】
図１４は、図１３（Ａ）に示される構造のトランジスタのドレイン電流Ｉｄ（実線）及び電界効果移動度μ（点線）のゲート電圧Ｖｇ（ゲートとソースの電位差）の依存性を示す図である。ドレイン電流Ｉｄは、ドレイン電圧Ｖｄ（ドレインとソースの電位差）を＋１Ｖとし、電界効果移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
【０２２６】
図１４（Ａ）は、ゲート絶縁層６５４の厚さが１５ｎｍであるトランジスタの場合の図であり、図１４（Ｂ）は、ゲート絶縁層６５４の厚さが１０ｎｍであるトランジスタの場合の図であり、図１４（Ｃ）は、ゲート絶縁層６５４の厚さが５ｎｍであるトランジスタの場合の図である。図１４（Ａ）乃至図１４（Ｃ）に示すように、ゲート絶縁層６５４が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、電界効果移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った傾向が無い。また、ゲート電圧１Ｖ前後で、ドレイン電流Ｉｄの値は、記憶回路などで必要とされる１０μＡを超える。
【０２２７】
図１５は、図１３（Ｂ）に示す構造で、オフセット長（Ｌｏｆｆ）を５ｎｍであるトランジスタのドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧Ｖｇ依存性を示す図である。ここでは、ドレイン電圧Ｖｄを＋１Ｖとしてドレイン電流Ｉｄを計算し、ドレイン電圧Ｖｄを＋０．１Ｖとして電界効果移動度μを計算する。さらに、図１５（Ａ）は、ゲート絶縁層６５４の厚さが１５ｎｍである場合の図であり、図１５（Ｂ）は、ゲート絶縁層６５４の厚さが１０ｎｍである場合の図であり、図１５（Ｃ）は、ゲート絶縁層６５４の厚さが５ｎｍである場合の図である。
【０２２８】
また、図１６は、図１３（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧依存性を示す。ここでは、ドレイン電流Ｉｄを、ドレイン電圧Ｖｄを＋１Ｖとして計算し、移動度μはドレイン電圧Ｖｄを＋０．１Ｖとして計算する。図１６（Ａ）は、ゲート絶縁層６５４の厚さが１５ｎｍである場合の図であり、図１６（Ｂ）は、ゲート絶縁層６５４の厚さが１０ｎｍである場合の図であり、図１６（Ｃ）は、ゲート絶縁層６５４の厚さが５ｎｍの場合の図である。
【０２２９】
図１４乃至図１６からわかるように、いずれもゲート絶縁層６５４が薄くなるほど、トランジスタのオフ電流が顕著に低下する一方、移動度μのピーク値やトランジスタのオン電流には目立った傾向が無い。
【０２３０】
なお、電界効果移動度μのピークは、図１４では８０ｃｍ２／Ｖｓ程度であるが、図１５では６０ｃｍ２／Ｖｓ程度であり、図１６では４０ｃｍ２／Ｖｓ程度であることから、オフセット長（Ｌｏｆｆ）が増加するほど低下する。また、トランジスタのオフ電流も同様な傾向がある。一方、トランジスタのオン電流は、オフセット長（Ｌｏｆｆ）が増加すると共に減少するが、トランジスタのオフ電流の減少に比べるとはるかに緩やかである。また、いずれのトランジスタもゲート電圧１Ｖ前後で、ドレイン電流は、例えば記憶回路などで必要とされる１０μＡを超える。
【０２３１】
上記に示すように、酸化物半導体を含むトランジスタでは、電界効果移動度を高くすることもできるため、上記実施の形態における演算回路を支障なく動作させることができる。
【０２３２】
さらに、上記トランジスタの一例として、チャネル形成層としてＩｎ、Ｓｎ、Ｚｎを含有する酸化物半導体層を含むトランジスタの例について説明する。
【０２３３】
例えば、Ｉｎ、Ｓｎ、及びＺｎを主成分とする酸化物半導体層と、厚さ１００ｎｍのゲート絶縁層を含み、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍであるトランジスタの特性を図１７（Ａ）乃至図１７（Ｃ）に示す。なお、Ｖｄは１０Ｖとする。
【０２３４】
図１７（Ａ）は、被素子形成層を意図的に加熱せず、スパッタリング法を用いてＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を成膜して酸化物半導体層を形成したときにおけるトランジスタの特性を示す図である。図１７（Ａ）において、電界効果移動度は１８．８ｃｍ２／Ｖｓである。一方、図１７（Ｂ）は、基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を成膜して酸化物半導体層を形成したときのトランジスタの特性を示す図である。図１７（Ｂ）において、電界効果移動度は３２．２ｃｍ２／Ｖｓである。よって、意図的に加熱することにより、トランジスタの電界効果移動度が向上することがわかる。
【０２３５】
また、図１７（Ｃ）は、Ｉｎ、Ｓｎ、及びＺｎを主成分とする酸化物半導体膜を２００℃でスパッタリング法を用いて成膜して酸化物半導体層を形成した後、６５０℃で加熱処理をしたときのトランジスタの特性を示す図である。図１７（Ｃ）において、電界効果移動度は３４．５ｃｍ２／Ｖｓである。よって、酸化物半導体膜を成膜した後に加熱処理をすることによって、上記電界効果移動度が高くなることがわかる。
【０２３６】
なお、Ｉｎ、Ｓｎ、及びＺｎを主成分とする酸化物半導体層に酸素イオンを注入し、加熱処理により該酸化物半導体に含まれる水素、水、水酸基、又は水素化物などの不純物を放出させ、その加熱処理と同時に又はその後の加熱処理により酸化物半導体層を結晶化させても良い。上記結晶化又は再結晶化の処理により結晶性の良い非単結晶酸化物半導体層を得ることができる。
【０２３７】
また、被素子形成層を意図的に加熱しないで形成されたＩｎ、Ｓｎ、及びＺｎを主成分とする酸化物半導体層を含むトランジスタは、例えば図１７（Ａ）に示すように、閾値電圧がマイナスになってしまう傾向がある。しかし、被素子形成層を意図的に加熱して形成された酸化物半導体層を用いた場合、例えば図１７（Ｂ）に示すように、加熱しない場合と比べて閾値電圧が高くなる。よって、酸化物半導体膜を成膜する際の加熱及び成膜後の加熱処理の一つ又は複数により、トランジスタがノーマリ・オフになりやすくなることがわかる。
【０２３８】
また、Ｉｎ、Ｓｎ及びＺｎの比率を変えることによってもトランジスタの閾値電圧を制御することができる。例えば、酸化物半導体膜の組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることにより、トランジスタをノーマリ・オフ型にしやすくすることができる。
【０２３９】
さらに、例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ゲートバイアス・ストレス試験（ＢＴ試験ともいう）を行うと、ドリフトが±１．５Ｖ未満、好ましくは１．０Ｖ未満となる。よって、酸化物半導体膜を成膜する際の加熱及び成膜後の加熱処理の一つ又は複数を行うことにより、ゲートバイアス・ストレスに対する安定性が高くなることがわかる。ここで、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタにおけるＢＴ試験の結果を図１８及び図１９に示す。なお、ＢＴ試験としては、プラスＢＴ試験とマイナスＢＴ試験を行った。
【０２４０】
プラスＢＴ試験としては、まず被素子形成層（基板）の温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、被素子形成層（基板）の温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇを２０Ｖとし、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、被素子形成層（基板）の温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。
【０２４１】
また、マイナスＢＴ試験としては、まず被素子形成層（基板）の温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、被素子形成層（基板）の温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、被素子形成層（基板）の温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。
【０２４２】
試料１のプラスＢＴ試験の結果を図１８（Ａ）に示し、試料１のマイナスＢＴ試験の結果を図１８（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図１９（Ａ）に示し、試料２のマイナスＢＴ試験の結果を図１９（Ｂ）に示す。
【０２４３】
図１８（Ａ）及び図１８（Ｂ）に示すように、試料１のプラスＢＴ試験及びマイナスＢＴ試験によるトランジスタの閾値電圧の変動は、それぞれ１．８０Ｖ及び−０．４２Ｖであった。また、図１９（Ａ）及び図１９（Ｂ）に示すように、試料２のプラスＢＴ試験及びマイナスＢＴ試験によるトランジスタの閾値電圧の変動は、それぞれ０．７９Ｖ及び０．７６Ｖであった。よって、試料１及び試料２の両方において、ＢＴ試験前後におけるトランジスタの閾値電圧の変動が小さく、信頼性が高いことがわかる。
【０２４４】
さらに、組成比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１である金属酸化物のターゲットを用いて、被素子形成層を意図的に加熱せずにスパッタリング法を用いて成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパターンが観測される。しかし、上記酸化物半導体膜を加熱処理することにより結晶化させることができる。このときの加熱処理温度は任意であるが、例えば６５０℃の加熱処理を行うことで、Ｘ線回折において明確な回折ピークを観測することができる。
【０２４５】
ここで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ測定の結果を以下に示す。なお、ＸＲＤ測定では、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用いてＯｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
【０２４６】
ＸＲＤ分析を行った試料として、試料Ａ及び試料Ｂを用意した。以下に試料Ａ及び試料Ｂの作製方法を説明する。
【０２４７】
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
【０２４８】
当該Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。このときのターゲットとして、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の加熱温度は２００℃とした。上記工程により作製した試料を試料Ａとする。
【０２４９】
次に、試料Ａと同様の方法で作製した試料に対し、６５０℃の温度で加熱処理を行った。ここでは、窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行った。上記工程により作製した試料を試料Ｂとする。
【０２５０】
試料Ａ及び試料ＢのＸＲＤスペクトルを図２０に示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５°近傍及び３７°〜３８°に結晶由来のピークが観測された。よって、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を成膜する際の加熱、及び成膜後の加熱処理の一つ又は複数を行うことにより、酸化物半導体層の結晶性が向上することがわかる。
【０２５１】
酸化物半導体膜を成膜する際の加熱、及び成膜後の加熱処理の一つ又は複数を行うことにより、作製したトランジスタのチャネル幅１μｍあたりのオフ電流は、例えば図２１に示すように、被素子形成層（基板）の温度が１２５℃の場合には、０．１ａＡ（１×１０−１９Ａ）以下、８５℃の場合には１０ｚＡ（１×１０−２０Ａ）以下であった。電流値の対数が温度の逆数に比例することから、室温（２７℃）の場合には上記トランジスタのチャネル幅１μｍあたりのオフ電流は０．１ｚＡ（１×１０−２２Ａ）以下であると予想される。従って、上記トランジスタのチャネル幅１μｍあたりのオフ電流を１２５℃において１ａＡ（１×１０−１８Ａ）以下に、８５℃において１００ｚＡ（１×１０−１９Ａ）以下に、室温において１ｚＡ（１×１０−２１Ａ）以下にすることができる。
【０２５２】
なお、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜は、加熱処理によって膜中の水素、を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体膜と比べて水分の放出温度が高いため、最初から不純物の含まれない膜を形成しておくことが好ましい。
【０２５３】
さらに、酸化物半導体膜の成膜後に６５０℃の加熱処理を行った試料のトランジスタにおいて、被素子形成層（基板）の温度と電気的特性の関係について評価した。
【０２５４】
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが片側３μｍ（合計６μｍ）、ｄＷが０μｍのトランジスタである。なお、Ｖｄは１０Ｖとした。また、被素子形成層（基板）の温度が、−４０℃、−２５℃、２５℃、７５℃、１２５℃、及び１５０℃である６条件で上記評価を行った。なお、Ｌｏｖとは、ゲート電極とソース電極及びドレイン電極となる一対の電極とのチャネル長方向に重畳する幅のことをいい、ｄＷとは、酸化物半導体膜に対するソース電極及びドレイン電極のチャネル幅方向のはみ出しのことをいう。
【０２５５】
図２２に、Ｉｄ（実線）及び電界効果移動度（点線）のＶｇ依存性を示す。また、図２３（Ａ）に被素子形成層（基板）の温度と閾値電圧の関係を示し、図２３（Ｂ）に被素子形成層（基板）の温度と電界効果移動度の関係を示す。
【０２５６】
図２２及び図２３（Ａ）より、被素子形成層（基板）の温度が高いほど閾値電圧が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
【０２５７】
また、図２２及び図２３（Ｂ）より、被素子形成層（基板）の温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
【０２５８】
以上がＩｎ、Ｓｎ、Ｚｎを含有する酸化物半導体層を含むトランジスタの説明である。
【０２５９】
上記Ｉｎ、Ｓｎ、Ｚｎを主成分とする上記酸化物半導体層を含むトランジスタでは、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓ以上、好ましくは４０ｃｍ２／Ｖｓ以上、より好ましくは６０ｃｍ２／Ｖｓ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのトランジスタにおいて、ゲート電圧が２．７Ｖでドレイン電圧が１．０Ｖのときに、１２μＡ以上のオン電流を流すことができる。また、トランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、第１４族の半導体（シリコンなど）を含有する半導体層を含むトランジスタを用いた回路の中に上記酸化物半導体層を含むトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する回路を提供することができる。
【０２６０】
（実施の形態３）
本実施の形態では、ＣＰＵなどの演算処理装置の例について説明する。
【０２６１】
本実施の形態における演算処理装置の例について、図２４を用いて説明する。
【０２６２】
図２４に示す演算処理装置は、バスインターフェース（ＩＦともいう）８０１と、制御装置（ＣＴＬともいう）８０２と、キャッシュメモリ（ＣＡＣＨともいう）８０３と、命令デコーダ（ＩＤｅｃｏｄｅｒともいう）８０５と、演算論理ユニット（ＡＬＵともいう）８０６と、を具備する。
【０２６３】
バスインターフェース８０１は、外部との信号のやりとり、及び演算処理装置内の各回路との信号のやりとりなどを行う機能を有する。
【０２６４】
制御装置８０２は、演算処理装置内の各回路の動作を制御する機能を有する。
【０２６５】
例えば、上記実施の形態における集積回路を用いて制御装置８０２を構成することができる。
【０２６６】
キャッシュメモリ８０３は、制御装置８０２により制御され、演算処理装置における動作時のデータを一時的に保持する機能を有する。なお、例えば、１次キャッシュ及び２次キャッシュとして、演算処理装置にキャッシュメモリ８０３を複数設けてもよい。
【０２６７】
命令デコーダ８０５は、読み込んだ命令信号を翻訳する機能を有する。翻訳された命令信号は、制御装置８０２に入力され、制御装置８０２は命令信号に応じた制御信号を演算論理ユニット８０６に出力する。
【０２６８】
例えば、上記実施の形態における集積回路を用いて命令デコーダ８０５を構成することができる。
【０２６９】
演算論理ユニット８０６は、制御装置８０２により制御され、入力された命令信号に応じて論理演算処理を行う機能を有する。
【０２７０】
例えば、上記実施の形態における演算回路を用いて演算論理ユニット８０６を構成することができる。
【０２７１】
なお、演算処理装置にレジスタを設けてもよい。このときレジスタは、制御装置８０２により制御される。例えば、複数のレジスタを演算処理装置に設け、あるレジスタを演算論理ユニット８０６用のレジスタとし、別のレジスタを命令デコーダ８０５用のレジスタとしてもよい。
【０２７２】
図２４を用いて説明したように、本実施の形態における演算処理装置の一例では、上記実施の形態の演算回路を、制御装置、命令デコーダ、又は演算論理ユニットなどのユニットに用いることにより、各ユニットにおいて、データの保持を行うことができ、処理速度を向上させることができる。
【０２７３】
また、本実施の形態における演算処理装置の一例では、上記実施の形態における演算回路を用いることにより、消費電力を抑制しつつ、長時間データの保持を行うことができる。よって、演算処理装置の消費電力を低減することができる。また、実施の形態における演算回路を用いることにより、演算処理装置の面積を小さくすることができる。
【０２７４】
（実施の形態４）
本実施の形態では、上記実施の形態における演算処理装置を備えた電子機器の例について説明する。
【０２７５】
本実施の形態における電子機器の構成例について、図２５（Ａ）乃至図２５（Ｄ）を用いて説明する。
【０２７６】
図２５（Ａ）に示す電子機器は、携帯型情報端末の例である。図２５（Ａ）に示す情報端末は、筐体１００１ａと、筐体１００１ａに設けられた表示部１００２ａと、を具備する。
【０２７７】
なお、筐体１００１ａの側面１００３ａに外部機器に接続させるための接続端子、図２５（Ａ）に示す携帯型情報端末を操作するためのボタンのうち、一つ又は複数を設けてもよい。
【０２７８】
図２５（Ａ）に示す携帯型情報端末は、筐体１００１ａの中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との信号の送受信を行うインターフェースと、外部機器との信号の送受信を行うアンテナと、を備える。
【０２７９】
図２５（Ａ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
【０２８０】
図２５（Ｂ）に示す電子機器は、折り畳み式の携帯型情報端末の例である。図２５（Ｂ）に示す携帯型情報端末は、筐体１００１ｂと、筐体１００１ｂに設けられた表示部１００２ｂと、筐体１００４と、筐体１００４に設けられた表示部１００５と、筐体１００１ｂ及び筐体１００４を接続する軸部１００６と、を具備する。
【０２８１】
また、図２５（Ｂ）に示す携帯型情報端末では、軸部１００６により筐体１００１ｂ又は筐体１００４を動かすことにより、筐体１００１ｂを筐体１００４に重畳させることができる。
【０２８２】
なお、筐体１００１ｂの側面１００３ｂ又は筐体１００４の側面１００７に外部機器に接続させるための接続端子、図２５（Ｂ）に示す携帯型情報端末を操作するためのボタンのうち、一つ又は複数を設けてもよい。
【０２８３】
また、表示部１００２ｂ及び表示部１００５に、互いに異なる画像又は一続きの画像を表示させてもよい。なお、表示部１００５を必ずしも設けなくてもよく、表示部１００５の代わりに、入力装置であるキーボードを設けてもよい。
【０２８４】
図２５（Ｂ）に示す携帯型情報端末は、筐体１００１ｂ又は筐体１００４の中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との信号の送受信を行うインターフェースと、を備える。なお、図２５（Ｂ）に示す携帯型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０２８５】
図２５（Ｂ）に示す携帯型情報端末は、例えば電話機、電子書籍、パーソナルコンピュータ、及び遊技機の一つ又は複数としての機能を有する。
【０２８６】
図２５（Ｃ）に示す電子機器は、設置型情報端末の例である。図２５（Ｃ）に示す設置型情報端末は、筐体１００１ｃと、筐体１００１ｃに設けられた表示部１００２ｃと、を具備する。
【０２８７】
なお、表示部１００２ｃを、筐体１００１ｃにおける甲板部１００８に設けることもできる。
【０２８８】
また、図２５（Ｃ）に示す設置型情報端末は、筐体１００１ｃの中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との信号の送受信を行うインターフェースと、を備える。なお、図２５（Ｃ）に示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０２８９】
さらに、図２５（Ｃ）に示す設置型情報端末における筐体１００１ｃの側面１００３ｃに券などを出力する券出力部、硬貨投入部、及び紙幣挿入部の一つ又は複数を設けてもよい。
【０２９０】
図２５（Ｃ）に示す設置型情報端末は、例えば現金自動預け払い機、券などの注文をするための情報通信端末（マルチメディアステーションともいう）、又は遊技機としての機能を有する。
【０２９１】
図２５（Ｄ）は、設置型情報端末の例である。図２５（Ｄ）に示す設置型情報端末は、筐体１００１ｄと、筐体１００１ｄに設けられた表示部１００２ｄと、を具備する。なお、筐体１００１ｄを支持する支持台を設けてもよい。
【０２９２】
なお、筐体１００１ｄの側面１００３ｄに外部機器に接続させるための接続端子、図２５（Ｄ）に示す設置型情報端末を操作するためのボタンのうち、一つ又は複数を設けてもよい。
【０２９３】
また、図２５（Ｄ）に示す設置型情報端末は、筐体１００１ｄの中に、ＣＰＵと、記憶回路と、外部機器とＣＰＵ及び記憶回路との信号の送受信を行うインターフェースと、を備えてもよい。なお、図２５（Ｄ）に示す設置型情報端末に、外部との信号の送受信を行うアンテナを設けてもよい。
【０２９４】
図２５（Ｄ）に示す設置型情報端末は、例えばデジタルフォトフレーム、モニタ、又はテレビジョン装置としての機能を有する。
【０２９５】
上記実施の形態の演算処理装置は、図２５（Ａ）乃至図２５（Ｄ）に示す電子機器のＣＰＵとして用いられる。
【０２９６】
図２５を用いて説明したように、本実施の形態における電子機器の一例は、ＣＰＵとして上記実施の形態における演算処理装置を具備する構成である。
【０２９７】
また、本実施の形態における電子機器の一例では、上記実施の形態における演算処理装置を用いることにより、消費電力を抑制しつつ、長時間データの保持を行うことができる。よって、演算処理装置の消費電力を低減することができる。また、実施の形態における演算回路を用いることにより、演算処理装置の面積を小さくすることができる。
【符号の説明】
【０２９８】
１０１ 演算回路
１１１ 演算部
１２１ トランジスタ
１２２ トランジスタ
１２３ トランジスタ
１２４ トランジスタ
１２５ トランジスタ
１３１ インバータ
１５１ トランジスタ
１６１ トランジスタ
１６２ トランジスタ
１７１ トランジスタ
１７２ トランジスタ
１８１ トランジスタ
１８２ トランジスタ
１８３ トランジスタ
１８４ トランジスタ
６００ 被素子形成層
６０１ 導電層
６０２ 絶縁層
６０３ 半導体層
６０４ａ 領域
６０４ｂ 領域
６０５ａ 導電層
６０５ｂ 導電層
６０６ａ 絶縁層
６０６ｂ 絶縁層
６０７ 絶縁層
６５１ 下地絶縁物
６５２ 埋め込み絶縁物
６５３ａ 半導体領域
６５３ｂ 半導体領域
６５３ｃ 半導体領域
６５４ ゲート絶縁層
６５５ ゲート電極
６５６ａ 側壁絶縁物
６５６ｂ 側壁絶縁物
６５７ 絶縁層
６５８ａ ソース電極
６５８ｂ ドレイン電極
８０１ バスインターフェース
８０２ 制御装置
８０３ キャッシュメモリ
８０５ 命令デコーダ
８０６ 演算論理ユニット
１００４ 筐体
１００５ 表示部
１００６ 軸部
１００７ 側面
１００８ 甲板部
１００１ａ 筐体
１００１ｂ 筐体
１００１ｃ 筐体
１００１ｄ 筐体
１００２ａ 表示部
１００２ｂ 表示部
１００２ｃ 表示部
１００２ｄ 表示部
１００３ａ 側面
１００３ｂ 側面
１００３ｃ 側面
１００３ｄ 側面
【特許請求の範囲】
【請求項１】
入力信号を元に論理演算処理を行い、前記論理演算処理の結果に応じて設定される電位を記憶データとして保持し、前記記憶データに応じた値の信号を出力信号として出力する機能を有する演算回路を具備し、
前記演算回路は、
前記論理演算処理を行う演算部と、
前記記憶データの電位を、前記論理演算処理の結果に応じた電位に設定するか否かを制御する第１の電界効果トランジスタと、
前記記憶データの電位を、基準電位に設定するか否かを制御する第２の電界効果トランジスタと、
前記記憶データに応じた値の信号を出力信号として出力するか否かを制御する第３の電界効果トランジスタと、を備え、
前記第１及び第２の電界効果トランジスタのそれぞれ、若しくは前記第３の電界効果トランジスタ、又は前記第１乃至第３の電界効果トランジスタのそれぞれにおける、チャネル幅１μｍあたりのオフ電流は、１０ａＡ以下であることを特徴とする回路。
【請求項２】
請求項１の回路において、
前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタのそれぞれ、若しくは前記第３の電界効果トランジスタ、又は前記第１の電界効果トランジスタ乃至前記第３の電界効果トランジスタのそれぞれにおける、チャネル幅１μｍあたりのオフ電流は、１ｚＡ以下であることを特徴とする回路。
【請求項３】
請求項１又は請求項２の回路において、
前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタのそれぞれ、若しくは前記第３の電界効果トランジスタ、又は前記第１の電界効果トランジスタ乃至前記第３の電界効果トランジスタのそれぞれは、チャネルが形成される酸化物半導体層を含むことを特徴とする回路。
【請求項４】
請求項３の回路において、
前記酸化物半導体層は、ｃ軸に配向し、且つａｂ面、表面又は界面の方向から見て三角形状又は六角形状の原子配列を有し、前記ｃ軸において金属原子が層状又は前記金属原子と酸素原子とが層状に配列し、前記ａｂ面においてａ軸又はｂ軸の向きが異なる結晶を含むことを特徴とする回路。
【請求項５】
請求項１乃至請求項４のいずれか一項に記載の回路の駆動方法であって、
第１の期間において、前記第１の電界効果トランジスタをオフ状態にし、前記第２の電界効果トランジスタをオン状態にし、前記第３の電界効果トランジスタをオフ状態にすることと、
前記第１の期間の後の第２の期間において、前記第１の電界効果トランジスタをオン状態にし、前記第２の電界効果トランジスタをオフ状態にし、前記第３の電界効果トランジスタをオフ状態にすることと、
前記第２の期間の後の第３の期間において、前記第１の電界効果トランジスタをオフ状態にし、前記第２の電界効果トランジスタをオフ状態にし、前記第３の電界効果トランジスタをオン状態にすることと、を含むことを特徴とする回路の駆動方法。
【請求項１】
入力信号を元に論理演算処理を行い、前記論理演算処理の結果に応じて設定される電位を記憶データとして保持し、前記記憶データに応じた値の信号を出力信号として出力する機能を有する演算回路を具備し、
前記演算回路は、
前記論理演算処理を行う演算部と、
前記記憶データの電位を、前記論理演算処理の結果に応じた電位に設定するか否かを制御する第１の電界効果トランジスタと、
前記記憶データの電位を、基準電位に設定するか否かを制御する第２の電界効果トランジスタと、
前記記憶データに応じた値の信号を出力信号として出力するか否かを制御する第３の電界効果トランジスタと、を備え、
前記第１及び第２の電界効果トランジスタのそれぞれ、若しくは前記第３の電界効果トランジスタ、又は前記第１乃至第３の電界効果トランジスタのそれぞれにおける、チャネル幅１μｍあたりのオフ電流は、１０ａＡ以下であることを特徴とする回路。
【請求項２】
請求項１の回路において、
前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタのそれぞれ、若しくは前記第３の電界効果トランジスタ、又は前記第１の電界効果トランジスタ乃至前記第３の電界効果トランジスタのそれぞれにおける、チャネル幅１μｍあたりのオフ電流は、１ｚＡ以下であることを特徴とする回路。
【請求項３】
請求項１又は請求項２の回路において、
前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタのそれぞれ、若しくは前記第３の電界効果トランジスタ、又は前記第１の電界効果トランジスタ乃至前記第３の電界効果トランジスタのそれぞれは、チャネルが形成される酸化物半導体層を含むことを特徴とする回路。
【請求項４】
請求項３の回路において、
前記酸化物半導体層は、ｃ軸に配向し、且つａｂ面、表面又は界面の方向から見て三角形状又は六角形状の原子配列を有し、前記ｃ軸において金属原子が層状又は前記金属原子と酸素原子とが層状に配列し、前記ａｂ面においてａ軸又はｂ軸の向きが異なる結晶を含むことを特徴とする回路。
【請求項５】
請求項１乃至請求項４のいずれか一項に記載の回路の駆動方法であって、
第１の期間において、前記第１の電界効果トランジスタをオフ状態にし、前記第２の電界効果トランジスタをオン状態にし、前記第３の電界効果トランジスタをオフ状態にすることと、
前記第１の期間の後の第２の期間において、前記第１の電界効果トランジスタをオン状態にし、前記第２の電界効果トランジスタをオフ状態にし、前記第３の電界効果トランジスタをオフ状態にすることと、
前記第２の期間の後の第３の期間において、前記第１の電界効果トランジスタをオフ状態にし、前記第２の電界効果トランジスタをオフ状態にし、前記第３の電界効果トランジスタをオン状態にすることと、を含むことを特徴とする回路の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−２５７２１８（Ｐ２０１２−２５７２１８Ａ）
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願番号】特願２０１２−１１１３０９（Ｐ２０１２−１１１３０９）
【出願日】平成２４年５月１５日（２０１２．５．１５）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年１２月２７日（２０１２．１２．２７）
【国際特許分類】
【出願日】平成２４年５月１５日（２０１２．５．１５）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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