記憶素子、信号処理回路

【課題】新たな構成の不揮発性の記憶素子、それを用いた信号処理回路を提供する。
【解決手段】第１の回路と第２の回路とを有し、第１の回路は第１のトランジスタと第２のトランジスタとを有し、第２の回路は第３のトランジスタと第４のトランジスタとを有する。第１の信号に対応する信号電位は、オン状態とした第１のトランジスタを介して第２のトランジスタのゲートに入力され、第２の信号に対応する信号電位は、オン状態とした第３のトランジスタを介して第４のトランジスタのゲートに入力される。その後、第１のトランジスタ及び第３のトランジスタをオフ状態とする。第２のトランジスタの状態と第４のトランジスタの状態との両方を用いて、第１の信号を読み出す。第１のトランジスタ及び第３のトランジスタは、チャネルが酸化物半導体層に形成されるトランジスタとする。

Notice: Undefined index: DEJ in /mnt/www/gzt_disp.php on line 298

【特許請求の範囲】
【請求項１】
第１の回路と第２の回路とを有し、
前記第１の回路は第１のトランジスタと第２のトランジスタとを有し、
前記第２の回路は第３のトランジスタと第４のトランジスタとを有し、
第１の信号に対応する信号電位を、オン状態とした前記第１のトランジスタを介して前記第２のトランジスタのゲートに入力し、
第２の信号に対応する信号電位を、オン状態とした前記第３のトランジスタを介して前記第４のトランジスタのゲートに入力し、
前記第１のトランジスタをオフ状態とすることによって、前記第１の回路は前記第１の信号に対応する信号電位を前記第２のトランジスタのゲートに保持し、前記第３のトランジスタをオフ状態とすることによって、前記第２の回路は前記第２の信号に対応する信号電位を前記第４のトランジスタのゲートに保持し、
前記第２のトランジスタの状態と前記第４のトランジスタの状態の両方を用いて、前記第１の信号または前記第２の信号を読み出し、
前記第１のトランジスタ及び前記第３のトランジスタは、チャネルが酸化物半導体層に形成されるトランジスタであることを特徴とする記憶素子。
【請求項２】
第１の回路と、第２の回路と、センスアンプと、プリチャージ回路とを有し、
前記第１の回路は第１のトランジスタと第２のトランジスタとを有し、
前記第２の回路は第３のトランジスタと第４のトランジスタとを有し、
前記プリチャージ回路は、第１のスイッチと、第２のスイッチと、プリチャージ電位が与えられる配線とを有し、
第１の信号に対応する信号電位を、オン状態とした前記第１のトランジスタを介して前記第２のトランジスタのゲートに入力し、
第２の信号に対応する信号電位を、オン状態とした前記第３のトランジスタを介して前記第４のトランジスタのゲートに入力し、
前記第１のトランジスタをオフ状態とすることによって、前記第１の回路は前記第１の信号に対応する信号電位を前記第２のトランジスタのゲートに保持し、前記第３のトランジスタをオフ状態とすることによって、前記第２の回路は前記第２の信号に対応する信号電位を前記第４のトランジスタのゲートに保持し、
前記第２のトランジスタのソース及びドレインの一方、並びに前記第４のトランジスタのソース及びドレインの一方は、互いに電気的に接続されて、前記第１のスイッチを介して前記センスアンプの入力端子に電気的に接続され、
前記センスアンプの前記入力端子は、前記第２のスイッチを介して前記配線と電気的に接続され、
前記センスアンプは、前記センスアンプの前記入力端子に入力された電位を増幅して出力し、
前記第１のトランジスタ及び前記第３のトランジスタは、チャネルが酸化物半導体層に形成されるトランジスタであることを特徴とする記憶素子。
【請求項３】
第１の回路と、第２の回路と、センスアンプと、第１のプリチャージ回路と、第２のプリチャージ回路とを有し、
前記第１の回路は第１のトランジスタと第２のトランジスタとを有し、
前記第２の回路は第３のトランジスタと第４のトランジスタとを有し、
前記第１のプリチャージ回路は、第１のスイッチと、第２のスイッチと、プリチャージ電位が与えられる第１の配線とを有し、
前記第２のプリチャージ回路は、第３のスイッチと、第４のスイッチと、プリチャージ電位が与えられる第２の配線とを有し、
第１の信号に対応する信号電位を、オン状態とした前記第１のトランジスタを介して前記第２のトランジスタのゲートに入力し、
第２の信号に対応する信号電位を、オン状態とした前記第３のトランジスタを介して前記第４のトランジスタのゲートに入力し、
前記第１のトランジスタをオフ状態とすることによって、前記第１の回路は前記第１の信号に対応する信号電位を前記第２のトランジスタのゲートに保持し、前記第３のトランジスタをオフ状態とすることによって、前記第２の回路は前記第２の信号に対応する信号電位を前記第４のトランジスタのゲートに保持し、
前記第２のトランジスタのソース及びドレインの一方は、前記第１のスイッチを介して前記センスアンプの第１の入力端子に電気的に接続され、
前記第４のトランジスタのソース及びドレインの一方は、前記第３のスイッチを介して前記センスアンプの第２の入力端子に電気的に接続され、
前記センスアンプの前記第１の入力端子は、前記第２のスイッチを介して前記第１の配線と電気的に接続され、
前記センスアンプの前記第２の入力端子は、前記第４のスイッチを介して前記第２の配線と電気的に接続され、
前記センスアンプは、前記センスアンプの前記第１の入力端子に入力された電位と前記センスアンプの前記第２の入力端子に入力された電位とを比較した結果を出力し、
前記第１のトランジスタ及び前記第３のトランジスタは、チャネルが酸化物半導体層に形成されるトランジスタであることを特徴とする記憶素子。
【請求項４】
請求項２において、
前記第２の信号は、前記第１の信号の反転信号であり、
前記第２のトランジスタの極性と前記第４のトランジスタの極性は互いに異なり、
前記第２のトランジスタのソース及びドレインの他方に与えられる電位と、前記第４のトランジスタのソース及びドレインの他方に与えられる電位とは同じであることを特徴とする記憶素子。
【請求項５】
請求項３において、
前記第２の信号は、前記第１の信号と同じ信号であり、
前記第２のトランジスタの極性と前記第４のトランジスタの極性は互いに異なり、
前記第２のトランジスタのソース及びドレインの他方に与えられる電位と、前記第４のトランジスタのソース及びドレインの他方に与えられる電位とは同じであることを特徴とする記憶素子。
【請求項６】
請求項３において、
前記第２の信号は、前記第１の信号の反転信号であり、
前記第２のトランジスタの極性と前記第４のトランジスタの極性は同じであり、
前記第２のトランジスタのソース及びドレインの他方に与えられる電位と、前記第４のトランジスタのソース及びドレインの他方に与えられる電位とは同じであることを特徴とする記憶素子。
【請求項７】
請求項２において、
前記第２の信号は、前記第１の信号と同じ信号であり、
前記第２のトランジスタの極性と前記第４のトランジスタの極性は同じであり、
前記第２のトランジスタのソース及びドレインの他方に与えられる電位と、前記第４のトランジスタのソース及びドレインの他方に与えられる電位とは同じであることを特徴とする記憶素子。
【請求項８】
請求項３において、
前記第２の信号は、前記第１の信号の反転信号であり、
前記第２のトランジスタの極性と前記第４のトランジスタの極性は互いに異なり、
前記第２のトランジスタのソース及びドレインの他方に与えられる電位と、前記第４のトランジスタのソース及びドレインの他方に与えられる電位とは異なることを特徴とする記憶素子。
【請求項９】
請求項２において、
前記第２の信号は、前記第１の信号と同じ信号であり、
前記第２のトランジスタの極性と前記第４のトランジスタの極性は互いに異なり、
前記第２のトランジスタのソース及びドレインの他方に与えられる電位と、前記第４のトランジスタのソース及びドレインの他方に与えられる電位とは異なることを特徴とする記憶素子。
【請求項１０】
請求項２において、
前記第２の信号は、前記第１の信号の反転信号であり、
前記第２のトランジスタの極性と前記第４のトランジスタの極性は同じであり、
前記第２のトランジスタのソース及びドレインの他方に与えられる電位と、前記第４のトランジスタのソース及びドレインの他方に与えられる電位とは異なることを特徴とする記憶素子。
【請求項１１】
請求項３において、
前記第２の信号は、前記第１の信号と同じ信号であり、
前記第２のトランジスタの極性と前記第４のトランジスタの極性は同じであり、
前記第２のトランジスタのソース及びドレインの他方に与えられる電位と、前記第４のトランジスタのソース及びドレインの他方に与えられる電位とは異なることを特徴とする記憶素子。
【請求項１２】
請求項２乃至請求項１１のいずれか一において、
前記センスアンプは、ラッチ回路であることを特徴とする記憶素子。
【請求項１３】
請求項１乃至請求項１２のいずれか一において、
前記第１のトランジスタ及び前記第３のトランジスタは、前記酸化物半導体層を挟んで２つのゲート電極を有するトランジスタであることを特徴とする記憶素子。
【請求項１４】
請求項１乃至請求項１３のいずれか一において、
揮発性の記憶回路を有し、
前記揮発性の記憶回路に保持されたデータに対応する信号を、前記第１の信号または前記第２の信号とし、
前記センスアンプの出力またはその反転信号が、前記揮発性の記憶回路に入力されることを特徴とする記憶素子。
【請求項１５】
請求項１乃至請求項１４のいずれか一において、
前記記憶素子を用いた信号処理回路。

【図１】