【課題】膜特性に優れる絶縁膜を製造する技術を提供することを目的とする。特に、緻密で高耐圧な絶縁膜を製造する技術を提供することを目的とする。また、電子トラップの少ない絶縁膜を製造する技術を提供することを目的とする。
【解決手段】酸素を含む絶縁膜に対して、高周波を用いて電子密度が１×１０^１１ｃｍ^−３以上、且つ電子温度が１．５ｅＶ以下の条件でプラズマ処理を行う。また、プラズマ処理は、酸素を含む雰囲気下で行う。 （もっと読む）

【課題】半導体基板にスルーホールを形成する工程や、半導体基板を裏面から研磨する工程は、非常に長い時間を要し生産性を低下させる要因となる。また、半導体基板を積層する構造であるため、積層して形成された半導体集積回路は厚くなり機械的な柔軟性に劣っている。
【解決手段】複数の基板上に剥離層を形成し、剥離層上に半導体素子、および貫通配線のための開口部を形成する。そして、半導体素子を有する層を基板から剥離し、重ね合わせて積層し、開口部に導電性を有する層を形成して貫通配線を形成することによって半導体集積回路を作製する。 （もっと読む）

【課題】絶縁層の被覆不良によるゲート電極層と半導体層とのショート及びリーク電流などの不良が防止された信頼性の高い半導体装置、及びそのような半導体装置の作製方法を提供することを目的とする。
【解決手段】絶縁表面上に複数の半導体素子を形成するために、半導体層を複数の島状の半導体層に分離せず、連続した半導体層中に半導体素子として機能する複数の素子領域を電気的に絶縁分離する素子分離領域として、高い抵抗を有する第１の素子分離領域及び素子領域と接し素子領域の有するソース領域及びドレイン領域と逆導電型を有する第２の素子分離領域を形成する。 （もっと読む）

【課題】層間絶縁膜のエッチングの際に半導体層がエッチングされることによるコンタクト抵抗の増大を防ぎ、書き込み特性及び電荷保持特性に優れた不揮発性半導体記憶装置及びその作製方法を提供する。
【解決手段】ソース領域又はドレイン領域とソース配線又はドレイン配線との間に導電層を設ける。また、該導電層は、制御ゲート電極を形成する導電層と同じ導電層からなる。また、該導電層を覆うように絶縁膜が設けられており、該絶縁膜は該導電層の一部が露出するコンタクトホールを有する。また、該ソース配線又はドレイン配線は、該コンタクトホールを埋めるように形成されている。 （もっと読む）

【課題】ＳＯＩ構造であり、且つ一括消去可能な新規なＮＡＮＤ型セル構造を提供すること目的とする。また、ＳＯＩ技術の素子分離技術を適用し、ＮＡＮＤ型メモリセルの大容量化、高集積化を目的とする。
【解決手段】浮遊ゲートと制御ゲートを有するメモリ素子が複数直列接続されたＮＡＮＤセルと、複数のメモリ素子の制御ゲートがそれぞれ接続されているワード線と、消去線と、を有し、複数のメモリ素子の端子は、それぞれ、消去線とダイオード接続されている半導体装置である。ダイオード接続により、複数のメモリ素子の端子を消去線に電気的に接続することにより、消去動作を可能とする。 （もっと読む）

【課題】書き込み特性及び電荷保持特性に優れた不揮発性半導体記憶装置を提供することを目的とする。
【解決手段】互いに離間して形成された一対の不純物領域の間にチャネル形成領域を形成する半導体基板と、その上層部に、第１の絶縁層、浮遊ゲート、第２の絶縁層、制御ゲートを設ける。浮遊ゲートを形成する半導体材料のバンドギャップは、半導体基板のバンドギャップより小さいことが好ましい。例えば、浮遊ゲートを形成する半導体材料のバンドギャップと、半導体基板のチャネル形成領域におけるバンドギャップは、０．１ｅＶ以上の差があって、前者の方が小さいことが好ましい。半導体基板のチャネル形成領域の伝導帯の底のエネルギーレベルより、浮遊ゲートの伝導帯底のエネルギーレベルを低くすることにより、キャリアの注入性を向上させ、電荷保持特性を向上させるためである。 （もっと読む）

【課題】特に単ゲート型のフラッシュメモリ等、不揮発性半導体メモリの書き込み信頼性向上を、メモリセルアレイの基本構成を代えずに実現することを課題とする。
【解決手段】半導体基板上の薄い電荷トラップ層を介して設けられたゲート電極からなる例えば単ゲート型メモリセルを有するフラッシュメモリにおいて、前記メモリセルに対してデータ書込み後、前記電荷トラップ層から電子を一部排除するよう前記メモリセルに対して短パルスを加えることを特徴とする不揮発性半導体メモリ。 （もっと読む）

【課題】コストの増加を抑えることができ、セルサイズを縮小できる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置１００は、半導体基板１１０と、ゲート電極１６０と、第１／第２サイドウォール１２０，１３０とを備える。第１サイドウォール１２０はゲート電極１６０に隣接する位置に形成され、第２サイドウォール１３０は、第１サイドウォール１２０と対向する位置に形成されている。第１サイドウォール１２０は、第１傾斜面１２３ａを含む。第１傾斜面１２３ａは、半導体基板１１０に近づくに従って第２サイドウォール１３０に近づくように傾斜している。第２サイドウォール１３０は、第２傾斜面１３３ａを含む。第２傾斜面１３３ａは、半導体基板１１０に近づくに従って第１サイドウォール１２０に近づくように傾斜している。ゲート電極１６０は、第１傾斜面１２３ａ及び第２傾斜面１３３ａに沿った面を含む。 （もっと読む）

【課題】本発明は、開発コストや開発期間の増大を抑えつつ、従来よりも高温下における書込特性の優れた半導体記憶装置を提供することを目的とする。
【解決手段】本発明に係る半導体記憶装置は、アドレスデコーダ２を構成する電界効果トランジスタのうち、昇圧回路１の出力電圧が印加される電界効果トランジスタは、そのチャネル長がプロセスの最小値よりも大きな値に設計されており、また、メモリセルアレイ１を構成するメモリセルを各々分離するフィールド酸化膜のうち、互いに隣接するビットラインＢＬ間に設けられたフィールド酸化膜は、その距離がプロセスの最小値よりも大きな値に設計されている。 （もっと読む）

【課題】不揮発性メモリ装置及びその動作方法を提供する。
【解決手段】一実施形態において、不揮発性メモリ装置は基板に形成された第１導電型ウエルと前記ウエルに形成されるビットラインに直列に接続する複数個の第１メモリセルトランジスタを含む。バッファは前記ウエルの外部の前記基板に形成され、前記ビットラインに接続される。少なくとも１つのディカップリングトランジスタはビットラインからバッファを分離するように形成され、前記ディカップリングトランジスタは前記ウエルに形成される。 （もっと読む）

【課題】シリコン基板上に形成可能であり、かつ、負性微分抵抗を顕著に発現し得る共鳴トンネル素子及びその製造方法並びに記憶素子を実現する。
【解決手段】本発明の共鳴トンネル素子６は、エネルギー障壁を両端として、量子井戸とエネルギー障壁とが交互に連続するように形成されてなる多重障壁構造を有している。エネルギー障壁は熱酸化膜２であり、かつ量子井戸は金属ナノ粒子３である。負イオン注入によって、熱酸化膜２中に金属ナノ粒子３を形成する。 （もっと読む）

【課題】低電力動作を可能とする半導体記憶装置及びその制御方法を提供すること。
【解決手段】半導体記憶装置３は、メモリセルＭＣがマトリクス状に配置されたメモリセルアレイ１１と、同一列にある前記メモリセルＭＣを共通接続する複数の第１ビット線ＬＢＬと、複数の前記第１ビット線ＬＢＬを共通接続する複数の第２ビット線ＧＢＬと、前記第２ビット線ＧＢＬ毎に設けられ、前記第２ビット線ＬＢＬと前記第１ビット線ＧＢＬとの接続を制御し、且つ前記メモリセルＭＣから前記第１ビット線ＬＢＬに読み出されたデータに応じて前記第２ビット線ＧＢＬの電位を制御する第１センスアンプ１７と、前記第２ビット線ＧＢＬ及び前記第１センスアンプ１７を介して前記第１ビット線ＬＢＬをプリチャージし、且つ前記メモリセルＭＣからデータを読み出した際に前記第２ビット線ＧＢＬの電位を増幅する第２センスアンプ５０とを具備する。 （もっと読む）

【課題】不揮発性メモリセルに対する書き込み動作を高速化する。
【解決手段】半導体集積回路は、電気的消去及び書込み可能な不揮発性メモリセルを複数個備え、第１のしきい値電圧を持つ前記不揮発性メモリセルのしきい値電圧が第２のしきい値電圧に変化されるまで不揮発性メモリセルにパルス状電圧を与えるための制御手段を含む。このとき、前記制御手段は、前記第２のしきい値電圧を、電源電圧よりも低くかつ電源電圧の半分以上の範囲の電圧に制御する。これにより、半導体集積回路は、粗い書込みだけを書込みモードとして持つことができる。メモリセルのしきい値電圧を変化させるのに必要なパルスの数は、粗い書込みモードの方が少ないから、これによって書込み動作が高速化される。 （もっと読む）

【課題】 メモリセルの情報を高精度に判別することができる半導体記憶装置を提供すること。
【解決手段】 各メモリセルＭＣ０,ＭＣ１,ＭＣ２,ＭＣ３は、１ビットの情報を記憶する。各メモリセルＭＣ０,ＭＣ１,ＭＣ２,ＭＣ３において、第１入出力端子から第２入出力端子に電流を流したときのメモリセルＭＣ０,ＭＣ１,ＭＣ２,ＭＣ３からの出力電流に相当する第１出力と、第２入出力端子から第１入出力端子に電流を流したときのメモリセルＭＣ０,ＭＣ１,ＭＣ２,ＭＣ３からの出力電流に相当する第２出力とを比較することによって、各メモリセルＭＣ０,ＭＣ１,ＭＣ２,ＭＣ３に記憶されている情報を読み出す。 （もっと読む）

【課題】 メモリセルのしきい値電圧の変動を抑制することができ、良好に読出しを行なうことができる不揮発性半導体記憶装置およびその製造方法を提供すると共に、配線間に形成される容量を低減することができ、駆動速度の向上を図ることができる半導体装置を提供する。
【解決手段】 半導体基板１の主表面上に、第１絶縁膜１５を介して形成された第１フローティングゲートＦＧａと、第２フローティングゲートＦＧｂと、第１フローティングゲートＦＧａ上に形成された第１コントロールゲートＣＧ１と、第２フローティングゲートＦＧｂ上に形成された第２コントロールゲートＣＧ２と、第１コントロールゲートＣＧ１と、第２コントロールゲートＣＧ２とを覆うように形成された層間絶縁膜１７と、層間絶縁膜１７において、少なくとも、第１フローティングゲートＦＧａと第２フローティングゲートＦＧｂとの間に位置する部分に形成された空隙部ＧＡとを備える。 （もっと読む）

【課題】 動作の高速性を保ちつつ、データ保持特性を向上させることを可能とすること。
【解決手段】 半導体チップと、このチップに配置された、複数の書き換え可能な不揮発性メモリセルＭを含む第１のメモリセルグループ５１と、このチップに配置された、複数の書き換え不揮発性メモリセルＭを含む第２のメモリセルグループと、を備え、第１のメモリセルグループ５１のメモリセルＭの書き込みしきい値電圧の設定と、第２のメモリセルグループのメモリセルＭの書き込みしきい値電圧の設定とを可変にする （もっと読む）

【課題】 不揮発性メモリに対するリフレッシュ動作を比較的簡単に実現する。
【解決手段】 フラッシュメモリ（１）は、電気的に書込み及び消去が可能にされる複数の不揮発性メモリセル（２）を備えるメモリアレイ（３）と、制御回路（５）とを有する。制御回路は、リフレッシュサイクルを起動するリフレッシュタイマー回路（７Ａ）と、電源電圧が供給されているときリフレッシュサイクル毎にリフレッシュアドレスを生成するロウアドレスカウンタ（８Ａ）とを有する。制御回路は、所定の時間間隔でアドレスを巡回させてリフレッシュサイクルを起動する。そして、制御回路は、リフレッシュ対象となる不揮発性メモリセルから記憶情報を読出し、消去動作を行わずに、読出した記憶情報を同一の不揮発性メモリセルに書込むための制御を行うから、例えば記憶情報の書込み対象となる別の不揮発性メモリセルを特定するようなウエアレベリング処理を行うことを要しない。 （もっと読む）

【課題】 個々のメモリ素子の特性バラツキに起因する読み出し動作余裕の低減を抑制し、高信頼性で高性能な読み出し動作が可能な半導体記憶装置を提供する。
【解決手段】 第１メモリ機能部Ｌの電荷蓄積量によりドレインとソースの一方から他方に流れる第１ドレイン・ソース電流Ｉｄｓ１が変化し、第２メモリ機能部Ｒの電荷蓄積量によりドレインとソースの他方から一方に流れる第２ドレイン・ソース電流Ｉｄｓ２が変化するメモリトランジスタ２０と、第１ドレイン・ソース電流Ｉｄｓ１を流して得られる第１読み出し電圧と、第２ドレイン・ソース電流Ｉｄｓ２を流して得られる第２読み出し電圧を比較して、メモリトランジスタの記憶データを読み出す比較回路５５を備え、第１メモリ機能部Ｌと第２メモリ機能部Ｒの各電荷蓄積量が、第１メモリ機能部Ｌに書き込まれるデータと第２メモリ機能部Ｒに書き込まれるデータが相補な関係になるように調整されている。 （もっと読む）

【課題】帯電領域が帯電しているときの読み出し電流値が十分に小さく且つメモリ素子面積が小さい２ビット記憶型半導体記憶装置およびその製造方法を提供する
【解決手段】ゲート部１６０の下部の両側には、ＳｉＯ膜１３１，１４１、ＳｉＮ膜１３２，１４２およびＳｉＯ膜１３３，１４３からなる電荷保持部１３０，１４０が設けられる。さらに、ゲート部１６０の両側面には、ＳｉＯ膜１７１，１８１、ＳｉＮ膜１７２，１８２からなる電荷保持部が設けられる。これにより、電子蓄積動作時に、ゲート部１６０からＬＤＤ領域１１２，１２２方向に移動する電子の多くをＳｉＮ膜１３２，１４２，１７２，１８２に蓄積することができるので、帯電領域が帯電しているときの読み出し電流値を、０アンペアに非常に近い値まで低下させることができ、読み出しマージンを向上させることができる。 （もっと読む）

【課題】 過消去状態の不揮発性メモリトランジスタに対する書き戻し処理を効率化する。
【解決手段】 半導体装置は各々に複数個の不揮発性メモリトランジスタが割り当てられたページをワード線１本に対して複数ページ有する。不揮発性メモリトランジスタは電荷蓄積領域からエレクトロンを放出させる消去処理によって閾値電圧が低くされ、電荷蓄積領域にエレクトロンを注入するプログラム処理によって閾値電圧が高くされる。制御回路（１６）は初期化コマンドに応答して、ワード線単位の消去処理によって閾値電圧分布の上裾をその目標レベルよりも低くした後、その閾値電圧分布の下裾をその目標レベルよりも高くするためのページ単位のプログラム処理を行なう前に、ワード線単位のプログラム処理を行なう。ワード線単位のプログラム処理によって不揮発性メモリトランジスタの閾値電圧分布の下裾は全体として嵩上げされる。 （もっと読む）