本発明は、２つの電極（１０，２０）間に配置された記憶媒体（６）を備えた半導体集積メモリー（１）に関する。上記記憶媒体（６）は、例えば相変化媒体であってもよい。記憶媒体（６）は、電流によって第１状態または第２状態に設定される。その結果、情報項目を記憶させることができる。本発明によれば、材料（４）からなる不純物粒子が注入された面（Ｌ）が設けられている。その結果、記憶媒体における電流密度が局部的に上昇し、プログラミングのために必要とされるプログラミング電流を低減できる。その結果、相変化媒体を含むメモリー素子の電流消費を低減できる。したがって、相変化媒体を含むメモリー素子を、トランジスタなどの他の部品と共に、最小構造寸法で実施することができ、単一の半導体回路に集積することができ、別個のサブ回路に配置する必要がなくなる。
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記憶回路ＳＴＣと比較回路ＣＰとを用いたメモリセルで構成されるメモリアレイにおいて、比較回路ＣＰを構成する複数のトランジスタのうち、ゲート電極がサーチ線に接続されるトランジスタのソースまたはドレインのいずれか一方の電極を高電圧にプリチャージされる方のマッチ線ＨＭＬｒに接続する。また、マッチ線判定回路ＭＤｒを低電圧にプリチャージされるマッチ線ＬＭＬｒに配置して、情報の比較結果に応じてこのマッチ線に発生した比較信号電圧を弁別する。このようなメモリアレイ構成と動作により、マッチ線対におけるサーチ線駆動雑音の影響を回避しつつ、低電力かつ高速に比較動作を行うことができる。このため、検索動作を高速に行うことが可能な低電力コンテント・アドレッサブル・メモリを実現することができる。 （もっと読む）

メモリ素子をプログラムする方法と、ゲートによる接合リーク電流を利用してプログラムされたメモリ素子を提供する。本素子は、基板上のフローティングゲートと、基板内の活性領域と、フローティングゲートに隣接する第２ゲートを少なくとも含むことができる。本方法は、第１ゲートにバイアスをか印加することによってフローティングゲートの下の基板内に反転領域を生成する工程と、第２ゲートの付近に臨界電界を生成する工程を含むことができる。臨界電界を生成する工程は、活性領域に第１ポジティブバイアスを印加する工程と、第２ゲートに第１ポジティブバイアスより小さいバイアスを印加する工程を含むことができる。本素子は、活性領域に印加されるゼロボルトより大きい第１バイアスと、第２ゲートに印加される第１バイアスより大きい第２バイアスをさらに含む。第１バイアスと第３バイアスは、フローティングゲートと選択ゲートの間において基板内にリーク電流を生成するために選択される。
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【課題】電荷捕獲領域が重ならずにセルを小さくすることが可能なトランジスタを提供する。
【解決手段】窒化物リードオンリーメモリ（ＮＲＯＭ）セルは、窒化物層を有し、前記窒化物層は、トランジスタの中心部の下方に配置されない。前記窒化物層を有するゲート絶縁層は、２つの部分を有する。各部分は、構造分離された（ｓｔｒｕｃｔｕｒａｌｌｙ ｄｅｆｉｎｅｄ ａｎｄ ｓｅｐａｒａｔｅｄ）電荷捕獲領域を有する。電荷は、トランジスタの動作方向に応じて、ある特定の捕獲領域に蓄積される。前記ゲート絶縁層の前記２つの部分は、ポリシリコンゲート構造体の中間部分から外側部分を分離する。 （もっと読む）

本発明の相変化メモリは、相変化材料から成るメモリ材料層と相互に距離を置いて配置された第１および第２電気接点とを有し、この接点を通って電流信号がメモリ材料層のスイッチングゾーンを横断する。前記電流信号を利用して結晶相とアモルファス相の間の相変化、したがってスイッチングゾーンの相変化材料の抵抗変化を誘発する。本発明の相変化メモリの新しい概念はスイッチングゾーンが第１および第２電気接点の間の相変化メモリの水平方向に沿って配置され、電流信号が前記水平方向に沿ってスイッチングゾーンを通って伝導される。 （もっと読む）

不揮発性メモリ（１００）は、個別電荷蓄積素子（４０）を有するトランジスタ群（３０）から成るアレイを含む。トランジスタに対しては、２ステップ書き込み方法（６０）を使用して書き込みを行ない、この方法では、第１ステップ（６８）が低ゲート電圧によるホットキャリア注入（ｈｏｔ ｃａｒｒｉｅｒ ｉｎｊｅｃｔｉｏｎ：ＨＣＩ）書き込みである。第２ステップ（７８）を幾つかのメモリセルに対して選択的に利用して注入電荷分布を変え、トランジスタメモリセル内部の各メモリビットの間の電荷分布間隔を大きくする。書き込みを行なう第２ステップは、書き込み操作に長い余分な時間が加わることなく行われる。一の例では、第１ステップにおいて電子を注入し、そして第２ステップにおいてホールを注入する。２つのステップを実行して分布が形成される結果、蓄積媒体の中心部分の電子電荷が取り除かれる。
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本発明は、ビア内にポリマーメモリデバイスを製造する方法に関する。この方法は、少なくとも１つの金属を含む層をその上に備える半導体基板を提供するステップと、この金属を含む層中に少なくとも１つの銅コンタクトを形成するステップと、銅コンタクト上に少なくとも１つの絶縁層を形成するステップと、絶縁層に少なくとも１つのビアを形成し、銅コンタクトの少なくとも一部を露出するステップと、ビアの下側部分にポリマー材料を形成するステップと、ビアの上側部分にトップ電極材料層を形成するステップとを含む。
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【課題】 消費電力が小さく、かつ動作速度が速い半導体装置を提供する。
【解決手段】 ＤＲＡＭコアセルのリードゲート１は、各々のゲートがそれぞれノードＮ１，Ｎ２を介してビット線ＢＬ，／ＢＬに接続されるＮチャネルＭＯＳトランジスタ６１，６３と、各々のゲートがともに列選択信号ＣＳＬＲを受けるＮチャネルＭＯＳトランジスタ２，３とを含み、ＭＯＳトランジスタ２，３のゲート酸化膜はＭＯＳトランジスタ６１，６３のゲート酸化膜よりも薄い。したがって、列選択信号ＣＳＬＲの振幅電圧の低電圧化を図ることができる。 （もっと読む）

【課題】 入力回路の簡素化と製品管理の取り扱いを簡便にしつつ、実質的な低消費電力化及び素子の微細化に適合して安定した入出力伝達特性を実現できる入力回路を備えた半導体集積回路装置を提供する。
【解決手段】 外部端子から供給される入力信号を受ける差動増幅回路に第１と第２の動作電圧を第１と第２のスイッチＭＯＳＦＥＴを介して供給するようにし、バイアス電圧発生回路により上記入力信号が上記第１と第２の動作電圧の中心電圧付近にあるときに上記第１と第２スイッチＭＯＳＦＥＴをオン状態にし、その入力信号が継続的に一定期間上記第１電圧又は第２電圧にあるときには、それに対応した出力信号を形成すべく上記第１又は第２スイッチＭＯＳＦＥＴのいずれか一方をオン状態に他方をオフ状態にする制御電圧を形成し、上記第１動作電圧と第２動作電圧に対応した第１振幅の入力信号と、上記第１動作電圧と第２動作電圧の間の所定の中間電圧に対応した第２振幅の入力信号の双方の供給を可能とする。 （もっと読む）

【課題】 ゲート絶縁膜の劣化を防止すると共に、浮遊ゲート内のキャリアの電荷量を正確に制御できるようにする。さらに、書き込み時の消費電力を不要にする。
【解決手段】 開示されている半導体記憶装置は、浮遊ゲート６に一部分が接すると共に他部分がＰ型シリコン基板１に接するようにモット絶縁体７を設け、このモット絶縁体７に金属−絶縁相転移を生じさせる。そして、浮遊ゲート６に対してキャリアである電子の注入又は放出を行う場合、ゲート酸化膜５を通じてではなく、モット絶縁体７の金属相を通じてキャリアの注入又は放出を行う。 （もっと読む）

【課題】 多ビットのデータを入出力可能であって、動作速度の遅延や消費電力の増大を抑えたＤＲＡＭを提供する。
【解決手段】 このＤＲＡＭでは、多数のグローバル入出力線対ＧＩＯがサブワードドライバ領域２４間のメモリセルアレイ上を走る。ローカル入出力線対ＬＩＯはメモリサブブロック２６ごとに複数に分割される。グローバル入出力線対ＧＩＯとローカル入出力線対ＬＩＯを接続するスイッチング素子３０はセンスアンプ領域２２上に分散して配置される。１つのローカル入出力線対ＬＩＯには複数のビット線対が共通に接続される。 （もっと読む）