【課題】メモリセルアレイ領域の微細化を図りつつ選択ゲート領域及び周辺回路領域における抵抗遅延を回避する半導体装置を提供する。
【解決手段】半導体装置は、半導体層上に形成された第１の絶縁膜１２と、第１の電極層１３と、第１の電極層１３及び第１の絶縁膜１２を貫通して半導体層内に至るまで形成され、第１の電極層１３と自己整合的に形成され、素子領域を分離し、素子分離絶縁膜からなる複数の素子分離領域１５と、素子分離領域１５を跨いで第１の電極層１３上に形成され、第１の電極層１３の表面を露出する開口部を有する第２の絶縁膜１６と、第２の絶縁膜１６上及び第１の電極層１３の露出された表面上に形成され、開口部を介して第１の電極層１３と電気的に接続され、第１の電極層１３よりも抵抗の低い第２の電極層１８と、素子分離領域１５の上方に位置し、第２の電極層１８に電気的に接続されたコンタクトホール２０と上層配線２１とを具備する。 （もっと読む）

【課題】メモリセル領域の外部から内部への還元性元素の侵入を抑制するための半導体装置を提供する。
【解決手段】下部電極２６、第１誘電体膜２７、上部電極３１の積層構造からなるキャパシタＱを有するメモリセル領域Ａの周囲に形成され、下側導電膜２４〜２６、第２誘電体膜２７、上側導電膜２８〜３０を含む積層構造を有する環状パターン３３を半導体基板１の上方に有し、さらに、環状パターン３３の上下には、メモリセル領域Ａをさらに囲む導電性パターン、導電プラグを有している。 （もっと読む）

【課題】内部に形成されるキャパシタの特性を向上することができる強誘電体メモリ等の半導体装置を提供する。
【解決手段】半導体基板の上方の絶縁膜１８上に形成されるキャパシタ下部電極２０ｑと、キャパシタ下部電極２０ｑの上に形成されるキャパシタ誘電体膜２１ｑと、誘電体膜２１ｑの上に形成されるキャパシタ上部電極２２ｑとを有するキャパシタＱであって、キャパシタ上部電極２２ｑの側面のうち半導体基板の上面に対する下部側面の第１の角度を上部側面の第２の角度より小さくしている。これにより、キャパシタ上部電極とその下の誘電体膜を覆う保護絶縁膜をカバレッジ良く形成することができる。カバレッジ良く形成された保護絶縁膜は、キャパシタ保護機能が高くなるので、キャパシタの還元元素による劣化を防止して、キャパシタ特性を向上することができる。 （もっと読む）

【課題】酸素バリア性と水素バリア性を有し、強誘電体キャパシタの構造が簡単で製造方法が容易な強誘電体メモリ装置およびその製造方法を提供する。
【解決手段】プラグ電極２４に接続された導電性バリア膜１と、導電性バリア膜１上に配置され、導電性バリア膜１を介してプラグ電極２４に接続された下部電極２と、下部電極２上に配置された強誘電体膜３と、強誘電体膜３上に配置された上部電極４と、上部電極４上に配置された導電性水素バリア膜５と、導電性水素バリア膜５上に配置され、導電性水素バリア膜５を介して上部電極４に接続されたＶＩＡ電極２６と、導電性水素バリア膜５上、および導電性バリア膜１，下部電極２、強誘電体膜３，上部電極４，および導電性水素バリア膜５の側壁上に配置された絶縁性水素バリア膜６とを備える。 （もっと読む）

【課題】プロセス中における高誘電体膜の構成原子の飛散を防止することでデバイス特性の劣化を回避する。
【解決手段】メモリセル１１０とトランジスタ１２０とがシリコン基板１０１に形成された不揮発性半導体記憶装置１００において、トランジスタ１２０を構成する積層膜１２０Ｔの側面に、少なくとも高誘電体膜１２４の側面を覆うサイドウォール１２７を下部ゲート１２２からシリコンゲート１２６にかけて形成する。サイドウォール１２７の材料としては、例えばＳｉＧｅなどのような高誘電体膜１２４の構成原子が飛散することを防止可能な導電体を用いる。 （もっと読む）

【課題】メモリセルにおけるゲート絶縁膜（トンネル絶縁膜）の改善によってデバイスの動作の信頼性を向上させること。
【解決手段】シリコン基板１とゲート電極４の間に、シリコン基板１側から順にシリコン酸化膜３ｆ、シリコン窒化膜３ｄ、シリコン酸化膜３ｂが積層した絶縁膜３が介在した半導体記憶装置であって、シリコン酸化膜３ｆとシリコン窒化膜３ｄの間の界面、シリコン窒化膜３ｄとシリコン酸化膜３ｂの間の界面、及びシリコン酸化膜３ｂとゲート電極４の間の界面の全ての界面に水素吸蔵膜３ａ、３ｃ、３ｅが介在する。 （もっと読む）

【課題】コンタクトホールの開口が容易であり、歩留まりが改善され、キャパシタ特性が向上した強誘電体メモリ等の半導体装置の製造方法を提供する。
【解決手段】半導体基板１上に層間絶縁膜６を形成する工程と、層間絶縁膜６を貫通し半導体基板表面を露出する第１のホール及び第２のホールを形成する工程と、第１のホール及び第２のホールにそれぞれ導電膜を埋め込んで第１のプラグ１０及び第２のプラグ１０を形成する工程と、層間絶縁膜６上に第１のプラグ１０と接続し、順に積層された導電性バリア膜、下部電極、誘電体膜、及び上部電極を有するキャパシタＣを形成する工程と、キャパシタＣ、層間絶縁膜６、及び第２のプラグ１０を覆うように少なくとも１つのＡｌＯＮ層を有する水素バリア膜２０を形成する工程と、を備える。 （もっと読む）

【課題】 ブロック絶縁膜の形成に伴う素子分離絶縁膜中への不純物拡散を抑制することができ、且つ素子分離絶縁膜中への酸化剤の拡散に起因するトンネル絶縁膜のバーズビーク発生を抑制することができ、メモリセルのトランジスタ特性の劣化を防止する。
【解決手段】 半導体基板１０上に、トンネル絶縁膜１１，電荷蓄積層１２，ブロック絶縁膜１５，及び制御ゲート１６が積層され、隣接するセル間に素子分離絶縁膜１３が埋め込み形成された不揮発性半導体記憶装置であって、素子分離絶縁膜１３とブロック絶縁膜１５又は制御ゲート１６との界面に、シリコン窒化膜、シリコン酸窒化膜、又は素子分離絶縁膜１３よりも密度の高いシリコン酸化膜の少なくとも一つからなるバリア層１４を有する。 （もっと読む）

【課題】層間絶縁膜からメモリセルへの水素原子の拡散を抑えて、メモリセルの動作の信頼性を向上させること。
【解決手段】メモリセル（ゲート電極５、ソース・ドレイン領域５ａ、５ｂ）と層間絶縁膜６の間にてメモリセルを覆うカバー膜５を有する半導体記憶装置であって、カバー膜５は、シリコン窒化膜５ｂの表面に水素吸蔵膜５ａが被覆されるとともに、シリコン窒化膜５ｂの底面に水素吸蔵膜５ｃを有する膜である。水素吸蔵膜５ａ、５ｂは、Ｓｉ_２Ｎ_２Ｏを含むシリコン窒化酸化膜である。 （もっと読む）

【課題】ビット線の容量を小さくし、高速動作が得られるダイナミックランダムアクセスメモリを得ること。
【解決手段】ソース／ドレイン領域の一方になる第１の導電層６の上に、第１の半導体層１１、チャネル半導体層１２、ソース／ドレイン領域の他方になり、かつストレージノード２６にもなる第２の導電層１３が設けられている。第２の導電層１３の上にキャパシタ絶縁膜２１が設けられる。キャパシタ絶縁膜２１を介在させて、ストレージノード２６の上にセルプレート２２が設けられている。 （もっと読む）

【課題】ガラス基板あるいはプラスチック基板の絶縁素材基板上への強誘電体薄膜及び常誘電体薄膜の形成方法、およびそれを利用した強誘電体メモリの製造方法を提供する。
【解決手段】絶縁素材基板１上にスピンコート法により非晶質のＰＺＴ薄膜２を堆積し、ライン状に整形された５３２ｎｍの波長をもつ連続発振レーザビーム４を酸化物２の表面３にスキャン照射して結晶化させることで、優れた強誘電特性が得られる。対象となる酸化物２に集中的にしかも短時間で最適な熱を与えることができるため、基板１や他の層の温度上昇を押さえることが可能である。また、レーザービーム照射により酸化膜の温度が急激に上昇しても短時間での処理となり、蒸発などによる組成のずれを最小限にすることが可能である。特にガラス基板あるいはプラスチック基板の絶縁素材基板１を用いるため、基板への熱損失が少なく、有効に結晶化を行うことができる。 （もっと読む）

【課題】疲労特性を向上させた強誘電体メモリ素子を低コストで製造する。
【解決手段】本発明の強誘電体メモリ素子の製造方法は、基板の上方に第１電極３３ａを形成する工程と、第１電極３３ａ上に、結晶構造がペロブスカイト型の強誘電体膜３４ａを形成する工程と、強誘電体膜３４ａ上に第２電極３５ａを形成する工程と、を含む。第２電極３５ａを形成する工程は、イリジウム、ルテニウム、及びこれらの合金のうちいずれか一つからなる電極膜３５５ａを強誘電体膜３４ａに当接させて形成する処理と、電極膜３５５ａを熱酸化して酸化物電極膜３５１ａを形成する処理と、を含む。 （もっと読む）

【課題】塗布型絶縁膜の形成によるＭＩＳトランジスタが形成された半導体基板の結晶欠陥ピットを防止し、低耐圧ＭＩＳトランジスタを含む場合は回路の誤動作を防止し、高耐圧ＭＩＳトランジスタを含む場合は回路の誤動作防止に加えて閾値のずれの抑制が可能な半導体装置を提供する。
【解決手段】半導体基板１１の表面部分に形成された複数のＭＩＳトランジスタを含む半導体装置において、各々のＭＩＳトランジスタの素子領域を分離する素子分離領域が、各々のＭＩＳトランジスタのそれぞれの素子領域を囲むように形成された第１のトレンチ溝内に塗布型絶縁膜が埋め込まれて形成された第１の素子分離領域１２ｂと、各々の第１の素子分離領域と所定間隔を空けて少なくとも一つの第１の素子分離領域を囲むように形成された第２のトレンチ溝内に塗布型絶縁膜が埋め込まれて形成された第２の素子分離領域１２ａとを備え、第１の素子分離領域と第２の素子分離領域との間に半導体基板が存在することを特徴とする。 （もっと読む）

【課題】信頼性の高い不揮発性半導体メモリを提供できる。
【解決手段】本発明の例に関わる不揮発性半導体メモリは、複数のメモリセルが配置されるメモリセルアレイ領域１００と、メモリセルアレイ領域１００の周囲を取り囲む周辺回路領域と、周辺回路領域とメモリセルアレイ領域１００との境界部分であるセルアレイ隣接領域１０５と、メモリセルアレイ領域１００内に層間絶縁膜を介して設けられる複数の第１導電線ＳＬと、セルアレイ隣接領域１０５内に層間絶縁膜を介して設けられる複数の第２導電線Ｍ２とを具備し、複数の第２導電線Ｍ２はその配線内にスリット５０が形成されていることを備える。 （もっと読む）

【課題】データ読み書きの繰り返しによるＶｔｈの変動を抑制する。
【解決手段】本発明の半導体装置は、第１の層間絶縁膜１中に形成された下層配線２を備え、第１の層間絶縁膜１と下層配線２の上に形成された絶縁膜３を備え、絶縁膜３の上に形成された第２の層間絶縁膜４を備え、第２の層間絶縁膜４の上に形成され下層配線２にビアホール６を介して接続されたＡｌ製の上層配線５を備え、上層配線５の上面および側面に形成されたアルミナ膜８を備え、上層配線５の上に形成された第３の層間絶縁膜９を備えたものである。 （もっと読む）

【課題】 耐湿（耐水分、耐水素）性の優れた強誘電体膜を有するキャパシタのパッド構造を備え、パッドに傷が生じても、水素、水分に対する耐性を回復することのできる半導体装置の製造方法及び半導体装置を提供する。
【解決手段】 半導体基板の上方に電極間に挟まれた強誘電体膜を備えたキャパシタを形成する工程と、半導体基板の上方にキャパシタの電極と電気的に接続されるパッド電極を形成する工程と、半導体基板の上方にパッド電極を保護する保護膜を形成する工程と、保護膜にパッド電極の少なくとも一部が露出する開口部を形成する工程と、パッド電極の表面に測定端子を当てる工程と、測定端子を当てたパッド電極の表面をエッチングする工程と、保護膜とパッド電極の開口部を覆う水素吸蔵膜を形成する工程と、を含む。 （もっと読む）

【課題】ゲートパターンエッチング工程の際に露出するトンネル絶縁膜を保護してエッチング損傷を防止することが可能な半導体メモリ素子の製造方法を提供する。
【解決手段】半導体基板１００上にトンネル絶縁膜１０１、第１導電膜１０２、誘電体膜１０３、および第２導電膜１０４，１０５を順次積層し、エッチングしてゲートパターンを形成するが、トンネル絶縁膜１０１上に第１導電膜１０２を残留させてトンネル絶縁膜１０１の露出を防止させる段階と、洗浄工程を行い、ゲートパターンを形成するためのエッチング工程の際に発生する不純物を除去する段階と、イオン注入工程を行い、トンネル絶縁膜１０１上に残留する第１導電膜１０２を単結晶化させる段階と、酸化工程を行い、ゲートパターンの側壁に酸化膜１０７を形成すると同時に、第１導電膜１０１を絶縁膜１０２ａに変化させる段階とを含む。 （もっと読む）

【課題】ビット線及びワード線の抵抗の低い半導体装置、及びその製造方法を提供する。
【解決手段】第１のシリサイド層及び第１のポリシリコン層６を含むビット線ＢＬと、ビット線ＢＬ上に形成された基部１４ａ及び基部１４ａに立設された柱状のボディ部１４ｃを有する第２のシリコン層１４と、基部１４ａに形成されたソースドレイン領域ＳＤ_１と、ビット線ＢＬの一部を貫通して基板１と第２のシリコン層１４を連結する第１のシリコン層１３と、ボディ部１４ｃを覆うゲート絶縁膜１７を介してボディ部１４ｃを覆うゲート電極１８と、ボディ部１４ｃ上に形成されてゲート電極１８に接続される第２のシリサイド層及び第２のポリシリコン層２３を含むワード線ＷＬと、ワード線ＷＬを貫通してボディ部１４ｃの上方に接続されるソースドレイン領域ＳＤ_２を有する第３のシリコン層３４とを具備してなる。 （もっと読む）

【課題】半導体装置に適用される比較的膜厚の厚い絶縁膜中の水素濃度を大幅に低減する。
【解決手段】半導体装置７０には、半導体基板１上に複数のメモリセルトランジスタが設けられる。ｎ型拡散層７、シャロートレンチアイソレーション（ＳＴＩ）２、及び絶縁膜６上と、側壁絶縁膜８の側面とには積層シリコン窒化膜９が形成される。メモリセルトランジスタのゲートの周囲に積層シリコン窒化膜９が設けられる。積層シリコン窒化膜９は、例えば膜厚が略１００ｎｍであり、ｎ層のシリコン窒化膜から構成される。ｎ層のシリコン窒化膜の膜厚は、それぞれ３ｎｍ以下に設定される。ｎ層のシリコン窒化膜は、それぞれ膜中の水素結合がプラズマ処理で置換され、水素が離脱され、膜中の水素濃度が大幅に低減されたシリコン窒化膜である。 （もっと読む）

【課題】半導体素子のゲートパターン形成工程の際にゲート電極膜をパターニングした後、ゲート電極膜の露出した表面、すなわちゲート電極膜の側壁を保護膜で包むことにより、後続の熱工程、洗浄工程およびエッチング工程の際にゲート電極膜の酸化を防止することが可能なフローティングゲート型フラッシュメモリの半導体素子およびその製造方法の提供。
【解決手段】半導体素子は、半導体基板１００上に順次積層されたトンネル絶縁膜１０１、フローティングゲート用導電膜１０２、誘電体膜１０３、コントロールゲート用導電膜１０４、およびタングステン膜で形成されたゲート電極膜１０５、並びに、ゲート電極膜１０５の側壁に、窒化膜１０７ａおよび酸化膜１０７ｂからなる二重膜で形成された保護膜１０７を含む。 （もっと読む）