不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
【課題】プロセス中における高誘電体膜の構成原子の飛散を防止することでデバイス特性の劣化を回避する。
【解決手段】メモリセル１１０とトランジスタ１２０とがシリコン基板１０１に形成された不揮発性半導体記憶装置１００において、トランジスタ１２０を構成する積層膜１２０Ｔの側面に、少なくとも高誘電体膜１２４の側面を覆うサイドウォール１２７を下部ゲート１２２からシリコンゲート１２６にかけて形成する。サイドウォール１２７の材料としては、例えばＳｉＧｅなどのような高誘電体膜１２４の構成原子が飛散することを防止可能な導電体を用いる。
【解決手段】メモリセル１１０とトランジスタ１２０とがシリコン基板１０１に形成された不揮発性半導体記憶装置１００において、トランジスタ１２０を構成する積層膜１２０Ｔの側面に、少なくとも高誘電体膜１２４の側面を覆うサイドウォール１２７を下部ゲート１２２からシリコンゲート１２６にかけて形成する。サイドウォール１２７の材料としては、例えばＳｉＧｅなどのような高誘電体膜１２４の構成原子が飛散することを防止可能な導電体を用いる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法に関し、例えばメモリセルおよび周辺回路が同一基板に形成された不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
従来、ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体記憶装置においては、小型化および高集積化を実現するために、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のメモリセルが採用されるようになってきた。また近年では、メモリセル部の更なる微細化を目的として、電荷蓄積膜である窒化膜上の絶縁膜を従来のシリコン酸化膜よりも高誘電率を有する材料（Ｈｉｇｈ−ｋ材料）で形成することが検討されている。
【０００３】
上記のような不揮発性半導体記憶装置では、メモリセルとトランジスタなどの周辺回路とが同一の半導体基板に作り込まれることが一般的であった。この際、メモリセルと周辺回路との層構造を同様の構造とすることで、一括した加工が可能となるため、製造工程の煩雑化を回避することが可能である（例えば以下に示す特許文献１参照）。
【０００４】
しかしながら、製造プロセスにおける例えば熱処理の際に高誘電体膜がチャンバ内雰囲気中に露出していると、その構成原子が飛散して酸化膜などの他の層に入り込み、これに固定電荷を形成してしまう場合がある。特にトランジスタなどの周辺回路においては、高精度のしきい値制御が要求されるため、上記のようにゲート絶縁膜に固定電荷が形成されてしまうと、しきい値制御が困難となり、デバイス特性が劣化してしまうという問題が発生する。
【０００５】
【特許文献１】特開２００５−１３６４１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで本発明は、上記の問題に鑑みてなされたものであり、プロセス中における高誘電体膜の構成原子の飛散を防止することでデバイス特性の劣化を回避できる不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
かかる目的を達成するために、本発明の一形態による不揮発性半導体記憶装置は、第１領域と第２領域とを含む半導体基板と、窒化膜と、該窒化膜上の第１高誘電体膜と、該第１高誘電体膜上の制御ゲートとを含み、前記半導体基板における前記第１領域上に第１絶縁膜を介して形成された第１積層膜と、下部ゲートと、該下部ゲート上の第２高誘電体膜と、該第２高誘電体膜上の上部ゲートとを含み、前記半導体基板における前記第２領域上に第２絶縁膜を介して形成された第２積層膜と、前記第２積層膜の側面における少なくとも前記第２高誘電体膜の側面を覆うように前記下部ゲートから前記上部ゲートにかけて形成された導電性を有するサイドウォールと、を備えたことを特徴としている。
【０００８】
また、本発明の一形態による不揮発性半導体記憶装置の製造方法は、第１および第２領域を備えた半導体基板上面に絶縁膜を形成する絶縁膜形成工程と、窒化膜と、該窒化膜上の第１高誘電体膜と、該第１高誘電体膜上の制御ゲートとを含む第１積層膜を半導体基板の前記第１領域上における前記絶縁膜上に形成し、下部ゲートと、該下部ゲート上の第２窒化膜と、該第２窒化膜上の第２高誘電体膜と、該第２高誘電体膜上の上部ゲートとを含む第２積層膜を前記半導体基板の前記第２領域上における前記絶縁膜上に形成する積層膜形成工程と、前記第２積層膜の側面における少なくとも前記第２高誘電体膜の側面を覆うように前記下部ゲートから前記上部ゲートにかけて導電性を有するサイドウォールを形成するサイドウォール形成工程と、を含むことを特徴としている。
【発明の効果】
【０００９】
本発明によれば、プロセス中における高誘電体膜の構成原子の飛散を防止することでデバイス特性の劣化を回避できる不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法を実現することが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態を図面と共に詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、以下の説明において、各図は本発明の内容を理解でき得る程度に形状、大きさ、および位置関係を概略的に示してあるに過ぎず、従って、本発明は各図で例示された形状、大きさ、および位置関係のみに限定されるものではない。さらに、後述において例示する数値は一例に過ぎず、従って、本発明は例示された数値に限定されるものではない。
【００１１】
〔構成〕
図１は、本実施の形態にかかる不揮発性半導体記憶装置１００の構成の一例を模式的に示す断面図である。なお、図１では、基板（シリコン基板１０１）と垂直な面であってメモリセル１１０およびトランジスタ１２０それぞれをチャネル長方向に沿った面で切断した際の断面を示す。
【００１２】
図１に示すように、本実施の形態で例示する不揮発性半導体記憶装置１００は、半導体基板としてのシリコン基板１０１におけるメモリセル形成領域１１０Ａ（例えば第１領域）上に形成されたメモリセル１１０と、同じくシリコン基板１０１における周辺回路形成領域１２０Ａ（例えば第２領域）上に形成されたトランジスタ１２０とを備える。シリコン基板１０１には、例えばしきい値調整のために所定の不純物がドーピングされている。また、シリコン基板１０１には１つ以上のメモリセル形成領域１１０Ａおよび周辺回路形成領域１２０Ａが配列されている。各メモリセル形成領域１１０Ａおよび周辺回路形成領域１２０Ａ間は、適宜、素子分離絶縁膜１０２により電気的に分離されている。
【００１３】
（メモリセルの構成）
図１におけるメモリセル１１０は、シリコン基板１０１上にトンネル酸化膜１１１（例えば第１絶縁膜）を介して形成されたメサ状の積層膜１１０Ｔ（例えば第１積層膜）と、シリコン基板１０１の上層部分であって積層膜１１０Ｔ下の領域を挟む対の領域に形成されたソース１１８ｓおよびドレイン１１８ｄとを有する。また、積層膜１１０Ｔは、下層から順に、例えば電荷蓄積膜１１３（例えば窒化膜）と高誘電体膜１１４（例えば第１高誘電体膜）とメタルゲート１１５およびシリコンゲート１１６（例えば制御ゲート）とを含んで構成されている。
【００１４】
上記のメモリセル１１０において、シリコン基板１０１上面に形成されたトンネル酸化膜１１１は、シリコン基板１０１と上層の電荷蓄積膜１１３とを電気的に分離するための絶縁膜であり、例えばシリコン酸化（ＳｉＯ２）膜などで構成することができる。その膜厚は、例えば４〜５ｎｍ程度とすることができる。
【００１５】
トンネル酸化膜１１１上の電荷蓄積膜１１３は、いわゆる浮遊ゲートとして機能する膜であり、データの書き込み時にトンネル酸化膜１１１を通過して注入されたトンネル電子をトラップすることでデータを保持する膜である。電荷蓄積膜１１３は、例えばシリコン酸化（ＳｉＮ）膜で形成することができ、その膜厚は例えば５ｎｍ程度とすることができる。
【００１６】
電荷蓄積膜１１３上の高誘電体膜１１４は、電荷蓄積膜１１３と上層の制御ゲートとを電気的に分離するための膜であり、例えばハフニウム酸化物（ＨｆＯ）やハフニウム珪化酸化窒化物（ＨｆＳｉＯＮ）やアルミナ（Ａｌ２Ｏ３）やジルコニウム酸化物（ＺｒＯ）など、トンネル酸化膜１１１に用いられているシリコン酸化物（ＳｉＯ２）よりも比誘電率の大きい高誘電体（Ｈｉｇｈ−ｋ）材料を用いて形成される。このように、電荷蓄積膜１１３（浮遊ゲート）と制御ゲートとの間に高誘電体膜１１４を配置することで、従来のようにシリコン酸化膜を配置した場合よりも、電荷蓄積膜１１３（浮遊ゲート）と制御ゲートとの間の容量結合を増大させることが可能となる。この結果、高誘電体膜１１４の薄膜化が可能となり、不揮発性半導体記憶装置１００の更なる微細化が可能となる。本実施の形態では、高誘電体膜１１４を例えばＨｆＯで形成し、その膜厚を例えば１０〜１７ｎｍ程度とする。
【００１７】
高誘電体膜１１４上のメタルゲート１１５は、高誘電体膜１１４と上層のシリコンゲート１１６とが直接接触することを防止するための膜である。本実施の形態によるシリコンゲート１１６は例えば不純物を含むことで導電性を備えたポリシリコンなどで形成することができるが、一般的にポリシリコン膜と高誘電体膜とを接触させると、これらの界面で不具合が生じ、結果的に半導体装置の動作電圧が上昇してしまう場合がある。さらに、ポリシリコン膜の内部でいわゆるフォノン振動が発生し、電子の流れが阻害されてしまう場合もある。そこで本実施の形態のように、高誘電体膜１１４とシリコンゲート１１６（ポリシリコン膜）との間に金属製の膜であるメタルゲート１１５を設けることで、高誘電体膜１１４とシリコンゲート１１６（ポリシリコン膜）とが直接接触することを回避できる。この結果、高誘電体膜１１４の特性を十分に発揮させ、高性能の不揮発性半導体記憶装置１００を実現することが可能となる。本実施の形態では、メタルゲート１１５を例えばタンタル窒化物（ＴａＮ）とタングステン（Ｗ）とタングステン窒化物（ＷＮ）との積層膜で形成し、その合計の膜厚を例えば１０〜１３ｎｍ程度とする。ただし、本発明ではこれに限定されず、例えばチタン窒化物（ＴｉＮ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、銀（Ａｇ）またはＷなどで形成された単層膜、もしくはこれらのうちいずれかを含む多層膜など、メタルゲートとして使用可能な種々の膜を適用することができる。
【００１８】
メタルゲート１１５上のシリコンゲート１１６は、上述したように、例えば所定の不純物を含むことで導電性を備えたポリシリコン膜で形成される。その膜厚は、例えば１００ｎｍ程度とすることができる。このシリコンゲート１１６とその下層のメタルゲート１１５との二層が、メモリセル１１０における制御ゲートを形成する。
【００１９】
また、シリコン基板１０１の上層部分であって積層膜１１０Ｔ下の領域を挟む対の領域には、ソース１１８ｓおよびドレイン１１８ｄが形成されている。ソース１１８ｓおよびドレイン１１８ｄは、所定の不純物を注入し、これを拡散および活性化させることで低抵抗化された不純物拡散領域である。本実施の形態において、所定の不純物としては、例えばリン（Ｐ）イオンやヒ素（Ａｓ）イオンなどのようなｎ型の導電性を有するドーパント、あるいは、ボロン（Ｂ）イオンなどのようなｐ型の導電性を有するドーパントを適用することができる。なお、シリコン基板１０１上層におけるソース１１８ｓおよびドレイン１１８ｄで挟まれた領域は、書き込み時または動作時にチャネルが形成される、いわゆるチャネル形成領域として機能する。
【００２０】
（トランジスタの構成）
また、図１におけるトランジスタ１２０は、シリコン基板１０１上にゲート酸化膜１２１（例えば第２絶縁膜）を介して形成されたメサ状の積層膜１２０Ｔ（例えば第２積層膜）と、積層膜１２０Ｔの側面に形成されたサイドウォール１２７と、シリコン基板１０１の上層部分であって積層膜１２０Ｔおよびサイドウォール１２７下の領域を挟む対の領域に形成されたソース１２８ｓおよびドレイン１２８ｄとを有する。また、積層膜１２０Ｔは、下層から順に、例えば下部ゲート１２２と絶縁膜１２３と高誘電体膜１２４（例えば第２高誘電体膜）とメタルゲート１２５およびシリコンゲート１２６（例えば上部ゲート）とを含んで構成されている。
【００２１】
上記のトランジスタ１２０において、シリコン基板１０１上面に形成されたゲート酸化膜１２１は、上層の下部ゲート１２２とシリコン基板１０１とを電気的に分離するための膜であり、例えばメモリセル１１０におけるトンネル酸化膜１１１と同じ膜（シリコン酸化膜）で形成することができる。その膜厚も、例えば４〜５ｎｍ程度とすることができる。
【００２２】
ゲート酸化膜１２１上の下部ゲート１２２は、トランジスタ１２０を駆動する際の実効ゲートであり、例えば所定の不純物を含むことで導電性を備えたポリシリコン膜などで形成することができる。また、その膜厚は、例えば２０ｎｍ程度とすることができる。
【００２３】
下部ゲート１２２上の絶縁膜１２３、高誘電体膜１２４、メタルゲート１２５およびシリコンゲート１２６は、それぞれメモリセル１１０における電荷蓄積膜１１３、高誘電体膜１１４、メタルゲート１２５およびシリコンゲート１１６と同一工程で形成された膜である。よって、説明の簡略化のため、これらの詳細についての説明は省略する。なお、このような積層膜１２０Ｔ中のシリコンゲート１２６とメタルゲート１２５との二層が、トランジスタ１２０における上部ゲートを形成する。
【００２４】
また、積層膜１２０Ｔにおける少なくとも高誘電体膜１２４の側面には、周辺回路形成領域１２０Ａ上に形成された高誘電体膜１２４がプロセス中の例えば熱処理中において露出することを防止するためのサイドウォール１２７が形成されている。本実施の形態では、例えば積層膜１２０Ｔにおける下部ゲート１２２からシリコンゲート１２６にかけての側面にサイドウォール１２７が形成されている。
【００２５】
サイドウォール１２７は、高誘電体膜１２４の構成原子の特に金属元素がプロセス中の例えば熱処理中に飛散することを防止するための膜である。これにより、高誘電体膜１２４の構成原子がプロセス中に飛散して例えばゲート酸化膜１２１内に入り込み、これに固定電荷を形成することを防止できる。この結果、不揮発性半導体記憶装置１００におけるトランジスタ１２０のしきい値制御が困難となることを回避できる。
【００２６】
また、本実施の形態では、高誘電体膜１２４の構成原子と反応することでシリケートやシリサイドなどの反応物を形成することが可能な材料を用いてサイドウォール１２７を形成することが好ましい。これにより、高誘電体膜１２４から拡散した構成原子と反応して高誘電体膜１２４とサイドウォール１２７との界面に反応膜１２７ａが形成されるように構成されるため、高誘電体膜１２４から拡散した構成原子をサイドウォール１２７内部に封じ込めることがより確実に達成される。すなわち、サイドウォール１２７が、物理的に構成原子の飛散を防止する膜として機能するだけでなく、化学的に構成原子の飛散を防止する膜としても機能するため、高誘電体膜１２４を構成する原子の飛散防止効果をより高めることが達成される。
【００２７】
さらに、本実施の形態では、図示しない上層配線などと電気的に接続される上部ゲートとトランジスタ１２０の実効ゲートである下部ゲート１２２とを電気的に接続するための構成としてもサイドウォール１２７を使用する。これにより、例えばトランジスタ１２０の積層膜１２０Ｔにおける絶縁性の膜（絶縁膜１２３、高誘電体膜１２４など）にスルーホールを形成し、これに導電性の材料を埋め込むことで上部ゲートと下部ゲート１２２とを電気的に接続するという煩雑な構成および製造工程が不要となるため、結果的に不揮発性半導体記憶装置１００の構成および製造方法が複雑化することを回避できる。なお、本実施の形態では、サイドウォール１２７を下部ゲート１２２からシリコンゲート１２６にかけて形成しているが、サイドウォール１２７は下部ゲート１２２から少なくとも上部ゲートの一部であるメタルゲート１２５にかけて形成されればよい。
【００２８】
以上のような高誘電体膜１２４の構成原子の飛散防止効果と導電性とを兼ね備えた材料としては、例えばシリコンゲルマニウム（ＳｉＧｅ）が存在する。ただし、これに限定されず、例えば高誘電体膜１２４の構成原子のうちの金属元素を含有することなく導電性を有するポリシリコン膜、チタン（Ｔｉ）またはＴｉ合金膜、銅（Ｃｕ）またはＣｕ合金膜、モリブデン（Ｍｏ）またはＭｏ合金膜、金（Ａｕ）またはＡｕ合金膜、白金（Ｐｔ）またはＰｔ合金膜、銀（Ａｇ）またはＡｇ合金膜、および、タングステン（Ｗ）またはＷ合金膜などのような導電性を有する単層膜、もしくはこれらのうちいずれかを含むような導電性の多層膜など、高誘電体膜１２４（１１４）の構成原子が飛散することを防止可能な膜であって導電性を有する膜であれば如何なる膜を用いてサイドウォール１２７を形成しても良い。なお、本実施の形態では、ＳｉＧｅを用いてサイドウォール１２７を形成した場合を例に挙げる。また、そのゲート長方向における最も肉厚な部分の膜厚は、例えば５〜１０ｎｍ程度とすることができる。
【００２９】
また、シリコン基板１０１の上層部分であって積層膜１２０Ｔ下の領域を挟む対の領域には、ソース１２８ｓおよびドレイン１２８ｄが形成されている。ソース１２８ｓおよびドレイン１２８ｄは、メモリセル１１０におけるソース１２８ｓおよびドレイン１２８ｄと同様であるため、ここでは詳細な説明を省略する。なお、シリコン基板１０１上層におけるソース１２８ｓおよびドレイン１２８ｄで挟まれた領域は、動作時にチャネルが形成される、いわゆるチャネル形成領域として機能する。
【００３０】
〔製造方法〕
次に、本実施の形態による不揮発性半導体記憶装置１００の製造方法を、図面を用いて詳細に説明する。図２（ａ）から図６は、本実施の形態による不揮発性半導体記憶装置１００の製造方法における各プロセス段階での断面構造を模式的に示す図である。なお、図２（ａ）から図６では、図１に示す断面に対応する断面を示す。
【００３１】
本製造方法では、まず、しきい値調整用に所定の不純物がドーピングされたシリコン基板１０１（例えば半導体基板）を準備し、これの上面に、例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）法を用いてシリコン酸化膜よりなる素子分離絶縁膜１０２（図２（ａ）参照）を形成する。これにより、シリコン基板１０１上層が、メモリセル形成領域１１０Ａ（例えば第１領域）と周辺回路形成領域１２０Ａ（例えば第２領域）とを含む複数の素子形成領域に区画される。続いて、例えば熱酸化法を用いることで、図２（ａ）に示すように、シリコン基板１０１上面に、膜厚が例えば４〜５ｎｍ程度のシリコン酸化膜１１１Ａ（例えば絶縁膜）を形成する（例えば絶縁膜形成工程）。なお、素子分離法には、上記のＬＯＣＯＳ法に限らず、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法など、種々の素子分離技術を適用することが可能である。
【００３２】
次に、例えばリフトオフ法を用いることで、シリコン基板１０１の周辺回路形成領域１２０Ａ上におけるシリコン酸化膜１１１Ａ上に、所定の不純物を含むことで導電性を有するポリシリコン膜１２２Ａ（例えば第１導電体膜）を選択的に形成する（例えば第１ステップ）。具体的には、シリコン基板１０１上のシリコン酸化膜１１１Ａ表面全体に、例えばフォトレジスト液をスピン塗布し、これを露光および現像処理することで、周辺回路形成領域１２０Ａ上におけるシリコン酸化膜１１１Ａ上に開口を有するレジスト膜Ｒ１（図２（ｂ）参照）を形成する。続いて、例えばスパッタリング法を用いることで、レジスト膜Ｒ１上およびこれの開口により露出されているシリコン酸化膜１１１Ａ上に、ポリシリコンを堆積する。これにより、図２（ｂ）に示すように、膜厚が例えば２０ｎｍ程度のポリシリコン膜１２２Ａがレジスト膜Ｒ１上および周辺回路形成領域１２０Ａ上におけるシリコン酸化膜１１１Ａ上に成膜される。その後、例えばアッシングにより、またはアセトンなどの剥離液を用いてレジスト膜Ｒ１を除去する。この結果、レジスト膜Ｒ１上のポリシリコン膜１２２Ａがリフトオフにより除去されると共に、周辺回路形成領域１２０Ａ上におけるシリコン酸化膜１１１Ａ上にポリシリコン膜１２２Ａが形成される。なお、ポリシリコン膜１２２Ａに含まれる所定の不純物は、ポリシリコンの堆積時にドープされたものであっても、成膜後のイオン注入によりドープされたものであっても良い。
【００３３】
次に、図２（ｃ）に示すように、シリコン酸化膜１１１Ａおよびポリシリコン膜１２２Ａが形成されたシリコン基板１０１上全体に、シリコン窒化膜１１３Ａと高誘電体膜１１４Ａと金属膜１１５Ａおよびポリシリコン膜１１６Ａ（例えば第２導電体膜）とを順次成膜する（例えば第２〜第４ステップ）。具体的には、まず、例えばＣＶＤ法もしくはプラズマ窒化法を用いることで、シリコン基板１０１上面におけるシリコン酸化膜１１１Ａおよびポリシリコン膜１２２Ａ表面に、膜厚が例えば５ｎｍ程度のシリコン窒化膜１１３Ａを形成する。続いて、例えばＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いることで、シリコン窒化膜１１３Ａ表面に、膜厚が例えば１０〜１７ｎｍ程度の例えばＨｆＯよりなる高誘電体膜１１４Ａを形成する。続いて、例えばＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法を用いることで、高誘電体膜１１４Ａ表面に、例えばＴａＮとＷとＷＮとの積層膜よりなる金属膜１１５Ａを、合計の膜厚が例えば１０〜１３ｎｍ程度となるように形成する。続いて、例えばスパッタリング法を用いることで、金属膜１１５Ａ表面に、膜厚が例えば１００ｎｍ程度のポリシリコン膜１１６Ａを形成する。なお、ポリシリコン膜１１６Ａは所定の不純物を含むことで導電性を有する。この所定の不純物は、ポリシリコンの堆積時にドープされたものであっても、成膜後のイオン注入によりドープされたものであっても良い。
【００３４】
以上のように、シリコン窒化膜１１３Ａと高誘電体膜１１４Ａと金属膜１１５Ａとポリシリコン膜１１６Ａとよりなる積層膜を形成すると、次に、例えばＣＶＤ法を用いることで、ポリシリコン膜１１６Ａ表面に、膜厚が例えば３００ｎｍ程度のシリコン酸化膜を形成する。続いて、形成したシリコン酸化膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることで、メモリセル１１０における積層膜１１０Ｔの上面形状およびトランジスタ１２０における積層膜１２０Ｔの上面形状と対応したパターンのマスク酸化膜Ｍ１（図３（ａ）参照）を形成する。続いて、マスク酸化膜Ｍ１をマスクとして用いつつ、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などの異方性ドライエッチング技術を用いてポリシリコン膜１１６Ａと金属膜１１５Ａと高誘電体膜１１４Ａとシリコン窒化膜１１３Ａとを順次エッチングする（例えば第５ステップ）。これにより、図３（ａ）に示すように、シリコン基板１０１のメモリセル形成領域１１０Ａ上におけるシリコン酸化膜１１１Ａ上に、電荷蓄積膜１１３（例えば第１窒化膜）と高誘電体膜１１４（例えば第１高誘電体膜）とメタルゲート１１５およびシリコンゲート１１６（例えば制御ゲート）とよりなるメサ状の積層膜１１０ｔ（例えば第１積層膜）が形成されると共に、シリコン基板１０１の周辺回路形成領域１２０Ａ上におけるシリコン酸化膜１１１Ａ上に、下部ゲート１２２と絶縁膜１２３（例えば第２窒化膜）と高誘電体膜１２４（例えば第２高誘電体膜）とメタルゲート１２５およびシリコンゲート１２６（例えば上部ゲート）とよりなるメサ状の積層膜１２０ｔ（例えば第２積層膜）が形成される（例えば積層膜形成工程）。このように、本実施の形態では、メモリセル１１０と周辺回路であるトランジスタ１２０とが同様の積層膜構造を有しているため、メモリセル１１０とトランジスタ１２０とで区別すること無く、一括して加工することでメモリセル１１０の積層膜１１０ｔおよびトランジスタ１２０の積層膜１２０ｔを形成することが可能である。
【００３５】
次に、例えばＣＶＤ法を用いることで、図３（ｂ）に示すように、積層膜１１０ｔおよび１２０ｔ並びにシリコン酸化膜１１１Ａが形成されたシリコン基板１０１上全体に、膜厚が例えば５〜１０ｎｍ程度のＳｉＧｅ膜１２７Ａを形成する。次に、例えばフッ素系ガスを用いたＲＩＥによりＳｉＧｅ膜１２７Ａを異方性ドライエッチングすることで、図４（ａ）に示すように、積層膜１１０ｔおよび１２０ｔそれぞれの側面に、ゲート長方向における最も肉厚な部分の膜厚が５〜１０ｎｍ程度のＳｉＧｅ膜よりなるサイドウォール１１７および１２７を形成する（例えばサイドウォール形成工程）。なお、ＳｉＧｅ膜１２７Ａの異方性ドライエッチングでは、三フッ化塩素（ＣｌＦ３）などのガスをエッチングガスとして用いることができる。
【００３６】
次に、積層膜１１０ｔおよび１２０ｔ、サイドウォール１１７および１２７並びにシリコン酸化膜１１１Ａが形成されたシリコン基板１０１上全体にフォトレジスト液をスピン塗布し、これを露光および現像処理することで、図４（ｂ）に示すように、シリコン基板１０１の周辺回路形成領域１２０Ａ上に形成された積層膜１２０ｔおよびサイドウォール１２７を覆うレジスト膜Ｒ２を形成する。次に、レジスト膜Ｒ２をマスクとして用いつつ、例えばメタン（ＣＨ４）をエッチングガスとしたＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）によるドライエッチングを行なうことで、図５（ａ）に示すように、メモリセル形成領域１１０Ａ上の積層膜１１０ｔ側面に形成されたサイドウォール１１７を選択的に除去する。ただし、これに限定されず、例えばフッ化水素（ＨＦ）と過酸化水素水（Ｈ２Ｏ２）と酢酸（ＣＨ３ＣＯＯＨ）とを１：２：３の割合で混ぜた混合液をエッチャントとするウェットエッチングによっても、メモリセル形成領域１１０Ａ上の積層膜１１０ｔ側面に形成されたサイドウォール１１７を除去することが可能である。
【００３７】
次に、アッシングにより、またはアセトンなどの剥離液を用いてレジスト膜Ｒ２を除去した後、例えばフッ素系ガスを用いたドライエッチングもしくはリン酸系水溶液を用いたウェットエッチングによって、露出しているシリコン酸化膜１１１Ａを除去する。これにより、図５（ｂ）に示すように、メモリセル形成領域１１０Ａ上の積層膜１１０ｔ下にトンネル酸化膜１１１が形成され、周辺回路形成領域１２０Ａ上の積層膜１２０ｔ下にゲート酸化膜１２１が形成される。そしてこの結果、図５（ｂ）に示すように、シリコン基板１０１のメモリセル形成領域１１０Ａ上に、トンネル酸化膜１１１を介して、電荷蓄積膜１１３と高誘電体膜１１４とメタルゲート１１５とシリコンゲート１１６とからなるメサ状の積層膜１１０Ｔが形成され、シリコン基板１０１の周辺回路形成領域１２０Ａ上に、ゲート酸化膜１２１を介して、下部ゲート１２２と絶縁膜１２３と高誘電体膜１２４とメタルゲート１２５とシリコンゲート１２６とからなるメサ状の積層膜１２０Ｔが形成される。
【００３８】
次に、例えばイオン注入法を用いることで、積層膜１１０Ｔ並びに積層膜１２０Ｔおよびサイドウォール１２７をマスクとして用いつつ、シリコン基板１０１上層に所定の不純物イオンを注入する。これにより、図６に示すように、シリコン基板１０１上層に、積層膜１１０Ｔ下の領域、並びに、積層膜１２０Ｔおよびサイドウォール１２７下の領域を相互に挟む不純物注入領域１１８ａを形成する。次に、例えばアニール装置を用いて所定の不純物が注入されたシリコン基板１０１を熱処理することで、不純物注入領域１１８ａに注入された不純物を拡散および活性化させる。これにより、図１に示すように、メモリセル形成領域１１０Ａにおけるシリコン基板１０１上層に積層膜１１０Ｔ下の領域を挟む対のソース１１８ｓおよびドレイン１１８ｄが形成され、周辺回路形成領域１２０Ａにおけるシリコン基板１０１上層に積層膜１２０Ｔおよびサイドウォール１２７下の領域を挟む対のソース１２８ｓおよびドレイン１２８ｄが形成される。また、例えばこの際の熱処理の工程において、高誘電体膜１２４の構成原子がサイドウォール１２７へ拡散し、サイドウォール１２７の構成原子と反応することで、高誘電体膜１２４とサイドウォール１２７との界面に反応膜１２７ａが形成される。
【００３９】
以上の工程を経ることで、図１に示す断面構造を有する本実施の形態による不揮発性半導体記憶装置１００が製造される。なお、以上の工程の後、層間絶縁膜、ビアコンタクト並びに上層のメタル配線が形成されるが、本実施の形態では、説明の簡略化のため、これらの工程の説明を省略する。
【００４０】
また、上記実施の形態は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、仕様等に応じて種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施の形態が可能であることは上記記載から自明である。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施の形態にかかる不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。
【図２】本発明の実施の形態による不揮発性半導体記憶装置の製造方法における各プロセス段階での断面構造を模式的に示す図である（１）。
【図３】本発明の実施の形態による不揮発性半導体記憶装置の製造方法における各プロセス段階での断面構造を模式的に示す図である（２）。
【図４】本発明の実施の形態による不揮発性半導体記憶装置の製造方法における各プロセス段階での断面構造を模式的に示す図である（３）。
【図５】本発明の実施の形態による不揮発性半導体記憶装置の製造方法における各プロセス段階での断面構造を模式的に示す図である（４）。
【図６】本発明の実施の形態による不揮発性半導体記憶装置の製造方法における各プロセス段階での断面構造を模式的に示す図である（５）。
【符号の説明】
【００４２】
１００ 不揮発性半導体記憶装置、１０１ シリコン基板、１１０ メモリセル、１１０Ａ メモリセル形成領域、１１０Ｔ，１１０ｔ，１２０Ｔ，１２０ｔ 積層膜、１１１ トンネル酸化膜、１１１Ａ シリコン酸化膜、１１３ 電荷蓄積膜、１１３Ａ シリコン窒化膜、１１４，１１４Ａ，１２４ 高誘電体膜、１１５，１２５ メタルゲート、１１５Ａ 金属膜、１１６，１２６ シリコンゲート、１１６Ａ，１２２Ａ ポリシリコン膜、１１７，１２７ サイドウォール、１１８ａ 不純物注入領域、１１８ｄ，１２８ｄ ドレイン、１１８ｓ，１２８ｓ ソース、１２０ トランジスタ、１２０Ａ 周辺回路形成領域、１２１ ゲート酸化膜、１２２ 下部ゲート、１２３ 絶縁膜、１２７Ａ ＳｉＧｅ膜、１２７ａ 反応膜
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法に関し、例えばメモリセルおよび周辺回路が同一基板に形成された不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
従来、ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体記憶装置においては、小型化および高集積化を実現するために、ＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のメモリセルが採用されるようになってきた。また近年では、メモリセル部の更なる微細化を目的として、電荷蓄積膜である窒化膜上の絶縁膜を従来のシリコン酸化膜よりも高誘電率を有する材料（Ｈｉｇｈ−ｋ材料）で形成することが検討されている。
【０００３】
上記のような不揮発性半導体記憶装置では、メモリセルとトランジスタなどの周辺回路とが同一の半導体基板に作り込まれることが一般的であった。この際、メモリセルと周辺回路との層構造を同様の構造とすることで、一括した加工が可能となるため、製造工程の煩雑化を回避することが可能である（例えば以下に示す特許文献１参照）。
【０００４】
しかしながら、製造プロセスにおける例えば熱処理の際に高誘電体膜がチャンバ内雰囲気中に露出していると、その構成原子が飛散して酸化膜などの他の層に入り込み、これに固定電荷を形成してしまう場合がある。特にトランジスタなどの周辺回路においては、高精度のしきい値制御が要求されるため、上記のようにゲート絶縁膜に固定電荷が形成されてしまうと、しきい値制御が困難となり、デバイス特性が劣化してしまうという問題が発生する。
【０００５】
【特許文献１】特開２００５−１３６４１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで本発明は、上記の問題に鑑みてなされたものであり、プロセス中における高誘電体膜の構成原子の飛散を防止することでデバイス特性の劣化を回避できる不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
かかる目的を達成するために、本発明の一形態による不揮発性半導体記憶装置は、第１領域と第２領域とを含む半導体基板と、窒化膜と、該窒化膜上の第１高誘電体膜と、該第１高誘電体膜上の制御ゲートとを含み、前記半導体基板における前記第１領域上に第１絶縁膜を介して形成された第１積層膜と、下部ゲートと、該下部ゲート上の第２高誘電体膜と、該第２高誘電体膜上の上部ゲートとを含み、前記半導体基板における前記第２領域上に第２絶縁膜を介して形成された第２積層膜と、前記第２積層膜の側面における少なくとも前記第２高誘電体膜の側面を覆うように前記下部ゲートから前記上部ゲートにかけて形成された導電性を有するサイドウォールと、を備えたことを特徴としている。
【０００８】
また、本発明の一形態による不揮発性半導体記憶装置の製造方法は、第１および第２領域を備えた半導体基板上面に絶縁膜を形成する絶縁膜形成工程と、窒化膜と、該窒化膜上の第１高誘電体膜と、該第１高誘電体膜上の制御ゲートとを含む第１積層膜を半導体基板の前記第１領域上における前記絶縁膜上に形成し、下部ゲートと、該下部ゲート上の第２窒化膜と、該第２窒化膜上の第２高誘電体膜と、該第２高誘電体膜上の上部ゲートとを含む第２積層膜を前記半導体基板の前記第２領域上における前記絶縁膜上に形成する積層膜形成工程と、前記第２積層膜の側面における少なくとも前記第２高誘電体膜の側面を覆うように前記下部ゲートから前記上部ゲートにかけて導電性を有するサイドウォールを形成するサイドウォール形成工程と、を含むことを特徴としている。
【発明の効果】
【０００９】
本発明によれば、プロセス中における高誘電体膜の構成原子の飛散を防止することでデバイス特性の劣化を回避できる不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法を実現することが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態を図面と共に詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、以下の説明において、各図は本発明の内容を理解でき得る程度に形状、大きさ、および位置関係を概略的に示してあるに過ぎず、従って、本発明は各図で例示された形状、大きさ、および位置関係のみに限定されるものではない。さらに、後述において例示する数値は一例に過ぎず、従って、本発明は例示された数値に限定されるものではない。
【００１１】
〔構成〕
図１は、本実施の形態にかかる不揮発性半導体記憶装置１００の構成の一例を模式的に示す断面図である。なお、図１では、基板（シリコン基板１０１）と垂直な面であってメモリセル１１０およびトランジスタ１２０それぞれをチャネル長方向に沿った面で切断した際の断面を示す。
【００１２】
図１に示すように、本実施の形態で例示する不揮発性半導体記憶装置１００は、半導体基板としてのシリコン基板１０１におけるメモリセル形成領域１１０Ａ（例えば第１領域）上に形成されたメモリセル１１０と、同じくシリコン基板１０１における周辺回路形成領域１２０Ａ（例えば第２領域）上に形成されたトランジスタ１２０とを備える。シリコン基板１０１には、例えばしきい値調整のために所定の不純物がドーピングされている。また、シリコン基板１０１には１つ以上のメモリセル形成領域１１０Ａおよび周辺回路形成領域１２０Ａが配列されている。各メモリセル形成領域１１０Ａおよび周辺回路形成領域１２０Ａ間は、適宜、素子分離絶縁膜１０２により電気的に分離されている。
【００１３】
（メモリセルの構成）
図１におけるメモリセル１１０は、シリコン基板１０１上にトンネル酸化膜１１１（例えば第１絶縁膜）を介して形成されたメサ状の積層膜１１０Ｔ（例えば第１積層膜）と、シリコン基板１０１の上層部分であって積層膜１１０Ｔ下の領域を挟む対の領域に形成されたソース１１８ｓおよびドレイン１１８ｄとを有する。また、積層膜１１０Ｔは、下層から順に、例えば電荷蓄積膜１１３（例えば窒化膜）と高誘電体膜１１４（例えば第１高誘電体膜）とメタルゲート１１５およびシリコンゲート１１６（例えば制御ゲート）とを含んで構成されている。
【００１４】
上記のメモリセル１１０において、シリコン基板１０１上面に形成されたトンネル酸化膜１１１は、シリコン基板１０１と上層の電荷蓄積膜１１３とを電気的に分離するための絶縁膜であり、例えばシリコン酸化（ＳｉＯ２）膜などで構成することができる。その膜厚は、例えば４〜５ｎｍ程度とすることができる。
【００１５】
トンネル酸化膜１１１上の電荷蓄積膜１１３は、いわゆる浮遊ゲートとして機能する膜であり、データの書き込み時にトンネル酸化膜１１１を通過して注入されたトンネル電子をトラップすることでデータを保持する膜である。電荷蓄積膜１１３は、例えばシリコン酸化（ＳｉＮ）膜で形成することができ、その膜厚は例えば５ｎｍ程度とすることができる。
【００１６】
電荷蓄積膜１１３上の高誘電体膜１１４は、電荷蓄積膜１１３と上層の制御ゲートとを電気的に分離するための膜であり、例えばハフニウム酸化物（ＨｆＯ）やハフニウム珪化酸化窒化物（ＨｆＳｉＯＮ）やアルミナ（Ａｌ２Ｏ３）やジルコニウム酸化物（ＺｒＯ）など、トンネル酸化膜１１１に用いられているシリコン酸化物（ＳｉＯ２）よりも比誘電率の大きい高誘電体（Ｈｉｇｈ−ｋ）材料を用いて形成される。このように、電荷蓄積膜１１３（浮遊ゲート）と制御ゲートとの間に高誘電体膜１１４を配置することで、従来のようにシリコン酸化膜を配置した場合よりも、電荷蓄積膜１１３（浮遊ゲート）と制御ゲートとの間の容量結合を増大させることが可能となる。この結果、高誘電体膜１１４の薄膜化が可能となり、不揮発性半導体記憶装置１００の更なる微細化が可能となる。本実施の形態では、高誘電体膜１１４を例えばＨｆＯで形成し、その膜厚を例えば１０〜１７ｎｍ程度とする。
【００１７】
高誘電体膜１１４上のメタルゲート１１５は、高誘電体膜１１４と上層のシリコンゲート１１６とが直接接触することを防止するための膜である。本実施の形態によるシリコンゲート１１６は例えば不純物を含むことで導電性を備えたポリシリコンなどで形成することができるが、一般的にポリシリコン膜と高誘電体膜とを接触させると、これらの界面で不具合が生じ、結果的に半導体装置の動作電圧が上昇してしまう場合がある。さらに、ポリシリコン膜の内部でいわゆるフォノン振動が発生し、電子の流れが阻害されてしまう場合もある。そこで本実施の形態のように、高誘電体膜１１４とシリコンゲート１１６（ポリシリコン膜）との間に金属製の膜であるメタルゲート１１５を設けることで、高誘電体膜１１４とシリコンゲート１１６（ポリシリコン膜）とが直接接触することを回避できる。この結果、高誘電体膜１１４の特性を十分に発揮させ、高性能の不揮発性半導体記憶装置１００を実現することが可能となる。本実施の形態では、メタルゲート１１５を例えばタンタル窒化物（ＴａＮ）とタングステン（Ｗ）とタングステン窒化物（ＷＮ）との積層膜で形成し、その合計の膜厚を例えば１０〜１３ｎｍ程度とする。ただし、本発明ではこれに限定されず、例えばチタン窒化物（ＴｉＮ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、白金（Ｐｔ）、銀（Ａｇ）またはＷなどで形成された単層膜、もしくはこれらのうちいずれかを含む多層膜など、メタルゲートとして使用可能な種々の膜を適用することができる。
【００１８】
メタルゲート１１５上のシリコンゲート１１６は、上述したように、例えば所定の不純物を含むことで導電性を備えたポリシリコン膜で形成される。その膜厚は、例えば１００ｎｍ程度とすることができる。このシリコンゲート１１６とその下層のメタルゲート１１５との二層が、メモリセル１１０における制御ゲートを形成する。
【００１９】
また、シリコン基板１０１の上層部分であって積層膜１１０Ｔ下の領域を挟む対の領域には、ソース１１８ｓおよびドレイン１１８ｄが形成されている。ソース１１８ｓおよびドレイン１１８ｄは、所定の不純物を注入し、これを拡散および活性化させることで低抵抗化された不純物拡散領域である。本実施の形態において、所定の不純物としては、例えばリン（Ｐ）イオンやヒ素（Ａｓ）イオンなどのようなｎ型の導電性を有するドーパント、あるいは、ボロン（Ｂ）イオンなどのようなｐ型の導電性を有するドーパントを適用することができる。なお、シリコン基板１０１上層におけるソース１１８ｓおよびドレイン１１８ｄで挟まれた領域は、書き込み時または動作時にチャネルが形成される、いわゆるチャネル形成領域として機能する。
【００２０】
（トランジスタの構成）
また、図１におけるトランジスタ１２０は、シリコン基板１０１上にゲート酸化膜１２１（例えば第２絶縁膜）を介して形成されたメサ状の積層膜１２０Ｔ（例えば第２積層膜）と、積層膜１２０Ｔの側面に形成されたサイドウォール１２７と、シリコン基板１０１の上層部分であって積層膜１２０Ｔおよびサイドウォール１２７下の領域を挟む対の領域に形成されたソース１２８ｓおよびドレイン１２８ｄとを有する。また、積層膜１２０Ｔは、下層から順に、例えば下部ゲート１２２と絶縁膜１２３と高誘電体膜１２４（例えば第２高誘電体膜）とメタルゲート１２５およびシリコンゲート１２６（例えば上部ゲート）とを含んで構成されている。
【００２１】
上記のトランジスタ１２０において、シリコン基板１０１上面に形成されたゲート酸化膜１２１は、上層の下部ゲート１２２とシリコン基板１０１とを電気的に分離するための膜であり、例えばメモリセル１１０におけるトンネル酸化膜１１１と同じ膜（シリコン酸化膜）で形成することができる。その膜厚も、例えば４〜５ｎｍ程度とすることができる。
【００２２】
ゲート酸化膜１２１上の下部ゲート１２２は、トランジスタ１２０を駆動する際の実効ゲートであり、例えば所定の不純物を含むことで導電性を備えたポリシリコン膜などで形成することができる。また、その膜厚は、例えば２０ｎｍ程度とすることができる。
【００２３】
下部ゲート１２２上の絶縁膜１２３、高誘電体膜１２４、メタルゲート１２５およびシリコンゲート１２６は、それぞれメモリセル１１０における電荷蓄積膜１１３、高誘電体膜１１４、メタルゲート１２５およびシリコンゲート１１６と同一工程で形成された膜である。よって、説明の簡略化のため、これらの詳細についての説明は省略する。なお、このような積層膜１２０Ｔ中のシリコンゲート１２６とメタルゲート１２５との二層が、トランジスタ１２０における上部ゲートを形成する。
【００２４】
また、積層膜１２０Ｔにおける少なくとも高誘電体膜１２４の側面には、周辺回路形成領域１２０Ａ上に形成された高誘電体膜１２４がプロセス中の例えば熱処理中において露出することを防止するためのサイドウォール１２７が形成されている。本実施の形態では、例えば積層膜１２０Ｔにおける下部ゲート１２２からシリコンゲート１２６にかけての側面にサイドウォール１２７が形成されている。
【００２５】
サイドウォール１２７は、高誘電体膜１２４の構成原子の特に金属元素がプロセス中の例えば熱処理中に飛散することを防止するための膜である。これにより、高誘電体膜１２４の構成原子がプロセス中に飛散して例えばゲート酸化膜１２１内に入り込み、これに固定電荷を形成することを防止できる。この結果、不揮発性半導体記憶装置１００におけるトランジスタ１２０のしきい値制御が困難となることを回避できる。
【００２６】
また、本実施の形態では、高誘電体膜１２４の構成原子と反応することでシリケートやシリサイドなどの反応物を形成することが可能な材料を用いてサイドウォール１２７を形成することが好ましい。これにより、高誘電体膜１２４から拡散した構成原子と反応して高誘電体膜１２４とサイドウォール１２７との界面に反応膜１２７ａが形成されるように構成されるため、高誘電体膜１２４から拡散した構成原子をサイドウォール１２７内部に封じ込めることがより確実に達成される。すなわち、サイドウォール１２７が、物理的に構成原子の飛散を防止する膜として機能するだけでなく、化学的に構成原子の飛散を防止する膜としても機能するため、高誘電体膜１２４を構成する原子の飛散防止効果をより高めることが達成される。
【００２７】
さらに、本実施の形態では、図示しない上層配線などと電気的に接続される上部ゲートとトランジスタ１２０の実効ゲートである下部ゲート１２２とを電気的に接続するための構成としてもサイドウォール１２７を使用する。これにより、例えばトランジスタ１２０の積層膜１２０Ｔにおける絶縁性の膜（絶縁膜１２３、高誘電体膜１２４など）にスルーホールを形成し、これに導電性の材料を埋め込むことで上部ゲートと下部ゲート１２２とを電気的に接続するという煩雑な構成および製造工程が不要となるため、結果的に不揮発性半導体記憶装置１００の構成および製造方法が複雑化することを回避できる。なお、本実施の形態では、サイドウォール１２７を下部ゲート１２２からシリコンゲート１２６にかけて形成しているが、サイドウォール１２７は下部ゲート１２２から少なくとも上部ゲートの一部であるメタルゲート１２５にかけて形成されればよい。
【００２８】
以上のような高誘電体膜１２４の構成原子の飛散防止効果と導電性とを兼ね備えた材料としては、例えばシリコンゲルマニウム（ＳｉＧｅ）が存在する。ただし、これに限定されず、例えば高誘電体膜１２４の構成原子のうちの金属元素を含有することなく導電性を有するポリシリコン膜、チタン（Ｔｉ）またはＴｉ合金膜、銅（Ｃｕ）またはＣｕ合金膜、モリブデン（Ｍｏ）またはＭｏ合金膜、金（Ａｕ）またはＡｕ合金膜、白金（Ｐｔ）またはＰｔ合金膜、銀（Ａｇ）またはＡｇ合金膜、および、タングステン（Ｗ）またはＷ合金膜などのような導電性を有する単層膜、もしくはこれらのうちいずれかを含むような導電性の多層膜など、高誘電体膜１２４（１１４）の構成原子が飛散することを防止可能な膜であって導電性を有する膜であれば如何なる膜を用いてサイドウォール１２７を形成しても良い。なお、本実施の形態では、ＳｉＧｅを用いてサイドウォール１２７を形成した場合を例に挙げる。また、そのゲート長方向における最も肉厚な部分の膜厚は、例えば５〜１０ｎｍ程度とすることができる。
【００２９】
また、シリコン基板１０１の上層部分であって積層膜１２０Ｔ下の領域を挟む対の領域には、ソース１２８ｓおよびドレイン１２８ｄが形成されている。ソース１２８ｓおよびドレイン１２８ｄは、メモリセル１１０におけるソース１２８ｓおよびドレイン１２８ｄと同様であるため、ここでは詳細な説明を省略する。なお、シリコン基板１０１上層におけるソース１２８ｓおよびドレイン１２８ｄで挟まれた領域は、動作時にチャネルが形成される、いわゆるチャネル形成領域として機能する。
【００３０】
〔製造方法〕
次に、本実施の形態による不揮発性半導体記憶装置１００の製造方法を、図面を用いて詳細に説明する。図２（ａ）から図６は、本実施の形態による不揮発性半導体記憶装置１００の製造方法における各プロセス段階での断面構造を模式的に示す図である。なお、図２（ａ）から図６では、図１に示す断面に対応する断面を示す。
【００３１】
本製造方法では、まず、しきい値調整用に所定の不純物がドーピングされたシリコン基板１０１（例えば半導体基板）を準備し、これの上面に、例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）法を用いてシリコン酸化膜よりなる素子分離絶縁膜１０２（図２（ａ）参照）を形成する。これにより、シリコン基板１０１上層が、メモリセル形成領域１１０Ａ（例えば第１領域）と周辺回路形成領域１２０Ａ（例えば第２領域）とを含む複数の素子形成領域に区画される。続いて、例えば熱酸化法を用いることで、図２（ａ）に示すように、シリコン基板１０１上面に、膜厚が例えば４〜５ｎｍ程度のシリコン酸化膜１１１Ａ（例えば絶縁膜）を形成する（例えば絶縁膜形成工程）。なお、素子分離法には、上記のＬＯＣＯＳ法に限らず、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法など、種々の素子分離技術を適用することが可能である。
【００３２】
次に、例えばリフトオフ法を用いることで、シリコン基板１０１の周辺回路形成領域１２０Ａ上におけるシリコン酸化膜１１１Ａ上に、所定の不純物を含むことで導電性を有するポリシリコン膜１２２Ａ（例えば第１導電体膜）を選択的に形成する（例えば第１ステップ）。具体的には、シリコン基板１０１上のシリコン酸化膜１１１Ａ表面全体に、例えばフォトレジスト液をスピン塗布し、これを露光および現像処理することで、周辺回路形成領域１２０Ａ上におけるシリコン酸化膜１１１Ａ上に開口を有するレジスト膜Ｒ１（図２（ｂ）参照）を形成する。続いて、例えばスパッタリング法を用いることで、レジスト膜Ｒ１上およびこれの開口により露出されているシリコン酸化膜１１１Ａ上に、ポリシリコンを堆積する。これにより、図２（ｂ）に示すように、膜厚が例えば２０ｎｍ程度のポリシリコン膜１２２Ａがレジスト膜Ｒ１上および周辺回路形成領域１２０Ａ上におけるシリコン酸化膜１１１Ａ上に成膜される。その後、例えばアッシングにより、またはアセトンなどの剥離液を用いてレジスト膜Ｒ１を除去する。この結果、レジスト膜Ｒ１上のポリシリコン膜１２２Ａがリフトオフにより除去されると共に、周辺回路形成領域１２０Ａ上におけるシリコン酸化膜１１１Ａ上にポリシリコン膜１２２Ａが形成される。なお、ポリシリコン膜１２２Ａに含まれる所定の不純物は、ポリシリコンの堆積時にドープされたものであっても、成膜後のイオン注入によりドープされたものであっても良い。
【００３３】
次に、図２（ｃ）に示すように、シリコン酸化膜１１１Ａおよびポリシリコン膜１２２Ａが形成されたシリコン基板１０１上全体に、シリコン窒化膜１１３Ａと高誘電体膜１１４Ａと金属膜１１５Ａおよびポリシリコン膜１１６Ａ（例えば第２導電体膜）とを順次成膜する（例えば第２〜第４ステップ）。具体的には、まず、例えばＣＶＤ法もしくはプラズマ窒化法を用いることで、シリコン基板１０１上面におけるシリコン酸化膜１１１Ａおよびポリシリコン膜１２２Ａ表面に、膜厚が例えば５ｎｍ程度のシリコン窒化膜１１３Ａを形成する。続いて、例えばＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いることで、シリコン窒化膜１１３Ａ表面に、膜厚が例えば１０〜１７ｎｍ程度の例えばＨｆＯよりなる高誘電体膜１１４Ａを形成する。続いて、例えばＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法を用いることで、高誘電体膜１１４Ａ表面に、例えばＴａＮとＷとＷＮとの積層膜よりなる金属膜１１５Ａを、合計の膜厚が例えば１０〜１３ｎｍ程度となるように形成する。続いて、例えばスパッタリング法を用いることで、金属膜１１５Ａ表面に、膜厚が例えば１００ｎｍ程度のポリシリコン膜１１６Ａを形成する。なお、ポリシリコン膜１１６Ａは所定の不純物を含むことで導電性を有する。この所定の不純物は、ポリシリコンの堆積時にドープされたものであっても、成膜後のイオン注入によりドープされたものであっても良い。
【００３４】
以上のように、シリコン窒化膜１１３Ａと高誘電体膜１１４Ａと金属膜１１５Ａとポリシリコン膜１１６Ａとよりなる積層膜を形成すると、次に、例えばＣＶＤ法を用いることで、ポリシリコン膜１１６Ａ表面に、膜厚が例えば３００ｎｍ程度のシリコン酸化膜を形成する。続いて、形成したシリコン酸化膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることで、メモリセル１１０における積層膜１１０Ｔの上面形状およびトランジスタ１２０における積層膜１２０Ｔの上面形状と対応したパターンのマスク酸化膜Ｍ１（図３（ａ）参照）を形成する。続いて、マスク酸化膜Ｍ１をマスクとして用いつつ、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などの異方性ドライエッチング技術を用いてポリシリコン膜１１６Ａと金属膜１１５Ａと高誘電体膜１１４Ａとシリコン窒化膜１１３Ａとを順次エッチングする（例えば第５ステップ）。これにより、図３（ａ）に示すように、シリコン基板１０１のメモリセル形成領域１１０Ａ上におけるシリコン酸化膜１１１Ａ上に、電荷蓄積膜１１３（例えば第１窒化膜）と高誘電体膜１１４（例えば第１高誘電体膜）とメタルゲート１１５およびシリコンゲート１１６（例えば制御ゲート）とよりなるメサ状の積層膜１１０ｔ（例えば第１積層膜）が形成されると共に、シリコン基板１０１の周辺回路形成領域１２０Ａ上におけるシリコン酸化膜１１１Ａ上に、下部ゲート１２２と絶縁膜１２３（例えば第２窒化膜）と高誘電体膜１２４（例えば第２高誘電体膜）とメタルゲート１２５およびシリコンゲート１２６（例えば上部ゲート）とよりなるメサ状の積層膜１２０ｔ（例えば第２積層膜）が形成される（例えば積層膜形成工程）。このように、本実施の形態では、メモリセル１１０と周辺回路であるトランジスタ１２０とが同様の積層膜構造を有しているため、メモリセル１１０とトランジスタ１２０とで区別すること無く、一括して加工することでメモリセル１１０の積層膜１１０ｔおよびトランジスタ１２０の積層膜１２０ｔを形成することが可能である。
【００３５】
次に、例えばＣＶＤ法を用いることで、図３（ｂ）に示すように、積層膜１１０ｔおよび１２０ｔ並びにシリコン酸化膜１１１Ａが形成されたシリコン基板１０１上全体に、膜厚が例えば５〜１０ｎｍ程度のＳｉＧｅ膜１２７Ａを形成する。次に、例えばフッ素系ガスを用いたＲＩＥによりＳｉＧｅ膜１２７Ａを異方性ドライエッチングすることで、図４（ａ）に示すように、積層膜１１０ｔおよび１２０ｔそれぞれの側面に、ゲート長方向における最も肉厚な部分の膜厚が５〜１０ｎｍ程度のＳｉＧｅ膜よりなるサイドウォール１１７および１２７を形成する（例えばサイドウォール形成工程）。なお、ＳｉＧｅ膜１２７Ａの異方性ドライエッチングでは、三フッ化塩素（ＣｌＦ３）などのガスをエッチングガスとして用いることができる。
【００３６】
次に、積層膜１１０ｔおよび１２０ｔ、サイドウォール１１７および１２７並びにシリコン酸化膜１１１Ａが形成されたシリコン基板１０１上全体にフォトレジスト液をスピン塗布し、これを露光および現像処理することで、図４（ｂ）に示すように、シリコン基板１０１の周辺回路形成領域１２０Ａ上に形成された積層膜１２０ｔおよびサイドウォール１２７を覆うレジスト膜Ｒ２を形成する。次に、レジスト膜Ｒ２をマスクとして用いつつ、例えばメタン（ＣＨ４）をエッチングガスとしたＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）によるドライエッチングを行なうことで、図５（ａ）に示すように、メモリセル形成領域１１０Ａ上の積層膜１１０ｔ側面に形成されたサイドウォール１１７を選択的に除去する。ただし、これに限定されず、例えばフッ化水素（ＨＦ）と過酸化水素水（Ｈ２Ｏ２）と酢酸（ＣＨ３ＣＯＯＨ）とを１：２：３の割合で混ぜた混合液をエッチャントとするウェットエッチングによっても、メモリセル形成領域１１０Ａ上の積層膜１１０ｔ側面に形成されたサイドウォール１１７を除去することが可能である。
【００３７】
次に、アッシングにより、またはアセトンなどの剥離液を用いてレジスト膜Ｒ２を除去した後、例えばフッ素系ガスを用いたドライエッチングもしくはリン酸系水溶液を用いたウェットエッチングによって、露出しているシリコン酸化膜１１１Ａを除去する。これにより、図５（ｂ）に示すように、メモリセル形成領域１１０Ａ上の積層膜１１０ｔ下にトンネル酸化膜１１１が形成され、周辺回路形成領域１２０Ａ上の積層膜１２０ｔ下にゲート酸化膜１２１が形成される。そしてこの結果、図５（ｂ）に示すように、シリコン基板１０１のメモリセル形成領域１１０Ａ上に、トンネル酸化膜１１１を介して、電荷蓄積膜１１３と高誘電体膜１１４とメタルゲート１１５とシリコンゲート１１６とからなるメサ状の積層膜１１０Ｔが形成され、シリコン基板１０１の周辺回路形成領域１２０Ａ上に、ゲート酸化膜１２１を介して、下部ゲート１２２と絶縁膜１２３と高誘電体膜１２４とメタルゲート１２５とシリコンゲート１２６とからなるメサ状の積層膜１２０Ｔが形成される。
【００３８】
次に、例えばイオン注入法を用いることで、積層膜１１０Ｔ並びに積層膜１２０Ｔおよびサイドウォール１２７をマスクとして用いつつ、シリコン基板１０１上層に所定の不純物イオンを注入する。これにより、図６に示すように、シリコン基板１０１上層に、積層膜１１０Ｔ下の領域、並びに、積層膜１２０Ｔおよびサイドウォール１２７下の領域を相互に挟む不純物注入領域１１８ａを形成する。次に、例えばアニール装置を用いて所定の不純物が注入されたシリコン基板１０１を熱処理することで、不純物注入領域１１８ａに注入された不純物を拡散および活性化させる。これにより、図１に示すように、メモリセル形成領域１１０Ａにおけるシリコン基板１０１上層に積層膜１１０Ｔ下の領域を挟む対のソース１１８ｓおよびドレイン１１８ｄが形成され、周辺回路形成領域１２０Ａにおけるシリコン基板１０１上層に積層膜１２０Ｔおよびサイドウォール１２７下の領域を挟む対のソース１２８ｓおよびドレイン１２８ｄが形成される。また、例えばこの際の熱処理の工程において、高誘電体膜１２４の構成原子がサイドウォール１２７へ拡散し、サイドウォール１２７の構成原子と反応することで、高誘電体膜１２４とサイドウォール１２７との界面に反応膜１２７ａが形成される。
【００３９】
以上の工程を経ることで、図１に示す断面構造を有する本実施の形態による不揮発性半導体記憶装置１００が製造される。なお、以上の工程の後、層間絶縁膜、ビアコンタクト並びに上層のメタル配線が形成されるが、本実施の形態では、説明の簡略化のため、これらの工程の説明を省略する。
【００４０】
また、上記実施の形態は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、仕様等に応じて種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施の形態が可能であることは上記記載から自明である。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施の形態にかかる不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である。
【図２】本発明の実施の形態による不揮発性半導体記憶装置の製造方法における各プロセス段階での断面構造を模式的に示す図である（１）。
【図３】本発明の実施の形態による不揮発性半導体記憶装置の製造方法における各プロセス段階での断面構造を模式的に示す図である（２）。
【図４】本発明の実施の形態による不揮発性半導体記憶装置の製造方法における各プロセス段階での断面構造を模式的に示す図である（３）。
【図５】本発明の実施の形態による不揮発性半導体記憶装置の製造方法における各プロセス段階での断面構造を模式的に示す図である（４）。
【図６】本発明の実施の形態による不揮発性半導体記憶装置の製造方法における各プロセス段階での断面構造を模式的に示す図である（５）。
【符号の説明】
【００４２】
１００ 不揮発性半導体記憶装置、１０１ シリコン基板、１１０ メモリセル、１１０Ａ メモリセル形成領域、１１０Ｔ，１１０ｔ，１２０Ｔ，１２０ｔ 積層膜、１１１ トンネル酸化膜、１１１Ａ シリコン酸化膜、１１３ 電荷蓄積膜、１１３Ａ シリコン窒化膜、１１４，１１４Ａ，１２４ 高誘電体膜、１１５，１２５ メタルゲート、１１５Ａ 金属膜、１１６，１２６ シリコンゲート、１１６Ａ，１２２Ａ ポリシリコン膜、１１７，１２７ サイドウォール、１１８ａ 不純物注入領域、１１８ｄ，１２８ｄ ドレイン、１１８ｓ，１２８ｓ ソース、１２０ トランジスタ、１２０Ａ 周辺回路形成領域、１２１ ゲート酸化膜、１２２ 下部ゲート、１２３ 絶縁膜、１２７Ａ ＳｉＧｅ膜、１２７ａ 反応膜
【特許請求の範囲】
【請求項１】
第１領域と第２領域とを含む半導体基板と、
窒化膜と、該窒化膜上の第１高誘電体膜と、該第１高誘電体膜上の制御ゲートとを含み、前記半導体基板における前記第１領域上に第１絶縁膜を介して形成された第１積層膜と、
下部ゲートと、該下部ゲート上の第２高誘電体膜と、該第２高誘電体膜上の上部ゲートとを含み、前記半導体基板における前記第２領域上に第２絶縁膜を介して形成された第２積層膜と、
前記第２積層膜の側面における少なくとも前記第２高誘電体膜の側面を覆うように前記下部ゲートから前記上部ゲートにかけて形成された導電性を有するサイドウォールと、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２高誘電体膜と前記サイドウォールとの界面に、該第２高誘電体膜の構成原子と該サイドウォールの構成原子とが反応することで形成された反応膜を備えたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記サイドウォールは、ＳｉＧｅ膜、ポリシリコン膜、ＴｉまたはＴｉ合金膜、ＣｕまたはＣｕ合金膜、ＭｏまたはＭｏ合金膜、ＡｕまたはＡｕ合金膜、ＰｔまたはＰｔ合金膜、ＡｇまたはＡｇ合金膜、および、ＷまたはＷ合金膜のうち少なくともいずれか１つを含む単層または多層膜で形成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
第１および第２領域を備えた半導体基板上面に絶縁膜を形成する絶縁膜形成工程と、
第１窒化膜と、該第１窒化膜上の第１高誘電体膜と、該第１高誘電体膜上の制御ゲートとを含む第１積層膜を半導体基板の前記第１領域上における前記絶縁膜上に形成し、下部ゲートと、該下部ゲート上の第２窒化膜と、該第２窒化膜上の第２高誘電体膜と、該第２高誘電体膜上の上部ゲートとを含む第２積層膜を前記半導体基板の前記第２領域上における前記絶縁膜上に形成する積層膜形成工程と、
前記第２積層膜の側面における少なくとも前記第２高誘電体膜の側面を覆うように前記下部ゲートから前記上部ゲートにかけて導電性を有するサイドウォールを形成するサイドウォール形成工程と、
を含むことを特徴とする不揮発性半導体装置の製造方法。
【請求項５】
前記積層膜形成工程は、
前記半導体基板の前記第２領域上における前記絶縁膜上に選択的に第１導電体膜を形成する第１ステップと、
前記半導体基板の前記第１領域上における前記絶縁膜上および前記第１導電体膜上に窒化膜を形成する第２ステップと、
前記窒化膜上に高誘電体膜を形成する第３ステップと、
前記高誘電体膜上に第２導電体膜を形成する第４ステップと、
前記第２導電体膜と前記高誘電体膜と前記窒化膜と前記第１導電体膜とを加工することで、前記第１領域上の前記絶縁膜上に前記第１積層膜を形成すると共に前記第２領域上の前記絶縁膜上に前記第２積層膜を形成する第５ステップと、
を含むことを特徴とする請求項４記載の不揮発性半導体記憶装置の製造方法。
【請求項１】
第１領域と第２領域とを含む半導体基板と、
窒化膜と、該窒化膜上の第１高誘電体膜と、該第１高誘電体膜上の制御ゲートとを含み、前記半導体基板における前記第１領域上に第１絶縁膜を介して形成された第１積層膜と、
下部ゲートと、該下部ゲート上の第２高誘電体膜と、該第２高誘電体膜上の上部ゲートとを含み、前記半導体基板における前記第２領域上に第２絶縁膜を介して形成された第２積層膜と、
前記第２積層膜の側面における少なくとも前記第２高誘電体膜の側面を覆うように前記下部ゲートから前記上部ゲートにかけて形成された導電性を有するサイドウォールと、
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２高誘電体膜と前記サイドウォールとの界面に、該第２高誘電体膜の構成原子と該サイドウォールの構成原子とが反応することで形成された反応膜を備えたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記サイドウォールは、ＳｉＧｅ膜、ポリシリコン膜、ＴｉまたはＴｉ合金膜、ＣｕまたはＣｕ合金膜、ＭｏまたはＭｏ合金膜、ＡｕまたはＡｕ合金膜、ＰｔまたはＰｔ合金膜、ＡｇまたはＡｇ合金膜、および、ＷまたはＷ合金膜のうち少なくともいずれか１つを含む単層または多層膜で形成されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
第１および第２領域を備えた半導体基板上面に絶縁膜を形成する絶縁膜形成工程と、
第１窒化膜と、該第１窒化膜上の第１高誘電体膜と、該第１高誘電体膜上の制御ゲートとを含む第１積層膜を半導体基板の前記第１領域上における前記絶縁膜上に形成し、下部ゲートと、該下部ゲート上の第２窒化膜と、該第２窒化膜上の第２高誘電体膜と、該第２高誘電体膜上の上部ゲートとを含む第２積層膜を前記半導体基板の前記第２領域上における前記絶縁膜上に形成する積層膜形成工程と、
前記第２積層膜の側面における少なくとも前記第２高誘電体膜の側面を覆うように前記下部ゲートから前記上部ゲートにかけて導電性を有するサイドウォールを形成するサイドウォール形成工程と、
を含むことを特徴とする不揮発性半導体装置の製造方法。
【請求項５】
前記積層膜形成工程は、
前記半導体基板の前記第２領域上における前記絶縁膜上に選択的に第１導電体膜を形成する第１ステップと、
前記半導体基板の前記第１領域上における前記絶縁膜上および前記第１導電体膜上に窒化膜を形成する第２ステップと、
前記窒化膜上に高誘電体膜を形成する第３ステップと、
前記高誘電体膜上に第２導電体膜を形成する第４ステップと、
前記第２導電体膜と前記高誘電体膜と前記窒化膜と前記第１導電体膜とを加工することで、前記第１領域上の前記絶縁膜上に前記第１積層膜を形成すると共に前記第２領域上の前記絶縁膜上に前記第２積層膜を形成する第５ステップと、
を含むことを特徴とする請求項４記載の不揮発性半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００９−２６７２１６（Ｐ２００９−２６７２１６Ａ）
【公開日】平成２１年１１月１２日（２００９．１１．１２）
【国際特許分類】
【出願番号】特願２００８−１１７００６（Ｐ２００８−１１７００６）
【出願日】平成２０年４月２８日（２００８．４．２８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２１年１１月１２日（２００９．１１．１２）
【国際特許分類】
【出願日】平成２０年４月２８日（２００８．４．２８）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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