【課題】メモリ特性のバラツキを抑制した半導体記憶装置、及びその製造方法を提供する。
【解決手段】半導体記憶装置１００は、強誘電体キャパシタＣとセルトランジスタＴｒを並列に接続したメモリセルＭＣを有するメモリセルアレイ１ａを備える。メモリセルアレイ１ａは、基板１０の上層に設けられた第１導電層３１と、第１導電層３１の上面に形成された強誘電体層３２と、強誘電体層３２の上面に形成された第２導電層３４と、強誘電体層３２と同層に形成されたストッパー層３３とを備える。化学機械研磨によるストッパー層３３の選択比は、化学機械研磨による強誘電体層３２の選択比よりも大きい。 （もっと読む）

【課題】異なる構造の半導体メモリセルを備えた半導体メモリ領域を縮小化するための半導体装置を提供する。
【解決手段】半導体層に形成されるＲＡＭの第１のトランジスタと、第１のトランジスタの第１のソース／ドレイン１７に電気的に接続される第１電極を有するキャパシタＱと、第１のトランジスタに隣接する領域の半導体層に形成されるＲＯＭの第２、第３のトランジスタと、第１のトランジスタの第２のソース／ドレイン１６と第２のトランジスタの第１のソース／ドレイン２０に電気的に接続されるビット線６０とを有する。 （もっと読む）

【課題】メモリセル面積を拡大させることなく、メモリセルにおける単位面積あたりの容量値を増やした半導体記憶装置を実現する。
【解決手段】メモリセル１００は、トランジスタ１０１と、メモリ素子１０４と、第１の容量１０２と、第２の容量１０３と、を有する。第１の容量１０２は、トランジスタ１０１を構成する半導体膜１０８、ゲート絶縁膜１１４およびゲート電極１０９で構成され、トランジスタ１０１と同時に形成される。第２の容量１０３は、メモリ素子１０４を構成する電極１０７ならびに電極１０７上に形成した絶縁膜１１３および電極１１１から構成される。また、第２の容量１０３は、第１の容量１０２の直上に形成する。このように、メモリ素子１０４と並列に接続する、第１の容量１０２および第２の容量１０３を形成する。 （もっと読む）

可逆的に抵抗を切り換える金属−絶縁物−金属（ＭＩＭ）スタックを形成する方法が提供される。この方法は、縮退ドープされた半導体材料を含む第１の導電層を形成することと、第１の導電層上に炭素系可逆抵抗スイッチング材料を形成することと、を含む。また、他の態様も提供される。
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【課題】垂直型メモリ装置と形成方法を提供する。
【解決手段】本発明は、垂直型半導体装置及び形成方法を提供する。垂直型半導体装置、セル領域及び周辺回路領域を含む半導体基板と、セル領域上に複数のワードラインが垂直に積層されたワードライン構造体と、ワードライン構造体を貫通して配置された半導体の構造体と、ワードライン構造体と半導体の構造体との間に配置されたゲート絶縁膜と、前記周辺回路領域にワードライン構造体と同一の垂直構造のダミーワードライン構造体と、を含む。 （もっと読む）

【課題】不揮発性記憶素子と、容量素子若しくは抵抗素子とを有するシステムＩＣの製造方法を提供する。
【解決手段】半導体基板の主面の素子分離領域５上に下部電極１０ｃが設けられ、かつ下部電極１０ｃ上にＯＮＯ膜１１，１２，１３からなる誘電体膜を介在して上部電極１９ｃが設けられた容量素子Ｃを有する半導体集積回路装置であって、半導体基板の主面の素子分離領域５と下部電極１０ｃとの間に耐酸化性膜８、及び下部電極１０ｃと上部電極１９ｃとの間に耐酸化性膜１２を有する。 （もっと読む）

【課題】半導体装置にクラックの発生を防止する絶縁性応力緩和膜を用いながらも、下方からの水素の進入を阻止して容量絶縁膜の還元を防止できるようにする。
【解決手段】半導体装置は、第１の絶縁性水素バリア膜１８と、その上に形成された第２の絶縁性水素バリア膜１９と、第１の層間絶縁膜１７、第１の絶縁性水素バリア膜１８及び第２の絶縁性水素バリア膜１９を貫通するコンタクトプラグ２０と、第２の絶縁性水素バリア膜の上に順次形成され、下部電極２３、容量絶縁膜２５及び上部電極２６よりなり、下部電極がコンタクトプラグと電気的に接続される容量素子２７を備えている。第１の絶縁性水素バリア膜と第２の絶縁性水素バリア膜は、互いの組成比が異なる窒化シリコンよりなり、第２の絶縁性水素バリア膜のシリコン原子数に対する窒素原子数の比の値は、第１の絶縁性水素バリア膜のシリコン原子数に対する窒素原子数の比の値よりも小さい。 （もっと読む）

【課題】良好な動作特性を有するとともに加工が容易な不揮発性記憶装置及びその製造方法を提供する。
【解決手段】基板上に、第１の方向に延在する第１の配線と、前記第１の方向に非平行な第２の方向に延在する第２の配線と、前記第１の配線と前記第２の配線との間に挟持され、前記第１の配線と前記第２の配線とを介して供給される電流により、第１の状態と第２の状態との間を可逆的に遷移可能な記録層と、を備え、前記記録層は、前記第１及び前記第２の方向に対して平行な断面が前記第２の配線に近づくにつれて大きくなる逆テーパ形状を有することを特徴とする不揮発性記憶装置を提供する。 （もっと読む）

【課題】高電界領域及び低電界領域のリーク電流特性の双方を改善する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１０１内に互いに離間して設けられたソース領域１１０Ｓ及びドレイン領域１１０Ｄと、ソース領域１１０Ｓ及びドレイン領域１１０Ｄ間のチャネル領域上に設けられた第１の絶縁膜１０２と、第１の絶縁膜１０２上に設けられた電荷蓄積層１０３と、電荷蓄積層１０３上に設けられ、かつ第１のランタンアルミシリケート膜と、第１のシリコン酸化膜若しくは第１のシリコン酸窒化膜とが積層された積層構造を含む第２の絶縁膜１０４と、第２の絶縁膜１０４上に設けられた制御ゲート電極１０５とを含む。 （もっと読む）

【課題】水素による強誘電体キャパシタの特性劣化を抑制するメモリを提供する。
【解決手段】メモリは、第１の層間膜を貫通して半導体基板上のトランジスタに接続された第１、第２のプラグと、第１のプラグ上の強誘電体キャパシタの側面を被覆する第２の層間膜と、第２のプラグと上部電極とを接続するローカル配線とを備え、第２のプラグ上で隣接する強誘電体キャパシタの上部電極はローカル配線で第２のプラグに接続され、第１のプラグ上で隣接する強誘電体キャパシタの下部電極は第１のプラグに接続され、第１、第２のプラグで接続される強誘電体キャパシタを含むセルブロックが配列され、隣接するセルブロックはローカル配線の半ピッチずれて配置され、第２のプラグの両側で隣接する強誘電体キャパシタ間の第１の間隔は第２の層間膜の堆積膜厚の２倍よりも大きく、隣接するセルブロック間の第２の間隔は第２の層間膜の堆積膜厚の２倍よりも小さい。 （もっと読む）

【課題】電極上に膜（水素バリア膜、バリアメタル）が形成される場合に、電極上での膜のカバレッジ不良の発生を防止することができる、半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１では、強誘電体膜１３上に、強誘電体膜１３に接する電極下層１５とこの電極下層１５上に積層される電極上層１６との積層構造を有する上部電極１４が積層されている。そして、電極上層１６の上面は、平坦化により、強誘電体膜１３の表面モホロジーと無関係な平坦面となっている。したがって、電極上層１６上で水素バリア膜１７およびバリアメタル２８をほぼ均一な厚さに形成することができ、上部電極１４上での膜のカバレッジ不良の発生を防止することができる。 （もっと読む）

【課題】低い等価酸化膜厚（ＥＯＴ）および低い漏洩電流を有する金属−絶縁体−金属キャパシタを提供する。
【解決手段】低温原子層堆積（ＡＬＤ）法を用いて、Ｓｒ_ｘＴｉ_ｙＯ_３ベースの金属−絶縁体−金属（ＭＩＭ）キャパシタを製造する方法が開示される。好ましくは、下部電極を形成するためにＴｉＮが用いられる。キャパシタのＳｒ_ｘＴｉ_ｙＯ_３誘電体層でのＳｒ／Ｔｉ比率は、キャパシタの電気的特性を調整するために変化できる。Ｓｒ_ｘＴｉ_ｙＯ_３誘電体層の誘電率および漏洩電流は、このＳｒ_ｘＴｉ_１−ｘＯ_３誘電体層のＳｒ含有量とともに単調に減少する。Ｓｒ_ｘＴｉ_ｙＯ_３誘電体層とＴｉＮ下部電極との間の界面でのＳｒ含有量を増加させることによって、界面の等価酸化膜厚（ＥＯＴ）をさらに低減できる。 （もっと読む）

【課題】ＳＴＩ構造の素子分離を行う場合にソース／ドレイン領域の形成時点で半導体基板に対する転位の発生を抑制できるようにする。
【解決手段】素子分離絶縁膜３を活性領域２との間の接触領域においてシリコン基板１の表面の高さよりも深く且つソース／ドレイン領域１ｂのピーク濃度となる高濃度不純物拡散領域１ｂの形成深さｄ４（もしくはＰＮ接合部）よりも浅い高さに位置し、当該領域よりも外方領域に遠ざかるに連れて深さｄ４よりも深い深さｄ２に位置するように形成する。 （もっと読む）

【課題】メモリセル間の短絡を防ぐことで、リーク電流を低減する、抵抗変化型不揮発性メモリセルを備えた不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、第１の絶縁層１１上に設けられ、かつ第１の方向に延在する第１の配線層１３と、第１の配線層１３上に柱状に設けられ、かつ直列に接続された非オーミック素子１８と可変抵抗素子１４とを含む不揮発性メモリセルＭＣと、メモリセルＭＣ上に設けられ、かつ面内方向に単一の層で構成されたバリア層２１と、バリア層２１上に設けられ、かつ面内方向に単一の層で構成された導電層３０と、第１の絶縁層１１上に設けられ、かつメモリセルＭＣ、バリア層２１及び導電層３０の側面を覆う第２の絶縁層２０と、導電層３０上に設けられ、かつ第２の方向に延在する第２の配線層２２とを含む。 （もっと読む）

【課題】半導体装置とその製造方法において、強誘電体膜を備えたキャパシタの劣化を防止すること。
【解決手段】シリコン基板３０の上方に、下部電極６１、強誘電体膜よりなるキャパシタ誘電体膜６２と、上部電極６３とを有するキャパシタQを形成する工程と、キャパシタQ上に層間絶縁膜７１を形成する工程と、層間絶縁膜７１に、上部電極６３に達するホール５９ａを形成する工程と、ホール５９ａの内面、及びホール５９ａから露出する上部電極６３の表面に第１のバリア膜６７を形成する工程と、第１のバリア膜６７上に、第１のバリア膜６７よりも酸素濃度が高い第２のバリア膜６８を形成する工程と、第２のバリア膜６８の上方に導電膜７４を形成して、ホール５９ａを埋め込む工程とを含む半導体装置の製造方法による。 （もっと読む）

【課題】強誘電体膜及びゲート電極間のリーク電流値を低減させると共に耐絶縁性を向上させる。
【解決手段】Ｓｉ基板１と、Ｓｉ基板１上に少なくともＨｆＳｉＯＮ膜２、強誘電体膜３ＨｆＳｉＯＮ膜４及びＣ_６０膜６が、この順で積層されたゲート構造を有しており、強誘電体膜３の、ＨｆＳｉＯＮ膜４と接する側の表面におけるＲａ値とＲｍｓ値との和の第１絶対値が、ＨｆＳｉＯＮ膜４の膜厚以下であり、かつ、ＨｆＳｉＯＮ膜４の、Ｃ_６０膜６と接している側の表面におけるＲａ値とＲｍｓ値との和の第２絶対値が３．０ｎｍ以下である。 （もっと読む）

【課題】半導体層の中または半導体層に隣接した領域の間を接続するための構造を提供する。
【解決手段】半導体デバイス２０４は半導体材料の第１の層１１２と、第１の層の中に形成された第１のソース／ドレイン領域１１６を有する第１の電界効果トランジスタ１８０とを含み、チャネル領域１６０は第１の層の上に形成され、関連する第２のソース／ドレイン領域１６４はチャネル領域の上に形成される。このデバイスはまた、第１の層１１４の中に形成された第１のソース／ドレイン領域１１８を有する第２の電界効果トランジスタ１９０を含み、チャネル領域１６２は第１の層の上に形成され、関連する第２のソース／ドレイン領域１６６はチャネル領域の上に形成される。金属を含む導電層１２０は、各トランジスタの第１のソース／ドレイン領域の間に置かれて、１つの第１のソース／ドレイン領域から他の第１のソース／ドレイン領域に電流を導く。 （もっと読む）

【課題】下層の絶縁膜が窒化するのを抑制するとともに上層の絶縁膜からの酸素の拡散を抑制して電荷捕獲密度の低下を可及的に防止することを可能にする。
【解決手段】第１絶縁膜２と、第１絶縁膜上に形成され、窒素が添加されたアモルファスシリコン層４ａと、アモルファスシリコン層上に形成された第１窒化シリコン層４ｂと、第１窒化シリコン層上に形成された第２絶縁膜１０と、を備えていることを特徴とする。 （もっと読む）

【課題】ＣＯＢ構造を備えた半導体記憶装置において、容量絶縁膜の水素による劣化を防止するとともに、ビット線のエッチングでの薄膜化を防止する。
【解決手段】半導体記憶装置は、ＭＯＳトランジスタ３２０と、メモリ領域３１０の上方に設けられ、不純物拡散層２０３ｂに電気的に接続されたビット線２０７と、強誘電体または高誘電体を含む容量絶縁膜２１３とを有し、ビット線２０７よりも高い位置に設けられたキャパシタ２１５と、キャパシタ２１５の下方を覆う下部水素バリア膜２１０と、キャパシタ２１５の側方及び上方を覆う上部水素バリア膜２１８と、周辺回路領域３００の上方に形成された配線２２１と、ビット線２０７よりも低い位置に形成され、上方から見た場合にメモリ領域３１０から周辺回路領域３００へと延伸し、ビット線２０７と配線２２１とを電気的に接続させる導電層２０３ａとを備える。 （もっと読む）

【課題】均一な厚さの金属シリサイド膜からなるゲート電極を備える半導体装置及びその製造方法を提供すること。
【解決手段】本発明の半導体装置及びその製造方法は、基板上に絶縁膜を形成するステップと、前記絶縁膜上に金属の拡散を防止する拡散防止膜を形成するステップと、前記拡散防止膜上にゲート電極用膜を形成するステップと、前記ゲート電極用膜上に金属膜を形成するステップと、前記金属膜を含む結果物に対して熱処理工程を行うことにより、均一な厚さの金属シリサイド膜を形成するステップと、を含む。 （もっと読む）