【課題】製造工程における強誘電体キャパシタの劣化を抑制する。
【解決手段】半導体装置の製造方法は、半導体基板１００の上方に、Ｐｂを含む強誘電体１２０を有するキャパシタ層を形成し、前記キャパシタ層をＲＩＥにより加工して、前記強誘電体を有するキャパシタを形成し、Ｐｂ、酸素および鉛単体酸化物を含む雰囲気で、前記キャパシタを熱処理し、前記熱処理の際に、前記雰囲気内における前記鉛単体酸化物の分圧は、前記強誘電体内におけるＰｂにより生じる前記鉛単体酸化物の蒸気圧以上、かつ前記雰囲気内における前記鉛単体酸化物の蒸気圧以下である。 （もっと読む）

【課題】半導体層の界面に生じるダングリングボンドをフッ素で終端することで、界面準位を低減することができ、また、低熱履歴のプロセスでも活性領域のみへ効率よくフッ素を導入することができる半導体基板を提供する。
【解決手段】フッ素拡散防止膜６と該フッ素拡散防止膜６上に形成されたフッ素を含有するシリコン酸化膜７からなる絶縁層９と、前記絶縁層９上に形成された半導体層８と、を含み、前記半導体層８とフッ素を含有する前記シリコン酸化膜７とが接触していることを特徴とする。 （もっと読む）

【課題】可変抵抗素子の抵抗値ばらつきに起因する誤動作を抑制する抵抗変化メモリを提供する。
【解決手段】抵抗変化メモリは、第１の電極１４、抵抗変化膜１５、及び第２の電極１６が積層された積層構造からなり、かつ記憶データに基づいて低抵抗状態又は高抵抗状態を取り得る可変抵抗素子１７と、可変抵抗素子１７の側面に設けられた絶縁膜１９と、絶縁膜１９の側面に設けられた導電膜からなり、かつ可変抵抗素子１７に並列接続された固定抵抗素子２０とを含む。 （もっと読む）

【課題】ゲート電極中に含まれる不純物の拡散を防止することができ、さらに、ゲート絶縁膜の信頼性及びホットキャリア耐性を向上させることができる半導体装置及びその製造方法を得る。
【解決手段】Ｎ型シリコン基板１上にゲート酸化膜３６およびＰ+型ゲート電極３５を形成する。Ｐ+型ゲート電極３５の両側にソース／ドレイン領域６を形成する。ゲート酸化膜３６およびＰ+型ゲート電極３５中には窒素がドープされ、窒素ドーピング領域３０が形成される。 （もっと読む）

【課題】良好な特性の強誘電体キャパシタを提供する。
【解決手段】本発明の強誘電体キャパシタは、基板１０の上に設けられた下部電極３１と、下部電極３１の上に設けられた上部電極３３と、下部電極３１と上部電極３３との間に設けられた強誘電体膜３２と、下部電極３１と強誘電体膜３２と上部電極３３とを含んだ電荷蓄積部３の上に設けられ、アルミニウム酸化物を含んだ水素バリア膜３７と、水素バリア膜３７と電荷蓄積部３との間に設けられ、イリジウム酸化物からなる拡散防止膜３６と、拡散防止膜３６と電荷蓄積部３との間に設けられた絶縁膜３５と、を備えている。 （もっと読む）

【課題】ゲート電極から電荷蓄積層に電荷を注入する不揮発性メモリにおいて、従来のゲート構造に比べて電荷の注入効率、電荷保持特性および信頼性を共に向上させる。
【解決手段】電荷蓄積層を構成する窒化シリコン膜に電子および正孔を注入し、トータルの電荷量を変えることによって書き込み・消去を行う不揮発性メモリにおいて、ゲート電極からの電荷注入を高効率で行うために、メモリセルのゲート電極を、ノンドープのポリシリコン層５４とメタル材料電極層５９の２層膜で構成する。 （もっと読む）

【課題】メモリ機能等を有する機能膜の水による劣化を防止すること。
【解決手段】成膜装置内で、機能膜が形成された基板上に、上記機能膜を覆うように、絶縁膜を形成する絶縁膜形成工程と、形成した上記絶縁膜の表面をプラズマに曝すプラズマ処理工程とを繰り返すこと。 （もっと読む）

【課題】静電容量の大きなキャパシタを備え、低コストで製造が可能な、高集積化された半導体記憶装置を提供する。
【解決手段】半導体基板上にＹ方向に延在しＹ方向と垂直なＸ方向に互いに平行に配列されたワード線と、Ｙ方向に互いに平行に配列され二つのワード線と交差する帯状の活性領域と、各活性領域上のその長手方向の両端部にそれぞれ接続する容量コンタクトプラグと、容量コンタクトプラグ上の第１下部電極と第１下部電極上の第２下部電極を含むスタック下部電極と、容量絶縁膜と、上部電極とを有し、第２下部電極の中心位置が第１下部電極の中心位置から所定の方向へシフトしている、半導体記憶装置。 （もっと読む）

【課題】強誘電体キャパシタを高信頼性化する。
【解決手段】半導体記憶装置７０に設けられる強誘電体キャパシタ５０は、積層形成される下部電極膜１４、強誘電体膜１５、及び上部電極膜１６から構成される。下部電極膜１４は、メモリセルトランジスタ４０のソース及びドレインの一方の上部に設けられるコンタクトプラグ１１と電気的に接続される部分が下に凸となりコンタクトプラグ上部に埋め込まれる形状を有し、反応防止膜１３を介してコンタクトプラグ１１に接続される。上部電極膜１６は、コンタクトプラグ２３を介して配線層２５に接続される。コンタクトプラグ１１及び反応防止膜１３が接続される界面の両端部とコンタクトプラグ１１の上側面とは反応防止膜９で覆われる。強誘電体キャパシタ５０は、コンタクトプラグ１１及び２３を除く領域が反応防止膜９と反応防止膜９と接する反応防止膜１９により覆われる。 （もっと読む）

【課題】ＣＭＰ法によって層間絶縁膜を平坦化するときに、ダミーゲート電極の上端部の絶縁膜が消失するのを防ぐと共に、セルゲート電極の上端部の絶縁膜が取り除かれ過ぎるのを防ぐ半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、上面にＳＷ窒化膜１５が形成されたダミーゲート電極６の、半導体基板３の表面からの高さが、セルゲート電極５及び周辺ゲート電極７よりも高くされた状態で、ＣＭＰ法によってＢＰＳＧ膜２１を平坦化し、セルゲート電極５、ダミーゲート電極６、及び周辺ゲート電極７の各マスク窒化膜１３をそれぞれ露出させる工程を有する。 （もっと読む）

不揮発性メモリ装置が複数の柱（１）を備え、複数の柱のそれぞれは、ステアリング素子（１１０）および記憶素子（１１８）を含む不揮発性メモリセルを備え、複数の柱のそれぞれのトップコーナーまたはボトムコーナーの少なくとも一方が丸くされる。不揮発性メモリ装置を製作する方法が、装置層のスタックを形成すること、およびこのスタックをパターン形成して複数の柱を形成することを含み、複数の柱のそれぞれは、ステアリング素子および記憶素子を含む不揮発性メモリセルを備え、複数の柱のそれぞれのトップコーナーまたはボトムコーナーの少なくとも一方が丸くされる。
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【課題】動作信頼性を向上させる不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】基板１００上に形成された蓄積層１０５と蓄積層上に形成された制御ゲート電極１０７を備えた第１電極ＭＴと、基板１００上に形成された第２電極ＳＴ２及び第３電極ＳＴ２と、ゲート長方向に沿って対向する第２電極と第３電極ＳＴ２との側壁及び基板１００上に形成された第２絶縁膜１１２と、第２、第３ゲート電極ＳＴ２間に埋設された第１絶縁膜１１３と、第２電極ＳＴ２及び第１電極ＭＴ間に埋設された第２絶縁膜１０９、１１０と、第１ゲート電極ＭＴ、第２ゲート電極ＳＴ２、第３ゲート電極ＳＴ２、及び第１、第２絶縁膜上１１３、１１２にそれぞれ形成され、且つ第１絶縁膜１１３における水素原子の拡散を防止する第３絶縁膜１１４とを具備する。 （もっと読む）

相変化セル構造に関する方法およびデバイスを本明細書に記述する。１つまたは複数の実施形態において、相変化セル構造を形成する方法は、底部電極を含む、基板突起を形成することと、相変化材料を該基板突起の上に形成することと、導電材料を該相変化材料の上に形成することと、該導電材料の一部分および該相変化材料の一部分を除去して、封入スタック構造を形成することとを含む。
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【課題】多段キャパシタの形成およびキャパシタシリンダを支えるサポート絶縁膜の周辺回路領域における除去を工程数を増大させることなく達成する、キャパシタシリンダが多段に積層されたキャパシタを有する半導体装置の製造方法を提供する。
【解決手段】容量絶縁膜および上部電極の形成工程をそれぞれ１回の成膜工程で行うと共に、周辺回路領域のスルーホールエッチングや水素アニールの妨害となるサポート絶縁膜について、周辺回路領域の残すべき層間絶縁膜の最上層のみ、容量絶縁膜および上部電極形成時に一括して除去し、それより下層の周辺回路領域のサポート絶縁膜がある場合は、メモリセル領域のコア絶縁膜除去のための開口形成と同時に除去する。 （もっと読む）

【課題】p-i-nダイオードをその特性の劣化なしに薄くする。
【解決手段】本発明の例に係わる抵抗変化メモリは、第一方向に延びる第一導電線Ｌ２（ｉ）と、第一方向に交差する第二方向に延びる第二導電線Ｌ３（ｊ）と、第一導電線と第二導電線との間に直列接続されるメモリ素子１７及び整流素子１３，１４，１５から構成されるセルユニットＣＵ２とを備える。メモリ素子の抵抗値は、メモリ素子に印加される電圧を制御することにより、少なくとも第一値と第二値との間で可逆変化させる。整流素子は、p型半導体層、n型半導体層及びこれらの間の真性半導体層から構成されるp-i-nダイオードである。p-i-nダイオードは、少なくともp型半導体層の真性半導体層側の端部及びn型半導体層の真性半導体層側の端部に拡散防止領域を有する。 （もっと読む）

【課題】絶縁耐圧を向上し、接続プラグのリセスをなくすための高度な平坦化を不要にし、メモリの高集積化も可能にした、半導体装置及びその製造方法を提供する。
【解決手段】基板２と、駆動素子３と、駆動素子３に電気的に接続する第１プラグ８と、基板２の上方に形成されて、電極本体部１４ａの外側に延在してなる電極延在部１４ｂの底面側で、第１プラグ８に電気的に接続する下部電極１４と、下部電極１４の電極本体部１４ａ上に形成された強誘電体本体部１５ａ、及び下部電極１４の電極延在部１４ｂ上に、強誘電体本体部１５ａより薄厚に形成されてなる強誘電体延在部１５ｂ、からなる強誘電体膜１５と、強誘電体膜１５の強誘電体延在部１５ｂ上に形成されることなく、強誘電体本体部１５ａ上に形成された上部電極１６と、上部電極１６に導通して形成された第２プラグ１９と、を含む半導体装置１。 （もっと読む）

【課題】 密封型半導体記録媒体及び密封型半導体記録装置に関し、無線により電力を給電するとともに、相互干渉なしに無線でデータ通信を高速に行うことが可能な密封された高信頼性の半導体メモリを低コストで提供する。
【解決手段】 少なくとも１枚の半導体基板に最大辺が２０ｍｍ以下のサイズの複数の読出専用メモリブロックを互いに電源配線を共有しない状態で設け、前記各読出専用メモリブロックに電力受給用コイルとデータ通信用コイルを備えるとともに、前記各読出専用メモリブロックに互いに異なったデータを書き込む。 （もっと読む）

【課題】デポジッション膜を形成することなく、ゲートとコンタクトのショートを抑制する不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１のコントロールゲート１４を、フローティングゲート１３側に位置する第１側面と、第１側面の反対に位置する第２側面と、コントロールゲート１４の第１側面側の上部に形成されたシリサイド領域２２と、コントロールゲート１４の第２側面側の上部に形成された突出部８とを含むように構成する。そのサイドウォール絶縁膜２１は、シリサイド領域２２を覆うことなく突出部８の少なくとも一部を被覆する第１部分と、第１部分から連続的に設けられ、第２側面に接触して第２側面を被覆する第２部分とを含むものとする。 （もっと読む）

【課題】エッチング処理時に発生した金属元素などによるウエハの裏面の汚染を抑えることができる不揮発性記憶装置の製造方法を提供する。
【解決手段】シリコンウエハ１の上面上に整流層２１と抵抗変化層２３を形成する層形成工程と、第１の方向に延在する複数の第１の配線１１と第１の方向と交差する第２の方向に延在する複数の第２の配線３１との各交差位置で整流層２１と抵抗変化層２３を備えてなる柱状構造のメモリセルが二次元に配列されてメモリセルアレイを形成するように、ドライエッチング法を用いて整流層２１と抵抗変化層２３のエッチングを行うエッチング工程と、を含み、層形成工程では、シリコンウエハ１の下面と側面が被覆されるようにシリコン膜１０１をさらに形成し、エッチング工程の後に、シリコンウエハ１の下面と側面に形成されたシリコン膜１０１を除去するシリコン膜除去工程を含む。 （もっと読む）

【課題】電極パッドの損傷を抑制することができる半導体装置を提供する。
【解決手段】半導体基板１１と、半導体基板１１の上方に形成された電極パッド３０とを有し、電極パッド３０は、第１の融点温度を有する材料からなる第１の層３２と、第１の層３２上に位置するとともに外に向けて表出し、第１の融点温度よりも高い第２の融点温度を有する材料からなる第２の層３３とを含むことを特徴とする。これにより、外部から電極パッド３０への圧力により第１の層３２に達する傷ができても、必要に応じて第１の融点以上の温度で加熱することにより電極パッド表面の平坦性を修復することができる。 （もっと読む）