【課題】強誘電体膜の膜質を均一化するチェインＦｅＲＡＭ型半導体記憶装置を提供する。
【解決手段】半導体記憶装置８０は、同一素子形成領域に隣接配置される、一対のソース／ドレイン層５を有するメモリトランジスタＴＲ１及びＴＲ２と、メモリトランジスタのソース／ドレイン層５の他方とメモリトランジスタＴＲ２のソース／ドレイン層５の一方に、ビア及びバリアメタル膜１３を介して接続される強誘電体キャパシタＣＡＰ１及びＣＡＰ２とを有する。強誘電体キャパシタＣＡＰ１及びＣＡＰ２は、バリアメタル膜１３上に設けられ、四角錐台形状の下部電極１４と、下部電極１４を覆うように設けられる強誘電体膜１５とを共有し、強誘電体キャパシタＣＡＰ１は、強誘電体膜１５上に設けられる第１の上部電極１６ａを有し、強誘電体キャパシタＣＡＰ２は、強誘電体膜１５上に設けられ、第１の上部電極１６ａと離間して配置される第２の上部電極１６ｂを有する。 （もっと読む）

【課題】素子分離絶縁膜上に引き出したワード線がシリサイド層形成時に断線するのを防止する。
【解決手段】メモリセルトランジスタを形成する領域の外側では、広い範囲にわたり素子分離絶縁膜２ａが形成されている。素子分離絶縁膜２ａの表面に、ワード線ＷＬと直交する方向に溝状の凹部２ｂを複数本形成する。この上部にワード線ＷＬを形成すると、凹部２ｂ内にワード線ＷＬを構成する第２導電膜である多結晶シリコン膜が埋め込まれる。ワード線ＷＬを形成後に、ワード線上部にシリサイド層を形成する。このとき、シリサイド反応に必要なシリコンは凹部２ｂ内から不足分が供給できるので、断線の発生を防止できる。 （もっと読む）

【課題】強誘電体キャパシタの下部電極材料の選択自由度が高く、ビア工程の少ない半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、基板１０１上に形成されたスイッチングトランジスタ３０１Ａ，３０１Ｂと、拡散層１２１と、トランジスタ３０１上に形成された層間絶縁膜１３１と、下部電極２１１、強誘電体膜２１２、及び上部電極２１３を含む強誘電体キャパシタ２０１Ａ，２０１Ｂと、上部電極２１３の上方に形成された配線層１４１と、上部電極２１３と配線層１４１とを電気的に導通させる第１のプラグＴＷと、拡散層１２１と配線層１４１とを電気的に導通させる第２のプラグＶ１Ａ，Ｖ１Ｂと、下部電極２１１の側方に配置されており、下部電極２１１と拡散層１２１とを電気的に導通させる第３のプラグＣＳＦとを備える。 （もっと読む）

【課題】金属配線上にダイオード等の選択素子を有し、選択素子と相変化メモリ等の記憶素子とを共に積層することにより、高性能化、高信頼化を実現し、製造コストを低減する半導体記憶装置とその製造方法を提供する。
【解決手段】第１、第２、第３ポリシリコン膜１１９，１２０，１２１によるダイオードＤＩＯＤの上に、バッファ層１２２、相変化材料層１２３が形成され、層間膜１２７ｂより熱伝導率の高いダイオードＤＩＯＤの一部分を加工せずに配線上に延在させて残すことにより、ダイオードＤＩＯＤで発生する熱の散逸を大きくする。また、ダイオードＤＩＯＤの一部をエッチストッパとして利用することで、積層化時のコンタクト開口を一括で行うことを可能とする。 （もっと読む）

【課題】動作速度が低下することを抑制することができる半導体装置を提供する。
【解決手段】半導体装置は、ＭＯＳトランジスタ９を有するシリコン基板５と、シリコン基板５上に形成され、配線および絶縁膜により構成された配線層が複数積層された多層配線層と、多層配線層内に埋め込まれた、下部電極（下部電極膜９１）、容量絶縁膜９２、および上部電極（上部電極膜９３）を有しており、メモリ素子を構成する容量素子９０と、を備え、容量素子９０とＭＯＳトランジスタ９との間にダマシン形状の銅配線（第２層配線２５）が少なくとも１層以上形成され、１つの配線（第２層配線２５）の上面と容量素子９０の下面とが略同一平面上にあり、容量素子９０上に銅配線（プレート線配線９９）が少なくとも１層以上形成されている。 （もっと読む）

【課題】ヒューズの線幅の縮小化を図ることが可能な半導体装置を提供する。
【解決手段】この半導体装置１では、ヒューズＦＵに隣接してダミーヒューズＤＦＵを設け、ヒューズＦＵおよびダミーヒューズＤＦＵの各々の配線幅を最小線幅に設定し、ヒューズＦＵおよびダミーヒューズＤＦＵの間隔を最小間隔に設定した。したがって、ＯＰＣによってヒューズＦＵおよびダミーヒューズＤＦＵの露光条件が最適化されるので、最小線幅のヒューズＦＵを形成することができる。 （もっと読む）

【課題】本発明は、安価な半導体装置を提供することを課題とする。
【解決手段】本発明の半導体装置は、相変化メモリと、電磁波を交流の電気信号に変換するアンテナと、アンテナから供給される交流の電気信号を基に電源電位を生成し、生成した電源電位を相変化メモリに供給する電源回路を有する。相変化メモリは、第１の方向に延在するビット線、第１の方向と垂直な第２の方向に延在するワード線及びビット線とワード線の間に設けられた相変化層を有する。 （もっと読む）

【課題】無線通信機能を有する半導体装置の低消費電力化、通信距離の拡大を図る。
【解決手段】メモリ部と、論理部と、メモリ部及び論理部間を電気的に接続する複数の信号線と、を備え、半導体装置及び通信装置間の転送レートをα［ｂｐｓ］、論理部で生成される第１のクロック周波数をＫα［Ｈｚ］（Ｋは１以上の整数）、複数の信号線のうち読み出し用信号線をｎ本（ｎは２以上の整数）、論理部で生成される第２のクロック周波数をＬα／ｎ［Ｈｚ］（Ｌは、Ｌ／ｎ＜Ｋを満たす任意の整数）とした場合、メモリ部に格納されたデータを論理部へ読み出す場合は、第２のクロック周波数Ｌα／ｎ［Ｈｚ］を用いて、ｎ本の読み出し用信号線を介して行う。 （もっと読む）

【課題】製造工程の簡略化および製造時間短縮を目的とする、メモリセルと周辺回路を備える半導体装置と製造方法を提供する。
【解決手段】トランジスタ形成層３０上に、内部に配線１０ｂを備え、かつ、表面に容量パッド１４ａ，１４ｂを有する絶縁層３２を形成する工程と、絶縁層３２を層間絶縁膜１６で覆い、層間絶縁膜１６を貫通する第一のホール１６ａと、第一のホール１６ａよりも大きい直径を有する第二のホール１６ｂおよび第三のホール１６ｃを、それぞれメモリセル部と周辺回路部に同時に形成する工程と、各ホール内を覆う下部電極１８と容量絶縁膜１９と上部電極２０と容量サポート２１を形成することにより第一のホール１６ａを充填するとともに、第二のホール１６ｂと第三のホール１６ｃ内側に空洞を形成する工程と、空洞内に、配線１０ｂと容量パッド１４ｂにそれぞれ接続するコンタクト１６ｄ，１６ｅを形成する工程と、を具備している。 （もっと読む）

【課題】ＰＭＯＳ領域における素子分離膜のライナー窒化膜の除去を行う従来技術による問題を解決した半導体装置およびその製造方法を提供すること。
【解決手段】半導体装置の製造方法は、基板２０をエッチングして複数のトレンチを形成するステップと、複数のトレンチ内に第１絶縁膜２４Ａを埋め込んで第１素子分離膜を形成するステップと、一部のトレンチ（ＣＥＬＬ又はＰＥＲＩ ＮＭＯＳ領域のトレンチ）内に埋め込まれた第１絶縁膜２４Ａをリセスするステップと、リセスされたトレンチの全面にライナー膜２６Ａ、２７Ａを形成するステップと、ライナー膜２６Ａ、２７Ａが形成されたトレンチ内に第２絶縁膜２８を埋め込んで第２素子分離膜を形成するステップとを含む。 （もっと読む）

【課題】 プラズマＣＶＤ法により良質な結晶性珪素膜を高い成膜レートで成膜する方法を提供する。
【解決手段】 複数の孔を有する平面アンテナにより処理容器内にマイクロ波を導入してプラズマを生成するプラズマＣＶＤ装置を用い、式Ｓｉ_ｎＨ_２ｎ＋２（ここで、ｎは２以上の数を意味する）で表される珪素化合物を含む成膜ガスを前記マイクロ波により励起してプラズマを生成させ、該プラズマを用いてプラズマＣＶＤを行うことにより被処理体の表面に結晶性珪素膜を堆積させる。 （もっと読む）

【課題】 原子層堆積法により成膜された容量膜を含むキャパシタの信頼性を高める。
【解決手段】 本発明のキャパシタの製造方法において、容量膜は、Ｚｒ、Ｈｆ、ＬａおよびＹからなる群から選択される一または二以上の金属元素を含む有機原料を成膜ガスとして原子堆積法により成膜される。本発明のキャパシタの製造方法は、成膜ガスを用いた原子堆積法における成膜温度と、当該成膜温度で成膜した容量膜の成膜速度との相関データに基づき、膜厚が増大し始める境界温度Ｔ（℃）を取得するステップ（Ｓ１００およびＳ１０２）と、（Ｔ−２０）（℃）以上（Ｔ＋２０）（℃）以下の温度で、成膜ガスを用いた原子層堆積法により容量膜を成膜するステップ（Ｓ１０４〜Ｓ１１２）と、を含む。 （もっと読む）

【課題】
幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。一部の構造及び方法は、大部分が、既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。一部の構造及び方法は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。様々な効果を達成するようＤＤＣを構成する手法が数多く存在し得る。
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【課題】 耐酸化性能に優れたシリコン窒化膜によってＲｅＲＡＭセルの側壁全面を覆うことによって、製造工程での可変抵抗膜等の酸化を抑制し、ＲｅＲＡＭセルの状態の安定性およびデータ保持性が高い半導体メモリ装置およびその製造方法を提供することを目的とする。
【解決手段】 ＲｅＲＡＭセルは、例えば、導電性材料からなる第１電極１１、多結晶シリコンからなるダイオード１２、導電性材料からなる第２電極１３、遷移金属酸化膜からなる可変抵抗膜１４、および導電性材料からなる第３電極１５から構成されるものとする。また、ＲｅＲＡＭセルの側壁全面に、シリコン窒化膜を主成分とする側壁絶縁膜２０が形成されており、更にその外側にはシリコン酸化膜を主成分とするセル間絶縁膜２１が形成されている。 （もっと読む）

【課題】プログラム後の誤読み出しを抑制でき、高い信頼性を備える半導体装置及びその製造方法を提供すること。
【解決手段】半導体基板１上のチャンネル領域に形成されたゲート酸化膜３と、前記ゲート酸化膜３上に形成されたゲート電極４と、前記チャンネル領域の少なくとも一部に形成されたシリサイド層２と、を有し、前記シリサイド層２は、前記チャンネル領域のうち前記ゲート電極４の全体を除く領域の少なくとも一部を被覆する。 （もっと読む）

【課題】ＴｉＯ_２膜とＨｆＯ_２膜との相互拡散を抑制でき、リーク電流の増加を抑制させる。
【解決手段】基板上に第１の高誘電率絶縁膜を形成する工程と、第１の高誘電率絶縁膜上に絶縁膜を形成する工程と、絶縁膜上に第２の高誘電率絶縁膜を形成する工程と、第１の高誘電率絶縁膜、絶縁膜および第２の高誘電率絶縁膜が形成された基板に対して熱処理を行う工程と、を有し、第１の高誘電率絶縁膜、絶縁膜および第２の高誘電率絶縁膜は、それぞれが異なる物質で構成されると共に、絶縁膜は、酸化アルミニウム膜、窒化アルミニウム膜、または、窒化シリコン膜で構成される。 （もっと読む）

【課題】１容量素子当たりの面積を、微細加工に問題を起こすことなく縮小できるようにする容量素子を有するメモリーのような半導体装置を提供する。
【解決手段】酸素バリア膜１６、層間絶縁膜１７（酸化シリコン膜）上に、薄いエッチングストッパー膜１８（窒化シリコン膜）、層間絶縁膜１９（酸化シリコン膜）を形成し、酸素バリア膜１６の直上にそれより大きい開口部をドライエッチングにより形成する。その後、強誘電体材料を容量絶縁膜とする容量素子の下部電極２１を開口部２０上を含むように形成する。開口部２０を形成するための層間絶縁膜１９のエッチングはエッチングストッパー膜１８で容易に停止できるので、下地層間絶縁膜１７がエッチングされない。こうして酸素バリア膜１６を縮小し、容量素子占有面積を小さくできる。 （もっと読む）

【課題】 膜中の炭素、水素、窒素、塩素等の不純物濃度が極めて低い絶縁膜を低温で形成する。
【解決手段】 基板を収容した処理容器内に所定元素を含む原料ガスを供給することで、基板上に所定元素含有層を形成する工程と、処理容器内に窒素を含むガスを活性化して供給することで、所定元素含有層を窒化層に変化させる工程と、大気圧よりも低い圧力に設定された処理容器内に酸素を含むガスと水素を含むガスとを活性化して供給することで、窒化層を酸化層または酸窒化層に変化させる工程と、を１サイクルとして、このサイクルを複数回繰り返すことで、基板上に所定膜厚の酸化膜または酸窒化膜を形成する工程を有する。 （もっと読む）

【課題】強誘電体キャパシタの上部電極上にコンタクトプラグを容易に形成することができ、かつ、強誘電体キャパシタ上方の水素バリア膜の破損を抑制した半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、半導体基板１０上に設けられた複数のトランジスタと、複数のトランジスタ上に設けられた第1の層間絶縁膜ＩＬＤ１と、第１の層間絶縁膜ＩＬＤ１上に設けられた複数の強誘電体キャパシタＣと、複数の強誘電体キャパシタＣの上面および側面を被覆する第１の水素バリア膜ＨＢ１と、強誘電体キャパシタＣの上方に設けられ、並びに、隣接する２つの強誘電体キャパシタＣ間に間隙または空孔Ｈを有する状態で埋め込まれた第２の層間絶縁膜ＩＬＤ２と、間隙または空孔Ｈの開口部を閉じるように第２の層間絶縁膜ＩＬＤ２上を被覆するカバー絶縁膜ＣＩと、カバー絶縁膜ＣＩ上を被覆する第２の水素バリア膜ＨＢ２とを備える。 （もっと読む）

【課題】ＭＯＮＯＳ型不揮発性メモリの信頼性を向上させる。
【解決手段】メモリセルは、選択ゲート６とその一方の側面に配置されたメモリゲート８とを有している。メモリゲート８は、一部が選択ゲート６の一方の側面に形成され、他部がメモリゲート８の下部に形成されたＯＮＯ膜７を介して選択ゲート６およびｐ型ウエル２と電気的に分離されている。選択ゲート６の側面にはサイドウォール状の酸化シリコン膜１２が形成されており、メモリゲートの側面にはサイドウォール状の酸化シリコン膜９と酸化シリコン膜１２とが形成されている。メモリゲート８の下部に形成されたＯＮＯ膜７は、酸化シリコン膜９の下部で終端し、酸化シリコン膜１２の堆積時にメモリゲート８の端部近傍の酸化シリコン膜１２中に低破壊耐圧領域が生じるのを防いでいる。 （もっと読む）