【課題】 高効率に電荷を蓄積及び消去することができ、かつ蓄積した電荷を長時間保持することができる半導体記憶素子、及び半導体記憶装置を提供する
【解決手段】 半導体層１９と、半導体層１９上に設けられたトンネル絶縁膜１８と、トンネル絶縁膜１８上に設けられ、膜厚が０．９ｎｍ以上２．８ｎｍ以下であり、立方晶ハフニア粒子１７を含む電荷蓄積膜１６と、電荷蓄積膜１６上に設けられたブロック絶縁膜１５と、ブロック絶縁膜１５上に設けられた制御電極１３とを備えることを特徴とする半導体記憶素子。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の性能を向上させる。
【解決手段】不揮発性メモリのメモリセルは、ｐ型ウエルＰＷの上部に絶縁膜３を介して形成された制御ゲート電極ＣＧと、ｐ型ウエルＰＷの上部に形成されて制御ゲート電極ＣＧと隣合うメモリゲート電極ＭＧと、メモリゲート電極ＭＧとｐ型ウエルＰＷとの間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に形成されかつ内部に電荷蓄積部を有する絶縁膜５とを有している。メモリゲート電極ＭＧは、ノンドープのシリコン膜６ａと不純物を導入したシリコン膜６ｂとの積層膜により形成されている。シリコン膜６ｂの不純物濃度を高くすることでメモリゲート電極ＭＧの抵抗を低くして不揮発性メモリの動作速度を向上させ、シリコン膜６ａの不純物濃度を低くすることで、不揮発性メモリのデータ保持特性を向上させることができる。 （もっと読む）

【課題】不良を抑制しつつ微細化を達成した半導体装置の提供を目的の一とする。または、良好な特性を維持しつつ微細化を達成した半導体装置の提供を目的の一とする。
【解決手段】絶縁層と、絶縁層中に埋め込まれたソース電極、およびドレイン電極と、絶縁層表面、ソース電極表面、およびドレイン電極表面、の一部と接する酸化物半導体層と、酸化物半導体層を覆うゲート絶縁層と、ゲート絶縁層上のゲート電極と、を有し、絶縁層表面の一部であって、酸化物半導体層と接する領域は、その二乗平均平方根（ＲＭＳ）粗さが１ｎｍ以下であり、絶縁層表面の一部とソース電極表面との高低差、および絶縁層表面の一部とドレイン電極表面との高低差は、５ｎｍ以上の半導体装置である。 （もっと読む）

【課題】 高効率に電荷を蓄積及び消去することができ、かつ蓄積した電荷を長時間保持することができる半導体記憶装置、及びその製造方法を提供する。
【解決手段】 半導体記憶装置１０は、半導体基板１１と、半導体基板１１内に離間して設けられたソース領域３及びドレイン領域２と、ソース領域３とドレイン領域２との間であって半導体基板１１上に設けられたトンネル絶縁膜１２と、トンネル絶縁膜１２上に設けられ、酸化物クラスターを含む電荷蓄積膜１３と、電荷蓄積膜１３上に設けられたブロック絶縁膜１４と、ブロック絶縁膜１４上に設けられたゲート電極１５とを備える。 （もっと読む）

【課題】所望の実効仕事関数（例えば、高い実効仕事関数）を実現し、かつ、ＥＯＴが変化しない、またはＥＯＴの変化を低減した金属窒化膜、金属窒化膜を用いた半導体装置、および半導体装置の製造方法を提供すること。
【解決手段】本発明の一実施形態に係る金属窒化膜は、ＴｉとＡｌとＮを含有し、該金属窒化膜のＴｉとＡｌとＮのモル比率（Ｎ／（Ｔｉ＋Ａｌ＋Ｎ））が０．５３以上であり、かつ、上記金属窒化物層のＴｉとＡｌとＮのモル比率（Ｔｉ／（Ｔｉ＋Ａｌ＋Ｎ））が０．３２以下であり、かつ上記金属窒化物層のＴｉとＡｌとＮのモル比率（Ａｌ／（Ｔｉ＋Ａｌ＋Ｎ））が０．１５以下である。 （もっと読む）

【課題】本発明は、リーク電流が小さく、かつ容量の大きい容量絶縁膜を有するキャパシタを備えた半導体装置の製造方法を提供することを課題とする。
【解決手段】容量絶縁膜形成工程は、下部電極が形成された半導体基板を成膜装置内に設置する工程と、半導体基板の温度を第１の温度に保持する第１の温度調整工程と、下部電極を覆うように、第１の温度に保持された半導体基板上に第１の絶縁膜を成膜する第１の成膜工程と、半導体基板を第２の温度に保持する第２の温度調整工程と、第１の絶縁膜の表面を覆うように、第２の温度に保持された半導体基板上に第２の絶縁膜を成膜する第２の成膜工程と、第１の温度調整工程、第１の成膜工程、第２の温度調整工程、第２の温度調整工程、及び第２の成膜工程を繰り返し行うことで、前記容量絶縁膜を形成する繰り返し工程と、を含む。 （もっと読む）

【課題】電荷蓄積層が側面に形成された柱状の半導体膜と交差するゲート電極膜が高さ方向に複数配置されるメモリストリングスの底部が所定の方向に隣接するメモリストリングスの底部と半導体層で接続された構造の不揮発性半導体記憶装置で、従来に比して抵抗を低くする。
【解決手段】柱状の半導体膜１３１Ｃの側面に電荷蓄積層１３２を介して制御ゲート電極膜１２２を有するメモリセルトランジスタＭＣが柱状の半導体膜１３１Ｃの高さ方向に複数設けられるメモリストリングスＭＳが、半導体基板１０１上に複数配置され、ワード線方向に配置されたメモリストリングスＭＳの同じ高さのメモリセルトランジスタＭＣの制御ゲート電極膜１２２間が接続された不揮発性半導体記憶装置で、ビット線方向に隣接する２本の柱状の半導体膜１３１Ｃの下部間を結ぶ連結部を備え、柱状の半導体膜１３１Ｃは、それぞれ概略単結晶状のＧｅ膜またはＳｉＧｅ膜で構成される。 （もっと読む）

【課題】集積度が高い不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置１において、それぞれ複数の絶縁膜１５及び電極膜１４が交互に積層された積層体ＭＬを設け、積層体ＭＬ内に、絶縁膜１５及び電極膜１４の積層方向に延びるシリコンピラー３１を設け、電極膜１４とシリコンピラー３１との間に電荷蓄積層２６を設ける。シリコンピラー３１には、シリコンピラー３１の全長にわたって設けられ、不純物を含有したシリコンからなる外周部分４１と、シリコンピラー３１の全長にわたって設けられ、不純物及び酸素を含有したシリコンからなる中心部分４２とを設ける。そして、中心部分４２の酸素濃度を外周部分４１の酸素濃度よりも高くし、中心部分４２の組成をＳｉＯ_ｘ（０＜ｘ＜２）とする。 （もっと読む）

【課題】寄生容量を抑制した不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】第１方向に沿って交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する積層構造体ＭＬと、積層構造体ＭＬを第１方向に貫通する半導体ピラーＳＰと、複数の電極膜ＷＬのそれぞれと半導体ピラーＳＰとの間に設けられた電荷蓄積膜４８と、電荷蓄積膜４８と半導体ピラーＳＰとの間に設けられた内側絶縁膜４２と、電極膜ＷＬのそれぞれと電荷蓄積膜４８との間に設けられた外側絶縁膜４３と、を有するメモリ部ＭＵと、メモリ部ＭＵと、第１方向に対して直交する第２方向に沿って併設され、積層構造体ＭＬの第１方向に沿った少なくとも一つの電極膜ＷＬの位置と同じ位置に絶縁部５０と、を有する非メモリ部ＰＲ１０とを備えている。 （もっと読む）

【課題】トランジスタ間の分離性が良好な半導体装置を提供する。
【解決手段】半導体装置において、第１導電型の半導体基板と、前記半導体基板の上層部分を複数の能動領域に区画する素子分離絶縁膜と、前記能動領域の上部に相互に離隔して形成された第２導電型のソース層及びドレイン層と、前記半導体基板上における前記ソース層と前記ドレイン層との間のチャネル領域の直上域に設けられたゲート電極と、前記半導体基板と前記ゲート電極との間に設けられたゲート絶縁膜と、第１導電型であり、実効的な不純物濃度が前記半導体基板の実効的な不純物濃度よりも高く、前記能動領域における前記ソース層及び前記ドレイン層の直下域に形成され、前記ゲート電極の直下域には形成されていないパンチスルーストッパ層と、を設ける。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】ワイドギャップ半導体、例えば酸化物半導体を含むメモリセルを用いて構成された半導体装置であって、メモリセルからの読み出しのために基準電位より低い電位を出力する機能を有する電位変換回路を備えた半導体装置とする。ワイドギャップ半導体を用いることで、メモリセルを構成するトランジスタのオフ電流を十分に小さくすることができ、長期間にわたって情報を保持することが可能な半導体装置を提供することができる。 （もっと読む）

【課題】本発明は、集積度が高い不揮発性記憶装置および不揮発性記憶装置の製造方法を提供する。
【解決手段】それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体と、前記積層体を貫く半導体ピラーと、前記電極膜と前記半導体ピラーとの間に設けられたチャージトラップ膜と、を備え、前記電極膜は、前記積層体の積層方向に対して直交する一の方向に延び、相互に離隔して複数本設けられ、共通の前記電極膜に交わり隣り合う２本の前記半導体ピラーは、前記電極膜の幅方向における相互に異なる位置で交わっていることを特徴とする不揮発性記憶装置が提供される。 （もっと読む）

【課題】接合リーク電流が低減されるとともに、セル容量への書き込み・読み出しに十分な電流駆動能力を確保することが可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１に形成された複数の埋め込みゲート型ＭＯＳトランジスタ２を有し、半導体基板１には素子分離領域と活性領域とが形成されており、ゲートトレンチの内部に形成され、少なくとも一部がワード線として設けられるとともに、その他の残部が、活性領域を複数の素子領域に分離する素子分離として設けられる埋め込みゲート電極３１Ａ、３１Ｂと、ソース・ドレイン拡散層１５、４５とが備えられ、埋め込みゲート電極３１Ａ、３１Ｂは、上部電極３１ａと下部電極３１ｂとの積層構造とされ、且つ、半導体基板１の上面側のソース・ドレイン拡散層１５、４５側に配置される上部電極３１ａが、下部電極３１ｂに比べて、仕事関数の低いゲート材料からなる。 （もっと読む）

【課題】トランジスタの微細化を達成し、電界緩和がなされた、酸化物半導体を用いた半導体装置を提供することを課題の一とする。
【解決手段】ゲート電極の線幅を微細化し、ソース電極層とドレイン電極層の間隔を短縮する。ゲート電極をマスクとして自己整合的に希ガスを添加し、チャネル形成領域に接する低抵抗領域を酸化物半導体層に設けることができるため、ゲート電極の幅、即ちゲート配線の線幅を小さく加工しても位置精度よく低抵抗領域を設けることができ、トランジスタの微細化を実現できる。 （もっと読む）

【課題】シリコン含有膜の露出面に形成する酸化膜中や、既に基板上に成膜済みの誘電膜中等に水素が混入することを抑制させ、半導体装置の性能を向上させる。
【解決手段】 水素ガスより分子サイズの大きい還元性ガスを処理室内に供給し、処理室内に供給された還元性ガスをプラズマ放電して生成した還元性ガスプラズマを基板の表面に供給する還元工程と、酸化性ガスを処理室内に供給し、処理室内に供給された酸化性ガスをプラズマ放電して生成した酸化性ガスプラズマを基板の表面に供給する酸化工程と、を有する。 （もっと読む）

【課題】デプレッション型トランジスタを用いて構成される記憶素子を有する半導体装置であっても、正確な情報の保持を可能にすること。
【解決手段】あらかじめ信号保持部への信号の入力を制御するトランジスタのゲート端子に負に帯電させ、且つ電源との接続を物理的に遮断することにより負電荷を保持させる。加えて、一方の端子が当該トランジスタのゲート端子に電気的に接続される容量素子を設け、当該容量素子を介して当該トランジスタのスイッチングを制御する。 （もっと読む）

【課題】高アスペクト比を有する下部電極を備えたキャパシタを提供する。
【解決手段】本発明の半導体装置の製造方法は、第１キャパシタホール１２１内壁にクラウン形状の第１電極１５１を形成する工程と、第１キャパシタホール１２１に連通する第２キャパシタホール１８１を上層の絶縁膜に形成する工程と、第２キャパシタホール内壁に第２電極膜１９１を形成し、第２キャパシタホールの底部の第２電極膜を除去して第２電極２０１を形成することで、第１電極の内壁面と第２電極の内壁面とを連続させる工程を有する。 （もっと読む）

【課題】Ａl-rich Ａl2Ｏ3の電荷蓄積層において、Ａlの組成の関数として電荷蓄積密度を解析し、電荷蓄積密度が最大となるような半導体メモリを提供する。
【解決手段】半導体基板の上面に順次、トンネル障壁層、電荷蓄積層、ブロック障壁層、ゲート電極を積層し、電荷蓄積層の局在準位に電子を蓄積することによりトランジスタのしきい値電圧を変化させる半導体メモリにおいて、電荷蓄積層をアルミニウム過剰の酸化アルミニウム（Ａl-rich Ａl₂Ｏ₃）とし、そのアルミニウムの組成を所定の範囲に設定し、電荷蓄積層の電荷蓄積密度が最大値（極大値）を含む所定値以上になる構成とした。 （もっと読む）