【課題】従来のＤＲＡＭは、データを保持するために数十ミリ秒間隔でリフレッシュをしなければならず、消費電力の増大を招いていた。また、頻繁にトランジスタのオン状態とオフ状態が切り換わるのでトランジスタの劣化が問題となっていた。この問題は、メモリ容量が増大し、トランジスタの微細化が進むにつれて顕著なものとなっていた。
【解決手段】酸化物半導体を有するトランジスタを用い、ゲート電極用のトレンチと、素子分離用のトレンチを有するトレンチ構造のトランジスタとする。ソース電極とドレイン電極との距離を狭くしてもゲート電極用のトレンチの深さを適宜設定することで、短チャネル効果の発現を抑制することができる。 （もっと読む）

【課題】トランジスタの数を少なくした構成の記憶素子を用いた一時記憶回路を提供する。
【解決手段】一時記憶回路は複数の記憶素子を有し、複数の記憶素子それぞれは、第１のトランジスタと、第２のトランジスタとを有し、第１のトランジスタはチャネルが酸化物半導体層に形成され、ゲートに入力される制御信号によってオン状態を選択された第１のトランジスタを介して、データに対応する信号電位を第２のトランジスタのゲートに入力し、ゲートに入力される制御信号によって第１のトランジスタをオフ状態とすることによって、第２のトランジスタのゲートに当該信号電位を保持し、第２のトランジスタのソース及びドレインの一方を第１の電位としたとき、第２のトランジスタのソースとドレイン間の状態を検出することによってデータを読み出す。 （もっと読む）

【課題】論理回路の動作特性に優れた半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１と、多層配線層と、第１能動素子３ａ、容量素子１９および周辺回路を有する記憶回路２００と、第２能動素子３ｂを有する論理回路１００と、記憶回路領域２００に形成されており、能動素子３ａと容量素子１９とを電気的に接続する容量コンタクト１３ｃと、論理回路領域１００に形成されており、能動素子３ｂと第１配線８ａとを電気的に接続する接続コンタクト１３ａと、を備え、第１配線８ａは、容量素子１９が埋め込まれた配線層のうち最下層の配線層の層間絶縁膜７ａに位置しており、接続コンタクト１３ａは、容量コンタクト１３ｃと同一層に設けられており、第１配線８ａと接続コンタクト１３ａは、デュアルダマシン構造を有している。 （もっと読む）

【課題】誤書込みを防止することが可能な記憶装置を提供する。
【解決手段】複数のメモリセルが直列に接続されたＮＡＮＤセルユニットと、ＮＡＮＤセルユニットの一方の端子に接続する第１の選択トランジスタと、ＮＡＮＤセルユニットの他方の端子に接続する第２の選択トランジスタと、第１の選択トランジスタと接続するソース線と、該ソース線と交差し、且つ第２の選択トランジスタと接続するビット線とを有し、第１の選択トランジスタ及び第２の選択トランジスタは、チャネル領域が酸化物半導体層で形成されたトランジスタである。 （もっと読む）

【課題】電源電圧の供給が停止した後もデータ保持可能な記憶素子を提供する。消費電力の低減可能な信号処理回路を提供する。
【解決手段】クロック信号に同期してデータを保持する記憶素子において、酸化物半導体層にチャネルが形成されるトランジスタ及び容量素子を用いることより、電源電圧の供給が停止した間もデータ保持ができる。ここで、電源電圧の供給を停止する前に、クロック信号のレベルを一定に保った状態で当該トランジスタをオフ状態とすることにより、データを正確に容量素子に保持させることができる。また、このような記憶素子を、ＣＰＵ、メモリ、及び周辺制御装置のそれぞれに用いることによって、ＣＰＵを用いたシステム全体で、電源電圧の供給停止を可能とし、当該システム全体の消費電力を削減することができる。 （もっと読む）

【課題】書き込み時間の短縮及び読み出し電圧の上昇の抑制を図る不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、メモリ部と、制御部と、を備える。メモリ部は、積層構造体と、半導体ピラーと、記憶層と、内側絶縁膜と、外側絶縁膜と、メモリセルトランジスタと、を有する。制御部は、メモリセルトランジスタの各閾値を正または負の一方に設定する制御、及び各閾値のうち０ボルトから最も離れた第ｎ閾値の分布の幅よりも、第ｎ閾値と同じ符号の第ｍ（ｍはｎよりも小さい１以上の整数）閾値の分布の幅を狭く設定する制御を行う。 （もっと読む）

【課題】非接触でデータの送受信が可能な半導体装置は、鉄道乗車カードや電子マネーカ
ードなどの一部では普及しているが、さらなる普及のためには、安価な半導体装置を提供
することが急務の課題であった。上記の実情を鑑み、単純な構造のメモリを含む半導体装
置を提供して、安価な半導体装置及びその作製方法の提供を課題とする。
【解決手段】有機化合物を含む層を有するメモリとし、メモリ素子部に設けるＴＦＴのソ
ース電極またはドレイン電極をエッチングにより加工し、メモリのビット線を構成する導
電層とする。 （もっと読む）

【課題】ノイズによるデータ信号への影響を抑制する半導体記憶装置を提供する。
【解決手段】記憶回路を具備し、記憶回路は、それぞれが電界効果トランジスタであり、１個目の電界効果トランジスタ１１１ａ−１のソース及びドレインの一方にデジタルデータ信号が入力され、ｋ個目（ｋは２以上ｎ（ｎは２以上の自然数）以下の自然数）の電界効果トランジスタのソース及びドレインの一方がｋ−１個目の電界効果トランジスタのソース及びドレインの他方に電気的に接続されるｎ個の電界効果トランジスタと、それぞれ一対の電極を有し、ｍ個目（ｍはｎ以下の自然数）の容量素子の一対の電極の一方が、ｎ個の電界効果トランジスタのうち、ｍ個目の電界効果トランジスタのソース及びドレインの他方に電気的に接続され、少なくとも２つの容量素子における容量値が異なるｎ個の容量素子１１２ａー１〜１１２ａーｎとを備える。 （もっと読む）

【課題】デバイス特性に優れた半導体装置およびその製造方法を提供する。
【解決手段】実施の一形態の半導体装置は、第１および第２の領域を有する機能膜と、前記基板の前記第１の領域に設けられ、第１の幅を有する第１の溝と、前記基板の前記第２の領域に設けられ、第１の幅よりも広い第２の幅を有する第２の溝と、前記第１の溝を埋めるように高分子材料を前駆体として形成された第１の絶縁膜と、前記第１の幅を上回る直径を有し、前記第２の溝を埋める微粒子と、前記第２の溝内で前記微粒子間および前記微粒子と前記第２の溝との間隙を埋める前記高分子材料とを前駆体として形成された第２の絶縁膜とを持つ。 （もっと読む）

【課題】高速動作が可能な半導体記憶装置を提供する。
【解決手段】実施形態によれば、基板、配線層、メモリ層、回路層及び第１、第２コンタクト配線を含む半導体記憶装置が提供される。配線層は、基板に平行な第１方向に沿う第１配線と、第２配線と、を含む。メモリ層は基板と配線層との間に設けられる。メモリ層は、第１配線と接続されたメモリセルを含む第１メモリセルアレイ部と、第１メモリセルアレイ部と第１方向に沿って並置され第１配線と接続されたメモリセルを含む第２メモリセルアレイ部と、を含む。回路層はメモリ層と基板との間に設けられ、回路部を含む。第１コンタクト配線は、第１メモリセルアレイ部と第２メモリセルアレイ部との間で、回路部の一端と第１配線とを接続する。第２コンタクト配線は、第１メモリセルアレイ部の第１コンタクト配線とは反対の側で、回路部の他端と第２配線とを接続する。 （もっと読む）

【課題】製造が容易なＮＡＮＤ型半導体記憶装置の製造方法を提供する。
【解決手段】製造方法は、基板１０１上に第１絶縁膜１０５及び第２絶縁膜１０６を交互に積層して積層体１１０を形成する工程と、第１絶縁膜１０５及び第２絶縁膜１０６の積層方向に延び、積層体１１０を貫通する貫通孔１１４を形成する工程と、貫通孔１１４の内面上に、ＭＯＮＯＳ１１６を構成するブロック絶縁膜、チャージトラップ膜及びトンネル誘電体膜の少なくとも一部を形成する工程と、トンネル誘電体膜上にチャネル半導体１１７を形成する工程と、積層体１１０にトレンチ１２１を形成する工程と、トレンチ１２１を介してエッチングを施すことにより、第２絶縁膜１０６を除去する工程と、第２絶縁膜１０６を除去した後の空間内に導電材料を埋め込む工程と、を備える。 （もっと読む）

【課題】従来のＤＲＡＭでは容量素子の容量を減らすと、データの読み出しエラーが発生しやすくなった。
【解決手段】１つの主ビット線ＭＢＬ＿ｍに複数個のセルを接続させる。各セルはサブビット線ＳＢＬ＿ｎ＿ｍと２乃至３２個のメモリセル（ＭＣ＿ｎ＿ｍ＿１、等）を有する。さらに各セルは選択トランジスタＳＴｒ＿ｎ＿ｍと読み出しトランジスタＲＴｒ＿ｎ＿ｍを有し、読み出しトランジスタＲＴｒ＿ｎ＿ｍのゲートにはサブビット線ＳＢＬ＿ｎ＿ｍを接続する。サブビット線ＳＢＬ＿ｎ＿ｍの寄生容量は十分に小さいため、各メモリセルの容量素子の電荷情報を読み出しトランジスタＲＴｒ＿ｎ＿ｍでエラーなく増幅でき、主ビット線ＭＢＬ＿ｍに出力できる。 （もっと読む）

【課題】半導体装置を高集積化する。
【解決手段】本実施形態の半導体装置は、絶縁体内に設けられ、半導体集積回路を含んでいる半導体基板７０と、絶縁体の開口部ＰＯＰを介してその上面が露出するパッド９０と、パッド９０下方において半導体基板７０のキャパシタ領域９１内に設けられる複数のキャパシタ１と、を具備し、キャパシタ１は、所定の被覆率を満たすように、パッド９０下方のキャパシタ領域９１内に設けられ、キャパシタ１の２つの電極にそれぞれ接続されるコンタクト１８Ａ，１８Ｇは、開口部ＰＯＰと上下に重ならない位置に設けられている。 （もっと読む）

【課題】ＤＲＡＭメモリアレイに用いられるセミコンダクタ・オン・インシュレータ型トランジスタを提供する。
【解決手段】ＳＯＩ型のトランジスタは、半導体物質層６０（ＳＯＩ層）と、この半導体物質層６０の内部を通って走るゲート線６５ａ，６５ｂ，６６ｃと、このゲート線６５ａ，６５ｂ，６６ｃに沿ってソース拡散領域７０ａ、７０ｂ、７０ｃよりも遠くまで延びるドレイン拡散領域６４と、このドレイン拡散領域６４よりも上方にあるソース拡散領域７０ａ、７０ｂ、７０ｃと、ドレイン拡散領域６４まで延びるドレインコンタクト７９と、ソース拡散領域まで延びるソースコンタクトと、を備え、これらドレインコンタクト７９及びソースコンタクトは、ゲート線６５ａ，６５ｂ，６６ｃと平行に走る平面内にある。 （もっと読む）

【課題】本発明は、チャネル抵抗を減少させてオン電流を増加させることが可能で、かつ各トランジスタを独立して、安定して動作させることの可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】Ｙ方向に延在するように半導体基板１３に設けられ、底面１８ｃ及び対向する第１及び第２の側面１８ａ，１８ｂを有するゲート電極用溝１８と、ゲート絶縁膜２１を介して、ゲート電極用溝１８の下部を埋め込むように配置されたゲート電極２２と、ゲート電極用溝１８を埋め込むように配置され、ゲート電極２２の上面２２ａを覆う埋め込み絶縁膜２４と、第１の側面１８ａに配置されたゲート絶縁膜２１の上部２１Ａを覆うように、半導体基板１３に設けられた第１の不純物拡散領域２８と、少なくとも第２の側面１８ｂに配置されたゲート絶縁膜２１を覆うように、半導体基板１３に設けられた第２の不純物拡散領域２９と、を有する。 （もっと読む）

【課題】ＣＭＯＳプロセスで、ダイナミック型半導体記憶装置を形成し、ロジックとの混載に適したダイナミック型半導体記憶装置を実現する。
【解決手段】メモリセル（ＭＣ）のワード線（ＷＬ）を形成する導電線（３）とメモリセルセルプレート電極（ＣＰ）を形成する導電線（５）とを、異なる配線層に形成する。対をなすビット線に並行してメモリセルを接続し、２つのメモリセルで１ビットのデータを記憶する。 （もっと読む）

【課題】埋め込みゲート型トランジスタの電流駆動能力の低下を防止可能な半導体装置を提供する。
【解決手段】本発明の半導体装置１００は、半導体基板１において素子分離領域５によって複数の活性領域５０が区画されると共に、前記半導体基板１内に埋め込まれたワード線８を有する半導体装置１００であって、前記ワード線８は、第一の溝部８ａ内にゲート絶縁膜７ａを介して埋め込まれた導電層８ｂからなり、前記素子分離領域５は、前記第一の溝部８ａよりも幅の狭い第二の溝部５ａに前記ゲート絶縁膜７ｂを介して埋め込まれた前記導電層５ｂからなることを特徴とする。 （もっと読む）

【課題】マルチポートメモリーとして機能する場合に、クロストークノイズを大幅に低減して、誤動作を防止して回路動作の安定化を図る記憶装置等を提供する。
【解決手段】メモリーセルアレイ１０を有する半導体記憶装置１００は、第１の方向に並ぶメモリーセルを選択するための第１のワードラインと、第２の方向に並ぶメモリーセルを選択するための第２のワードラインと、第１のワードラインによって選択されたメモリーセルに接続される一対の第１のビットライン及び第１の相補ビットラインと、前記第２のワードラインによって選択されたメモリーセルに接続される第２のビットラインとを含み、第２のワードラインは、対応する一対の第１のビットライン及び第１の相補ビットラインに対し、上面から見て第１の方向又は該第１の方向の反対方向に隣接して、第２の方向に延びるように配置される。 （もっと読む）

【課題】メモリセルの特性の劣化を抑制した半導体記憶装置を提供する。
【解決手段】メモリセルは、ダイオード層、可変抵抗層、及び電極層を備える。ダイオード層は、整流素子として機能する。可変抵抗層は、可変抵抗素子として機能する。電極層は、可変抵抗層とダイオード層との間に設けられ、可変抵抗層及びダイオード層に接するように形成されている。電極層は、窒化チタンにて構成された窒化チタン層を備える。ここで、窒化チタン層内の第１領域における窒素原子に対するチタン原子の割合を第１割合とし、窒化チタン層内であって且つ第１領域よりも可変抵抗層に近い第２領域における窒素原子に対するチタン原子の割合を第２割合とする。この場合、第２割合は第１割合よりも大きい。 （もっと読む）

【課題】立体構造を有する電極などの部材上に、組成の同じＡＬＤ膜を形成することの可能な半導体記憶装置の製造方法を提供する。
【解決手段】半導体基板上に、下部電極、上部電極、および下部電極と上部電極に挟まれる容量絶縁膜からなるキャパシタを有する半導体記憶装置の製造方法において、前記下部電極の表面および前記層間絶縁膜の表面に、Ａｌの前駆体とＺｒの前駆体の前記下部電極に対する各々の被覆特性が一致する条件で、前記Ａｌの前駆体と前記Ｚｒの前駆体を反応室内に供給する工程と、前記Ａｌの前駆体と前記Ｚｒの前駆体を反応室から真空排気する第１の真空排気工程と、酸化剤を反応室に供給する工程と、前記酸化剤を前記反応室から真空排気する第２の真空排気工程と、繰り返すＡＬＤフローシーケンスによりＺｒＡｌＯ膜を形成する工程を採用する。 （もっと読む）