【課題】クロスポイント型セル構造の配線構造を正確に形成する。
【解決手段】
第１の配線を形成する第１配線層及びメモリセルを形成するメモリセル層を順次積層してなる第１積層構造を第１方向に延びるストライプ状にエッチングする。このとき、第１ストライプ部の側部から第２方向に突出する第１フック部を形成する。そして、第１積層構造の上層に第２積層構造を形成し、この第２積層構造を２方向に延びるストライプ状にエッチングする。このとき、第２ストライプ部の側部から第１方向に突出する第２フック部を形成する。上記を所定数繰り返す。そして、第１又は第２フックの側面に接するコンタクトプラグを形成する。第２フック部が形成されるべき領域では、第１積層構造を除去し、また、第１フック部が形成されるべき領域では、第２積層構造を除去する。 （もっと読む）

【課題】ＳＲＡＭのメモリセルにおける配線を確実に形成することがきて、電気的な接続が良好に行われる半導体装置を提供する。
【解決手段】半導体装置におけるＳＲＡＭのメモリセルでは、アクセストランジスタＴ１のゲート配線部ＧＨＡ１に電気的に接続されるコンタクトプラグＣＰＳ１に対して、ワード線としての第３配線Ｍ３２に電気的に接続されることになるヴィアＶＳ１が直接接続されている。また、アクセストランジスタＴ２のゲート配線部ＧＨＡ２に電気的に接続されるコンタクトプラグＣＰＳ２に対して、ワード線としての第３配線Ｍ３２に電気的に接続されることになるヴィアＶＳ２が直接接続されている。 （もっと読む）

【課題】３次元積層ＩＣデバイスにおいて、相互接続領域のコンタクトレベルのスタックへの電気接続形成工程を簡略化する製造方法を提供する。
【解決手段】各コンタクトレベルは導電層と絶縁層とを有する。コンタクト開口を作り出すために、第１のコンタクトレベルを露出させるように上部層の一部が除去される。Ｎ個のマスクを用いて、最大２^Ｎ個のコンタクトレベルまでコンタクト開口がエッチングされる。各マスクは、コンタクト開口のうちの実効的に半数をエッチングするために使用される。Ｎが３であるとき、第１のマスクにより１つのコンタクトレベルがエッチングされ、第２のマスクにより２つのコンタクトレベルがエッチングされ、第３のマスクにより４つのコンタクトレベルがエッチングされる。コンタクト開口の側壁に誘電体層が形成され得る。コンタクト開口内に導電体が形成され、前記誘電体層が該導電体を前記側壁から電気的に絶縁する。 （もっと読む）

【課題】不揮発性メモリおよび容量素子を有する半導体装置の性能を向上させる。
【解決手段】同一の半導体基板１上に、不揮発性メモリのメモリセルＭＣと容量素子とが形成されている。メモリセルＭＣは、半導体基板の上部に絶縁膜３を介して形成された制御ゲート電極ＣＧと、半導体基板１の上部に形成されて制御ゲート電極ＣＧと隣合うメモリゲート電極ＭＧと、メモリゲート電極ＭＧと半導体基板１との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に形成されて内部に電荷蓄積部を有する絶縁膜５とを有している。容量素子は、制御ゲート電極ＣＧと同層のシリコン膜で形成された下部電極と、絶縁膜５と同層の絶縁膜で形成された容量絶縁膜と、メモリゲート電極ＭＧと同層のシリコン膜で形成された上部電極とを有している。そして、上部電極の不純物濃度は、メモリゲート電極ＭＧの不純物濃度よりも高くなっている。 （もっと読む）

【課題】ビット線コンタクトの抵抗が低減された半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、第１の方向に延在する半導体基板１に複数の第1の溝３ａと該溝よりも幅狭でかつ平行に延在する複数の第２の溝３ｂとを第１の方向に直交する第２の方向に交互に離間して有し、第1の溝内にワード線７ａが形成され、第２の溝には素子分離用導電層７ｃが埋設され、第1の溝の底面３Ａから下方の領域に延在する下部拡散領域５を有し、ワード線７ａは第1の溝内の第２の方向に平行でかつ対向する側壁のそれぞれに第２の絶縁膜６ａ、６ｂを介して形成されてなると共に第３の絶縁膜８で覆われており、素子分離用導電層７ｃはワード線と同じ材料でなり、底面３Ａに下部拡散領域５に導通すると共に第３の絶縁膜８によってワード線７ａと絶縁された半導体選択成長層１０を備え、その層１０上にビット線コンタクトを備えている、ことを特徴とする。 （もっと読む）

【課題】混合原子価導電性酸化物を用いたメモリを提供する。
【解決手段】酸化されていない状態で導電性を有し、酸素欠乏状態で導電性が下がる混合原子価導電性酸化物酸素リザーバ６３５と、酸素に対する電解質であり、酸素イオンの移動を引き起こすのに有効な電場を促進する電解質トンネル障壁５０５と、を備える。 （もっと読む）

【課題】省電力化かつ高速での書き込み処理が可能なメモリの多値化に適した半導体装置およびベリファイ処理を提供する。
【解決手段】半導体装置に用いるメモリセルを、酸化物半導体を用いたトランジスタと酸化物半導体以外の材料を用いたトランジスタをそれぞれ有する構成とし、書き込み回路を用いてデータバッファのデータをメモリセルに書き込む前に、予め各々のメモリセルの有するしきい値ばらつきを調べ、データバッファのデータに対して当該しきい値ばらつきを補正したデータが各々のメモリセルに書き込む。 （もっと読む）

【課題】不揮発性であって、作製が簡単であり、追記が可能な記憶回路を有する半導体装置の提供を課題とする。
【解決手段】本発明の半導体装置は、複数のトランジスタと、前記トランジスタのソース配線又はドレイン配線として機能する導電層と、前記複数のトランジスタのうちの１つの上に設けられた記憶素子及びアンテナとして機能する導電層とを有し、前記記憶素子は、第１の導電層と、有機化合物層又は相変化層と、第２の導電層とが順に積層された素子であり、アンテナとして機能する前記導電層と前記複数のトランジスタのソース配線又はドレイン配線として機能する導電層とは、同じ層上に設けられていることを特徴とする。 （もっと読む）

【課題】微細配線を簡易に低抵抗化する。
【解決手段】実施形態に係わる半導体装置は、第１の方向に積み重ねられる第１乃至第３の半導体層3a,3b,3cを有し、第２の方向に延びるフィン型積層構造を有する。第１のレイヤーセレクトトランジスタTaは、第１のゲート電極10aを有し、第１の半導体層3aでノーマリオン状態である。第２のレイヤーセレクトトランジスタTbは、第２のゲート電極10bを有し、第２の半導体層3bでノーマリオン状態である。第３のレイヤーセレクトトランジスタTcは、第３のゲート電極10cを有し、第３の半導体層3cでノーマリオン状態である。第１の半導体層3aのうちの第１のゲート電極10aにより覆われた領域、第２の半導体層3bのうちの第２のゲート電極10bにより覆われた領域及び第３の半導体層3cのうちの第３のゲート電極10cにより覆われた領域は、それぞれ金属シリサイド化される。 （もっと読む）

【課題】干渉現象を減らしてゲートラインの抵抗を減らすことができる半導体素子の製造方法を提供する。
【解決手段】最上部層が金属シリサイド層からなり、第１間隔で半導体基板上に配列される第１ゲートラインと、最上部層が金属シリサイド層からなり、前記第１間隔より広い第２間隔で前記半導体基板上に配列される第２ゲートラインと、前記第１ゲートラインの間の前記半導体基板上に形成されてエアギャップを含む第１絶縁膜と、前記第２ゲートラインの対向する側壁上に形成された第２絶縁膜と、前記第２絶縁膜の側壁に形成されたエッチング停止膜と、前記第１ゲートラインの間の空間と前記第２ゲートラインとの間の空間が満たされるように全体構造上に形成された第３絶縁膜と、前記第３絶縁膜の上部に形成されたキャッピング膜と、前記キャッピング膜及び前記第３絶縁膜を貫通して前記第２ゲートラインの間の前記半導体基板に形成された接合領域と繋がれるコンタクトプラグと、を含む。 （もっと読む）

【課題】ワードライン間の素子分離を行い、メモリセルの微細化が可能な半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１０内に形成されたビットライン１４と、ビットライン１４上にビットライン１４の長手方向に連続して設けられた絶縁膜ライン１８と、ビットライン１４間の半導体基板１０上に設けられたゲート電極１６と、ゲート電極１６上に接して設けられ、ビットライン１４の幅方向に延在したワードライン２０と、ビットライン１４間でありワードライン２０間の半導体基板に形成されたトレンチ部２２と、を具備する。 （もっと読む）

【課題】 パストランジスタ間の空間確保が可能な不揮発性メモリ装置を提供する
【解決手段】 不揮発性メモリ装置１００が備える行デコーダ１２０は、パストランジスタ部１２３＿Ｌ、１２３＿Ｒを含む。パストランジスタ部１２３＿Ｌ、１２３＿Ｒは、メモリブロック１１０の左右に配列される。ブロック選択信号ＢＬＫＷＬ１によって共通ゲートを形成するパストランジスタ端Ｐａｓｓ ＴＲ ０とパストランジスタ端Ｐａｓｓ ＴＲ ８とは、選択的に活性化される第１駆動信号ラインＳＩ１及び第２駆動信号ラインＳＩ２によって独立して駆動される。互に異なるブロック選択信号ＢＬＫＷＬによって駆動されるパストランジスタは、１つの活性領域の上に形成され得る。これにより、１つの活性領域の上に２つのパストランジスタを形成する場合、パストランジスタ部１２３＿Ｌ、１２３＿Ｒのチャンネル方向の大きさを減らすことができる。 （もっと読む）

【課題】電気的特性の安定した酸化物半導体膜を用いることにより、半導体装置に安定した電気的特性を付与し、信頼性の高い半導体装置を提供すること。また、結晶性の高い酸化物半導体膜を用いることにより、移動度の向上した半導体装置を提供すること。
【解決手段】表面粗さの低減された絶縁膜上に接して、結晶性を有する酸化物半導体膜を形成することにより、電気的特性の安定した酸化物半導体膜を形成することができる。これにより、半導体装置に安定した電気的特性を付与し、信頼性の高い半導体装置を提供することができる。さらに、移動度の向上した半導体装置を提供することができる。 （もっと読む）

【課題】キャパシタの配列におけるデッドスペースをなるべくなくし、個々のキャパシタの形状をなるべく拡大した半導体装置を提供する。
【解決手段】半導体装置は、互いに隣接して平行に線状に延びる第１および第２トランスファーゲート２と、これらの間の間隙に配列され、それぞれ上方に延びる棒状の導電体からなる第１および第２ストレージノードコンタクト９と、第１の電極と第２の電極とが絶縁膜を介して対向配置されてなる第１キャパシタ１４と、第３の電極と第４の電極とが絶縁膜を介して対向配置されてなる第２キャパシタ１４とを備え、平面視において、第１の電極の第１トランスファーゲート側の一部のみに第１ストレージノードコンタクト９の上面が接続され、第３の電極の第２トランスファーゲート側の一部のみに第２ストレージノードコンタクト９の上面が接続されている。 （もっと読む）

【課題】本発明は、接合リーク電流を低減可能で、かつトランジスタの信頼性を向上させることの可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】ゲート電極６１よりも上方に配置されたゲート絶縁膜２１、及びゲート電極６１の上面６１ａを覆う水素含有絶縁膜６２と、水素含有絶縁膜６２を介して、ゲート電極用溝１７の上部１７Ｂを埋め込むフッ素含有絶縁膜６３と、を備え、ゲート絶縁膜２１と接触する第１及び第２の不純物拡散領域６５，６６の面に、半導体基板１３に含まれるシリコンと水素含有絶縁膜６２に含まれる水素とが結合したＳｉ−Ｈ結合、及び半導体基板１３に含まれるシリコンとフッ素含有絶縁膜６３に含まれるフッ素とが結合したＳｉ−Ｆ結合を有する。 （もっと読む）

【課題】製造時以外にデータの追記が可能であり、書き換えによる偽造等を防止可能な不揮発の記憶装置及びそれを有する半導体装置を提供することを課題とする。また、信頼性が高く、安価な不揮発の記憶装置及び半導体装置の提供を課題とする。
【解決手段】絶縁表面上に形成される第１の導電層と、第２の導電層と、第１の導電層及び第２の導電層に挟持される第１の絶縁層と、第１の導電層の一部を覆う第２の絶縁層とを有し、第１の絶縁層は第１の導電層の端部、絶縁表面、及び第２の絶縁層を覆うことを特徴とする記憶装置である。 （もっと読む）

【課題】上側のメモリセルと下側のメモリセルとの間におけるデータリテンションのばらつきを低減できる不揮発性半導体記憶装置を提供する。
【解決手段】第１のメモリセルＭＣ１１１は、第１のラインＷＬ１１の半導体基板ＳＢと反対側に配されている。第２のラインＢＬ１１は、第１のメモリセルＭＣ１１１を介して第１のラインＷＬ１１に交差する。第２のメモリセルＭＣ２１１は、第２のラインＢＬ１１の半導体基板ＳＢと反対側に配されている。第３のラインＷＬ２１は、第２のメモリセルＭＣ２１１を介して第２のラインＢＬ１１に交差する。第１のメモリセルＭＣ１１１は、第１の抵抗変化層Ｒ１１１と第１の整流層Ｄ１１１とを有する。第１の抵抗変化層Ｒ１１１は、カーボン系の材料で形成されている。第２のメモリセルＭＣ２１１は、第２の抵抗変化層Ｒ２１１と第２の整流層Ｄ２１１とを有する。第２の抵抗変化層Ｒ２１１は、金属酸化物で形成されている。 （もっと読む）

【課題】低消費電力且つ省スペースな半導体記憶装置を提供する。
【解決手段】実施形態に係る半導体記憶装置は、異なる抵抗状態によってデータを記憶する複数のメモリセルからなるメモリセル層を有するメモリセルアレイと、第１配線及び第２配線を介して前記メモリセルにアクセスするアクセス回路とを備え、メモリセルは、第１極性の所定の電圧が印加されると抵抗状態が第１抵抗状態から第２抵抗状態に遷移し、第２極性の所定の電圧が印加されると抵抗状態が第２抵抗状態から第１抵抗状態に遷移し、アクセス回路は、選択したメモリセルに接続された第１配線及び第２配線に前記メモリセルのアクセスに必要な電圧を印加する共に、非選択の前記メモリセルに接続された第１配線及び第２配線の少なくとも一方をフローティング状態にして、選択したメモリセルにアクセスすることを特徴とする。 （もっと読む）

【課題】半導体記憶装置の面積を削減する。
【解決手段】複数のメモリセル(NMC,DMC)のうち周辺回路領域(PC)に隣接するメモリセル(DMC)と半導体基板(100)との間には、そのメモリセル(DMC)の下部電極(M13)から半導体基板(100)に向けて延伸するコンタクトプラグが形成されていない。第１のコンタクトプラグ(C101)は、半導体基板(100)の平面視において第１のコンタクトプラグの端面の少なくとも一部がメモリセルアレイ(MARY)の周縁よりも内側に配置されるように形成されている。 （もっと読む）

【課題】露光パターンのピッチの１／４のピッチのパターンを形成する方法でありながら、形成されたパターンの本数を４の倍数以外の数にする。
【解決手段】第２のパターンおよび第２のマスクパターンを覆うと共に第１の膜の上に第３の膜を形成する工程と、第３の膜をエッチバック処理することにより、第２のパターンおよび第２のマスクパターンの側壁に第１の側壁ラインパターンおよび第１の側壁マスクパターンをそれぞれ形成する工程と、第２のマスクパターンおよび第１の側壁マスクパターンを覆うように第３のマスクパターンを形成する工程と、第３のマスクパターンをマスクとし、第２のパターンを第１の側壁ラインパターンに対して選択的にエッチングして除去した後、第３のマスクパターンを除去する工程とを備えた。 （もっと読む）