不揮発性半導体記憶装置
【課題】書き込み時間の短縮及び読み出し電圧の上昇の抑制を図る不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、メモリ部と、制御部と、を備える。メモリ部は、積層構造体と、半導体ピラーと、記憶層と、内側絶縁膜と、外側絶縁膜と、メモリセルトランジスタと、を有する。制御部は、メモリセルトランジスタの各閾値を正または負の一方に設定する制御、及び各閾値のうち０ボルトから最も離れた第ｎ閾値の分布の幅よりも、第ｎ閾値と同じ符号の第ｍ（ｍはｎよりも小さい１以上の整数）閾値の分布の幅を狭く設定する制御を行う。
【解決手段】不揮発性半導体記憶装置は、メモリ部と、制御部と、を備える。メモリ部は、積層構造体と、半導体ピラーと、記憶層と、内側絶縁膜と、外側絶縁膜と、メモリセルトランジスタと、を有する。制御部は、メモリセルトランジスタの各閾値を正または負の一方に設定する制御、及び各閾値のうち０ボルトから最も離れた第ｎ閾値の分布の幅よりも、第ｎ閾値と同じ符号の第ｍ（ｍはｎよりも小さい１以上の整数）閾値の分布の幅を狭く設定する制御を行う。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置（メモリ）の記憶容量の増加のためには、一素子の寸法を小さくする必要がある。素子の微細化に伴うコスト的、技術的な困難性を解消するため、一括加工型３次元積層メモリセルが提案されている。
【０００３】
この一括加工型３次元積層メモリにおいては、絶縁膜と電極膜（ワード線となる）とを交互に積層させて積層体を形成し、この積層体に貫通ホールを一括して形成する。そして、貫通ホールの側面上に電荷蓄積層（記憶層）を形成し、貫通ホールの内部にシリコンを埋め込み、シリコンピラーを形成する。電荷蓄積層とシリコンピラーとの間にはトンネル絶縁膜が設けられ、電荷蓄積層と電極膜との間にはブロック絶縁膜が設けられる。これにより、各電極膜とシリコンピラーとの交差部分に例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタからなるメモリセル（メモリセルトランジスタ）が形成される。
【０００４】
一括加工型３次元積層メモリでは、ｎ（ｎは２以上の整数）値の情報に対応した閾値をメモリセルトランジスタに設定する際、ｎ値の閾値を同じ極性にして電荷保持特性の劣化を防止している。
このような不揮発性半導体記憶装置においては、閾値の設定時間の短縮化及び読み出し電圧の抑制についてさらなる改善が望まれる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２６７６８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態は、閾値の設定時間の短縮化及び読み出し電圧の抑制を図ることができる不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る不揮発性半導体記憶装置は、メモリ部と、制御部と、を備える。
メモリ部は、積層構造体と、半導体ピラーと、記憶層と、内側絶縁膜と、外側絶縁膜と、メモリセルトランジスタと、を有する。
積層構造体は、第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する。
半導体ピラーは、積層構造体を前記第１方向に貫通する。
記憶層は、電極膜のそれぞれと半導体ピラーとの間に設けられる。
内側絶縁膜は、記憶層と半導体ピラーとの間に設けられる。
外側絶縁膜は、電極膜のそれぞれと記憶層との間に設けられる。
メモリセルトランジスタは、記憶層のそれぞれに蓄積された電荷に応じてｎ（ｎは２以上の整数）値の情報に対応した各閾値が設定される。
制御部は、前記各閾値を正または負の一方に設定する制御を行うとともに、前記各閾値のうち０ボルトから最も離れた第ｎ閾値の分布の幅よりも、第ｎ閾値と同じ符号の第ｍ（ｍはｎよりも小さい１以上の整数）閾値の分布の幅を狭く設定する制御を行う。
【図面の簡単な説明】
【０００８】
【図１】実施の形態に係る不揮発性半導体記憶装置の構成を例示する概略ブロック図である。
【図２】実施の形態に係る不揮発性半導体記憶装置の全体構成を例示する模式的断面図である。
【図３】実施の形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図４】実施の形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
【図５】実施の形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。
【図６】第１の実施形態を説明する図である。
【図７】参考例及び本実施形態の閾値の分布について例示する図である。
【図８】不揮発性半導体記憶装置の駆動方法を説明する図である。
【図９】不揮発性半導体記憶装置の駆動方法を説明する図である。
【図１０】不揮発性半導体記憶装置の駆動方法を説明する図である。
【図１１】実施形態に係る不揮発性半導体記憶装置の駆動回路構成を説明する回路図である。
【図１２】４値の閾値を設定する場合の分布を例示する図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１０】
図１は、実施の形態に係る不揮発性半導体記憶装置の構成を例示する概略ブロック図である。
図２は、実施の形態に係る不揮発性半導体記憶装置の全体構成を例示する模式的断面図である。
図３は、実施の形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
なお、図３においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
図４は、実施の形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
図５は、実施の形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。
【００１１】
図１に表したように、実施形態に係る不揮発性半導体記憶装置１１０は、メモリ部ＭＵと、制御部ＣＴＵと、を備える。メモリ部ＭＵは、図４に表したように、電荷蓄積膜（記憶層）４８と、直列に接続された複数のメモリセルトランジスタＴｒと、を有する。メモリセルトランジスタＴｒは、電荷蓄積膜４８においてメモリセルトランジスタＴｒと対応する記憶領域に蓄積された電荷に応じて閾値が設定される。
【００１２】
閾値は、ｎ（ｎは２以上の整数）値の情報に対応した電圧値である。制御部ＣＴＵは、メモリセルトランジスタＴｒにｎ値の情報のうちいずれかの情報を書き込む場合、その情報に対応した閾値をメモリセルトランジスタＴｒに設定する制御を行う。
制御部ＣＴＵは、情報の書き込み及び読み出しを所定の単位（ページ）で行う。同じページ内においては、そのページ内のメモリセルトランジスタＴｒの閾値と数との相関が分布として表される。
【００１３】
制御部ＣＴＵは、メモリセルトランジスタＴｒへの閾値の設定とともに、この閾値の分布の幅についても制御を行う。実施形態に係る不揮発性半導体記憶装置１１０において、制御部ＣＴＵは、ｎ値の情報に対応した各閾値を正または負の一方に設定する制御を行う。また、制御部ＣＴＵは、各閾値のうち０ボルト（Ｖ）から最も離れた第ｎ閾値に対応した第ｎ分布の幅よりも、第ｎ閾値以外の第ｍ（ｍはｎよりも小さい１以上の整数）閾値に対応した第ｍ分布の幅を狭く設定する制御を行う。
制御部ＣＴＵの制御動作については、後述する。
【００１４】
実施形態に係る不揮発性半導体記憶装置１１０は、例えば、３次元積層型のフラッシュメモリである。図２〜図５により、不揮発性半導体記憶装置１１０の構成の概要を説明する。
【００１５】
図２に表したように、不揮発性半導体記憶装置１１０は、メモリ部ＭＵ及び制御部ＣＴＵを備える。これらメモリ部ＭＵ及び制御部ＣＴＵは、例えば単結晶シリコンからなる半導体基板１１の主面１１ａの上に設けられる。ただし、制御部ＣＴＵは、メモリ部ＭＵが設けられる基板とは別の基板上に設けられても良い。以下では、メモリ部ＭＵ及び制御部ＣＴＵが同じ基板（半導体基板１１）に設けられる場合として説明する。
【００１６】
半導体基板１１においては、例えば、メモリセルＭＣが設けられるメモリアレイ領域ＭＲと、メモリアレイ領域ＭＲの例えば周辺に設けられた周辺領域ＰＲと、が設定される。周辺領域ＰＲにおいては、半導体基板１１の上に、各種の周辺領域回路ＰＲ１が設けられる。
【００１７】
メモリアレイ領域ＭＲにおいては、半導体基板１１の上に例えば回路部ＣＵが設けられ、回路部ＣＵの上にメモリ部ＭＵが設けられる。なお、回路部ＣＵは必要に応じて設けられ、省略可能である。回路部ＣＵとメモリ部ＭＵとの間には、例えば酸化シリコンからなる層間絶縁膜１３が設けられている。
【００１８】
制御部ＣＴＵの少なくとも一部は、例えば、上記の周辺領域回路ＰＲ１及び回路部ＣＵの少なくともいずれかに設けることができる。
【００１９】
メモリ部ＭＵは、複数のメモリセルトランジスタを有するマトリクスメモリセル部ＭＵ１と、マトリクスメモリセル部ＭＵ１の配線を接続する配線接続部ＭＵ２と、を有する。
【００２０】
図３は、マトリクスメモリセル部ＭＵ１の構成を例示している。
すなわち、図２においては、マトリクスメモリセル部ＭＵ１として、図３のＡ−Ａ’断面の一部と、図３のＢ−Ｂ’線断面の一部が例示されている。
【００２１】
図２及び図３に表したように、マトリクスメモリセル部ＭＵ１においては、半導体基板１１の主面１１ａ上に、積層構造体ＭＬが設けられる。積層構造体ＭＬは、主面１１ａに対して垂直な方向に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する。
【００２２】
ここで、本願明細書において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、半導体基板１１の主面１１ａに対して垂直な方向をＺ軸方向（第１方向）とする。そして、主面１１ａに対して平行な平面内の１つの方向をＹ軸方向とする。そして、Ｚ軸とＹ軸とに垂直な方向をＸ軸方向とする。
【００２３】
積層構造体ＭＬにおける電極膜ＷＬ及び電極間絶縁膜１４の積層方向は、Ｚ軸方向である。すなわち、電極膜ＷＬ及び電極間絶縁膜１４は、主面１１ａに対して平行に設けられる。
【００２４】
図４は、マトリクスメモリセル部ＭＵ１の構成を例示しており、例えば図３のＢ−Ｂ’線断面の一部に相当する。
図３及び図４に表したように、不揮発性半導体記憶装置１１０のメモリ部ＭＵは、上記の積層構造体ＭＬと、積層構造体ＭＬをＺ軸方向に貫通する半導体部である半導体ピラーＳＰ（第１半導体ピラーＳＰ１）と、電荷蓄積膜４８と、内側絶縁膜４２と、外側絶縁膜４３と、配線ＷＲと、を有する。
【００２５】
電荷蓄積膜４８は、電極膜ＷＬのそれぞれと半導体ピラーＳＰとの間に設けられる。内側絶縁膜４２は、電荷蓄積膜４８と半導体ピラーＳＰとの間に設けられる。外側絶縁膜４３は、電極膜ＷＬのそれぞれと電荷蓄積膜４８との間に設けられる。配線ＷＲは、半導体ピラーＳＰの一端と電気的に接続される。
【００２６】
すなわち、積層構造体ＭＬをＺ軸方向に貫通する貫通ホールＴＨの内部の壁面に、外側絶縁膜４３、電荷蓄積膜４８及び内側絶縁膜４２がこの順番で形成され、その残余の空間に半導体が埋め込まれ、半導体ピラーＳＰが形成される。
【００２７】
積層構造体ＭＬの電極膜ＷＬと、半導体ピラーＳＰと、の交差部に、メモリセルＭＣが設けられる。すなわち、電極膜ＷＬと半導体ピラーＳＰとが交差する部分において、電荷蓄積膜４８を有するメモリセルトランジスタＴｒが３次元マトリクス状に設けられ、この電荷蓄積膜４８に電荷を蓄積させることにより、各メモリセルトランジスタＴｒが、データを記憶するメモリセルＭＣとして機能する。したがって、メモリセルＭＣの電荷蓄積膜４８における電極膜ＷＬの位置が記憶領域として機能し、電荷蓄積膜４８に沿って複数の記憶領域が設けられることになる。
【００２８】
内側絶縁膜４２は、メモリセルＭＣのメモリセルトランジスタにおけるトンネル絶縁膜として機能する。一方、外側絶縁膜４３は、メモリセルＭＣのメモリセルトランジスタにおけるブロック絶縁膜として機能する。電極間絶縁膜１４は、電極膜ＷＬどうしを絶縁する層間絶縁膜として機能する。
【００２９】
電極膜ＷＬには、任意の導電材料を用いることができ、例えば、不純物が導入されて導電性が付与されたアモルファスシリコンまたはポリシリコンを用いることができ、また、金属及び合金なども用いることができる。電極膜ＷＬには所定の電気信号が印加され、電極膜ＷＬは、不揮発性半導体記憶装置１１０のワード線として機能する。
【００３０】
電極間絶縁膜１４及び内側絶縁膜４２及び外側絶縁膜４３には、例えばシリコン酸化膜を用いることができる。なお、電極間絶縁膜１４、内側絶縁膜４２及び外側絶縁膜４３は、単層膜でも良く、また積層膜でも良い。
【００３１】
電荷蓄積膜４８には、例えばシリコン窒化膜を用いることができ、半導体ピラーＳＰと電極膜ＷＬとの間に印加される電界によって、電荷を蓄積または放出し、情報を記憶する部分として機能する。電荷蓄積膜４８は、単層膜でも良く、また積層膜でも良い。
【００３２】
なお、後述するように電極間絶縁膜１４、内側絶縁膜４２、電荷蓄積膜４８及び外側絶縁膜４３には、上記に例示した材料に限らず、任意の材料を用いることができる。
【００３３】
また、図２及び図３においては、積層構造体ＭＬが電極膜ＷＬを４層有している場合が例示されているが、積層構造体ＭＬにおいて、設けられる電極膜ＷＬの数は任意である。以下では、電極膜ＷＬが４層である場合として説明する。
【００３４】
１本の半導体ピラーＳＰは、Ｉ字形状のＮＡＮＤストリングを構成する。なお、２本の半導体ピラーＳＰの一端側を接続してＵ字形状のＮＡＮＤストリングを構成してもよい。本具体例においては、２本の半導体ピラーＳＰが接続部ＣＰ（接続部半導体層）によって接続されている。すなわち、メモリ部ＭＵは、第２半導体ピラーＳＰ２（半導体ピラーＳＰ）と、第１接続部ＣＰ１（接続部ＣＰ）と、をさらに有する。
【００３５】
第２半導体ピラーＳＰ２は、例えばＹ軸方向において第１半導体ピラーＳＰ１（半導体ピラーＳＰ）と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。第１接続部ＣＰ１は、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とをＺ軸方向における同じ側（半導体基板１１の側）で電気的に接続する。第１接続部ＣＰ１は、Ｙ軸方向に延在して設けられる。第１接続部ＣＰ１には、第１及び第２半導体ピラーＳＰ１及びＳＰ２と同じ材料が用いられる。
【００３６】
すなわち、半導体基板１１の主面１１ａの上に、層間絶縁膜１３を介してバックゲートＢＧ（接続部導電層）が設けられる。そして、バックゲートＢＧの第１及び第２半導体ピラーＳＰ１及びＳＰ２に対向する部分に溝（後述する溝ＣＴＲ）が設けられ、溝の内部に、外側絶縁膜４３、電荷蓄積膜４８及び内側絶縁膜４２が形成され、その残余の空間に半導体からなる接続部ＣＰが埋め込まれる。なお、上記の溝における外側絶縁膜４３、電荷蓄積膜４８、内側絶縁膜４２及び接続部ＣＰの形成は、貫通ホールＴＨにおける外側絶縁膜４３、電荷蓄積膜４８、内側絶縁膜４２及び半導体ピラーＳＰの形成と同時に、一括して行われる。このように、バックゲートＢＧは、接続部ＣＰに対向して設けられる。
【００３７】
これにより、第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２と、接続部ＣＰと、によって、Ｕ字形状の半導体ピラーが形成され、これが、Ｕ字形状のＮＡＮＤストリングとなる。
【００３８】
なお、接続部ＣＰは、第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２を電気的に接続する機能を有するが、接続部ＣＰを１つのメモリセルとして利用することもでき、これにより、記憶ビットを増やすこともできる。以下では、接続部ＣＰは、第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２を電気的に接続し、記憶部として用いられない場合として説明する。
【００３９】
図２及び図３に表したように、第１半導体ピラーＳＰ１の第１接続部ＣＰ１とは反対の端は、ビット線ＢＬ（第２配線Ｗ２）に接続され、第２半導体ピラーＳＰ２の第１接続部ＣＰ１とは反対の端は、ソース線ＳＬ（第１配線Ｗ１）に接続されている。なお、半導体ピラーＳＰとビット線ＢＬとはビアＶ１及びビアＶ２により接続される。なお、配線ＷＲは、第１配線Ｗ１と第２配線Ｗ２とを含む。
【００４０】
本具体例では、ビット線ＢＬは、Ｙ軸方向に延在し、ソース線ＳＬは、Ｘ軸方向に延在する。
【００４１】
そして、積層構造体ＭＬとビット線ＢＬとの間において、第１半導体ピラーＳＰ１に対向して、ドレイン側選択ゲート電極ＳＧＤ（第１選択ゲート電極ＳＧ１すなわち選択ゲート電極ＳＧ）が設けられ、第２半導体ピラーＳＰ２に対向して、ソース側選択ゲート電極ＳＧＳ（第２選択ゲート電極ＳＧ２すなわち選択ゲート電極ＳＧ）が設けられる。これにより、任意の半導体ピラーＳＰの任意のメモリセルＭＣに所望のデータを書き込み、また読み出すことができる。
【００４２】
選択ゲート電極ＳＧには、任意の導電材料を用いることができ、例えばポリシリコンまたはアモルファスシリコンを用いることができる。本具体例では選択ゲート電極ＳＧは、Ｙ軸方向に分断され、Ｘ軸方向に沿って延在する帯状の形状を有している。
【００４３】
なお、図２に表したように、積層構造体ＭＬの最上部（半導体基板１１から最も遠い側）には、層間絶縁膜１５が設けられている。そして、積層構造体ＭＬの上に層間絶縁膜１６が設けられ、その上に選択ゲート電極ＳＧが設けられ、選択ゲート電極ＳＧどうしの間には層間絶縁膜１７が設けられている。そして、選択ゲート電極ＳＧに貫通ホールが設けられ、その内側面に選択ゲートトランジスタの選択ゲート絶縁膜ＳＧＩが設けられ、その内側に半導体が埋め込まれている。この半導体は、半導体ピラーＳＰと繋がっている。すなわち、メモリ部ＭＵは、Ｚ軸方向において積層構造体ＭＬに積層され、配線ＷＲ（ソース線ＳＬ及びビット線ＢＬの少なくともいずれか）の側で半導体ピラーＳＰに貫通された選択ゲート電極ＳＧをさらに有している。
【００４４】
そして、層間絶縁膜１７の上に層間絶縁膜１８が設けられ、その上に、ソース線ＳＬとビア２２（ビアＶ１、Ｖ２）が設けられ、ソース線ＳＬの周りには層間絶縁膜１９が設けられている。そして、ソース線ＳＬの上に層間絶縁膜２３が設けられ、その上にビット線ＢＬが設けられている。ビット線ＢＬは、Ｙ軸に沿った帯状の形状を有している。
なお、層間絶縁膜１５、１６、１７、１８、１９及び２３、並びに、選択ゲート絶縁膜ＳＧＩには、例えば酸化シリコンを用いることができる。
【００４５】
なお、ここで、不揮発性半導体記憶装置１１０において複数設けられる半導体ピラーに関し、半導体ピラーの全体または任意の半導体ピラーを指す場合には、「半導体ピラーＳＰ」と言い、半導体ピラーどうしの関係を説明する際などにおいて、特定の半導体ピラーを指す場合に、「第ｋ半導体ピラーＳＰｋ」（ｋは１以上の任意の整数）と言うことにする。
【００４６】
図５に表したように、電極膜ＷＬにおいては、０以上の整数であるｊにおいて、ｋが（４ｊ＋１）及び（４ｊ＋４）である半導体ピラーＳＰ（４ｊ＋１）及びＳＰ（４ｊ＋４）に対応する電極膜が共通に接続され電極膜ＷＬＡとなり、ｋが（４ｊ＋２）及び（４ｊ＋３）である半導体ピラーＳＰ（４ｊ＋２）及び（４ｊ＋３）に対応する電極膜が共通に接続され電極膜ＷＬＢとなる。すなわち、電極膜ＷＬは、Ｘ軸方向に対向して櫛歯状に互いに組み合わされた電極膜ＷＬＡ及び電極膜ＷＬＢの形状を有している。
【００４７】
図４及び図５に表したように、電極膜ＷＬは、絶縁層ＩＬによって分断され、電極膜ＷＬは、第１領域（電極膜ＷＬＡ）及び第２領域（電極膜ＷＬＢ）に分かれている。
【００４８】
そして、図２に例示した配線接続部ＭＵ２のように、Ｘ軸方向における一方の端において、電極膜ＷＬＢは、ビアプラグ３１によってワード配線３２に接続され、例えば半導体基板１１に設けられる駆動回路と電気的に接続される。そして、同様に、Ｘ軸方向における他方の端において、電極膜ＷＬＡは、ビアプラグによってワード配線に接続され、駆動回路と電気的に接続される。すなわち、Ｚ軸方向に積層された各電極膜ＷＬ（電極膜ＷＬＡ及び電極膜ＷＬＢ）のＸ軸方向における長さが階段状に変化させられ、Ｘ軸方向の一方の端では電極膜ＷＬＡによって駆動回路との電気的接続が行われ、Ｘ軸方向の他方の端では、電極膜ＷＬＢによって駆動回路との電気的接続が行われる。
【００４９】
そして、図３に表したように、メモリ部ＭＵは、第３半導体ピラーＳＰ３（半導体ピラーＳＰ）と、第４半導体ピラーＳＰ４（半導体ピラーＳＰ）と、第２接続部ＣＰ２（接続部ＣＰ）と、をさらに有することができる。
【００５０】
第３半導体ピラーＳＰ３は、Ｙ軸方向において、第２半導体ピラーＳＰ２の第１半導体ピラーＳＰ１とは反対の側で第２半導体ピラーＳＰ２と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。第４半導体ピラーＳＰ４は、Ｙ軸方向において、第３半導体ピラーＳＰ３の第２半導体ピラーＳＰ２とは反対の側で第３半導体ピラーＳＰ３と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。
【００５１】
第２接続部ＣＰ２は、第３半導体ピラーＳＰ３と第４半導体ピラーＳＰ４とをＺ軸方向における同じ側（第１接続部ＣＰ１と同じ側）で電気的に接続する。第２接続部ＣＰ２は、Ｙ軸方向に延在して設けられ、バックゲートＢＧに対向している。
【００５２】
電荷蓄積膜４８は、電極膜ＷＬのそれぞれと第３及び第４半導体ピラーＳＰ３及びＳＰ４との間、並びに、バックゲートＢＧと第２接続部ＣＰ２との間、にも設けられる。内側絶縁膜４２は、第３半導体ピラーＳＰ３及び第４半導体ピラーＳＰ４と電荷蓄積膜４８との間、並びに、電荷蓄積膜４８と第２接続部ＣＰ２との間、にも設けられる。外側絶縁膜４３は、電極膜ＷＬのそれぞれと電荷蓄積膜４８との間、及び、電荷蓄積膜４８とバックゲートＢＧとの間、にも設けられる。
【００５３】
そして、ソース線ＳＬは、第３半導体ピラーＳＰ３の第２接続部ＣＰ２とは反対の側の第３端部と接続される。そして、ビット線ＢＬは、第４半導体ピラーＳＰ４の第２接続部ＣＰ２とは反対の側の第４端部と接続される。
【００５４】
そして、第３半導体ピラーＳＰ３に対向して、ソース側選択ゲート電極ＳＧＳ（第３選択ゲート電極ＳＧ３、すなわち選択ゲート電極ＳＧ）が設けられ、第４半導体ピラーＳＰ４に対向して、ドレイン側選択ゲート電極ＳＧＤ（第４選択ゲート電極ＳＧ４、すなわち選択ゲート電極ＳＧ）が設けられる。
【００５５】
次に、具体的な実施形態について説明する。なお、１つのメモリセルにはｎ（ｎは２以上の整数）値の情報を記録することができる。説明を分かりやすくするため、以下においては、ｎ＝２、すなわち２値の情報を記録する例を用いる。この２値の情報に対応したメモリセルトランジスタの閾値は、Ａ及びＢとして表記する。また、メモリセルの情報を消去する際には、消去の情報に対応したメモリセルトランジスタの閾値をＥとして表記する。さらに、２値の情報及び消去の情報以外の情報に対応したメモリセルトランジスタの閾値を表す場合には、Ａ、Ｂ及びＥ以外の記号によって表記するものとする。
【００５６】
図６は、第１の実施形態を説明する図である。
図６では、メモリセルトランジスタＴｒの各閾値の分布について模式的に表している。
【００５７】
本実施形態に係る不揮発性半導体記憶装置１１０において、制御部ＣＴＵは、閾値Ａ及びＢを正または負のいずれか一方に設定している。図６に表した例では、閾値Ａ及びＢを正側に設定している。なお、消去の閾値Ｅは、閾値Ａ及びＢとは反対の符号となるように設定している。閾値Ａ及びＢが同符号になることで、電荷蓄積膜４８における電荷保持特性の劣化を防止する。
【００５８】
制御部ＣＴＵは、閾値Ｂの分布の幅よりも、閾値Ａの分布の幅を狭く設定する制御を行う。また、閾値の数がｎ値の場合には、０Ｖから最も離れた第ｎ閾値の第ｎ分布の幅よりも、消去の閾値Ｅとは異なる第ｍ閾値（ｎ≠ｍ）の分布の幅を狭く設定する制御を行う。
【００５９】
具体的には、制御部ＣＴＵは、閾値Ａ及びＢのうち、０Ｖから最も離れた閾値Ｂの分布ＤｉｓＢの幅Ｗｂよりも、閾値Ｂ以外の閾値Ａの分布ＤｉｓＡの幅Ｗａを狭く設定する制御を行う。
ここで、分布の幅とは、分布の裾野での電圧差のことを言う。
【００６０】
これにより、分布ＤｉｓＡと分布ＤｉｓＢとの間隔Ｍｒｇは、幅Ｗａと幅Ｗｂとがほぼ等しい場合に比べて広くなる。間隔Ｍｒｇが広くなると、読み出し電圧Ｖｒｅａｄを低く設定することができる。つまり、閾値Ａ及びＢの読み出し電圧Ｖｒｅａｄは、間隔Ｍｒｇ内に設定することになる。間隔Ｍｒｇが広くなると、電圧Ｖｒｅａｄを分布ＤｉｓＡに近づけることができ、その結果、読み出し電圧Ｖｒｅａｄを低く設定することができる。
【００６１】
実施形態では、一例として、幅Ｗａを、幅Ｗｂの１／２以下にしている。好ましくは、幅Ｗａを幅Ｗｂの１／３以下にする。これにより、読み出し電圧Ｖｒｅａｄを十分に下げることができる。
【００６２】
ここで、参考例と本実施形態との比較について説明する。
図７は、参考例及び本実施形態の閾値の分布について例示する図である。
図７（ａ）〜（ｃ）では参考例、図７（ｄ）では本実施形態についての閾値の分布について例示している。
【００６３】
図７（ａ）に表した参考例は、閾値Ａの分布ＤｉｓＡの幅Ｗａと、閾値Ｂの分布ＤｉｓＢの幅Ｗｂと、がほぼ等しい例である。
制御部は、メモリセルトランジスタへの閾値の書き込みを行うにあたり、段階的に印加電圧を高める駆動を行う。具体的には、メモリセルトランジスタが書き込みベリファイ電圧以上の閾値電圧となるまで書き込みを繰り返す、書き込みのベリファイ動作を行っている。閾値の分布は、ベリファイ動作による書き込み回数（電圧の印加回数）が多いほど狭くなる。
【００６４】
図７（ａ）に表した参考例では、分布ＤｉｓＡ及びＤｉｓＢの幅Ｗａ及びＷｂが比較的広く、間隔Ｍｒｇも狭いことから、閾値Ａ及びＢを的確に峻別するためには、読み出し電圧Ｖｒｅａｄを高くする必要がある。
【００６５】
図７（ｂ）に表した参考例では、図７（ａ）に表した参考例に比べて閾値Ｂの分布ＤｉｓＢの幅Ｗｂを狭くしている。この参考例では、図７（ａ）に表した参考例に比べて閾値Ａの分布ＤｉｓＡと閾値Ｂの分布ＤｉｓＢとの間隔Ｍｒｇは広くなる。しかし、閾値Ａの分布ＤｉｓＡにおける閾値Ｂ側の裾野の制御が困難であり、閾値Ａの分布ＤｉｓＡと閾値Ｂの分布ＤｉｓＢとの間隔Ｍｒｇを有効に利用できない。したがって、読み出し電圧Ｖｒｅａｄを十分に下げることはできない。
【００６６】
図７（ｃ）に表した参考例では、図７（ａ）に表した参考例に比べて閾値Ａ及び閾値Ｂのそれぞれの分布ＤｉｓＡ及びＤｉｓＢの幅Ｗａ及びＷｂを狭くしている。これにより、閾値Ａの分布ＤｉｓＡと閾値Ｂの分布ＤｉｓＢとの間隔Ｍｒｇが拡がり、読み出し電圧Ｖｒｅａｄも下げることができる。しかし、閾値Ａ及び閾値Ｂのそれぞれについてのベリファイ動作による書き込み回数が増加し、閾値設定（書き込み）時間の遅延を招く。
【００６７】
図７（ｄ）に表したように、本実施形態においては、閾値Ａの分布ＤｉｓＡの幅Ｗａを、閾値Ｂの分布ＤｉｓＢの幅Ｗｂに比べて狭くしている。これにより、図７（ａ）に表した参考例に比べて分布ＤｉｓＡと分布ＤｉｓＢとの間隔Ｍｒｇを拡げることができる。しかも、閾値Ａの分布ＤｉｓＡの閾値Ｂ側の裾野が的確に制御され、間隔Ｍｒｇを有効に利用することができる。したがって、読み出し電圧Ｖｒｅａｄを十分に下げることができる。さらに、本実施形態では、閾値Ａについてのベリファイ動作による書き込み回数のみの増加で済むことから、図７（ｃ）に表した参考例に比べて書き込み時間を短くすることができる。
【００６８】
このように、本実施形態では、閾値Ａ及びＢを正側に設定する際、ベリファイ動作による書き込み回数の増加を抑制しつつ、読み出し電圧Ｖｒｅａｄを下げることが可能になる。
【００６９】
次に、不揮発性半導体記憶装置１１０の駆動方法について説明する。
図８〜図１０は、不揮発性半導体記憶装置の駆動方法を説明する図である。
図８〜図１０においては、Ｕ字形状のＮＡＮＤストリングの等価回路を示している。ここでは、説明を分かりやすくするため、２つのＵ字形状のＮＡＮＤストリングにおいて同一の電極膜ＷＬに対応した２つのメモリセルトランジスタＴｒ−ｎ１及びＴｒ−ｎ２に閾値を設定する場合を例とする。
【００７０】
先ず、図８に基づき、メモリセルトランジスタＴｒ−ｎ１に閾値Ａを設定し、メモリセルトランジスタＴｒ−ｎ２に閾値Ｂを設定する場合を説明する。ここで、図８（ａ）は等価回路、図８（ｂ）は各配線への電圧印加のタイミングを模式的に示している。
【００７１】
制御部ＣＴＵは、先ず、メモリセルトランジスタＴｒ−ｎ１及びＴｒ−ｎ２に共通する電極膜ＷＬ２に対して、閾値Ａ用の電圧を印加する。制御部ＣＴＵは、電極膜ＷＬ２に印加する閾値Ａ用の電圧として、段階的に増加するパルス電圧ＰＶ１を与える。このパルス電圧ＰＶ１は、変化量ＳＴＰ１ずつ増加する。制御部ＣＴＵは、メモリセルトランジスタＴｒ−ｎ１の閾値が書き込みベリファイ電圧以上の閾値電圧となるまで段階的に増加するパルス電圧ＰＶ１を与える。
【００７２】
この際、制御部ＣＴＵは、メモリセルトランジスタＴｒ−ｎ２に対しても閾値Ａの書き込みを行う。また、書き込む対象セルのビット線ＢＬ−Ａ及びＢＬ−Ｂは０Ｖにしておき、ドレイン側選択ゲート電極ＳＧＤ及び書き込みを行わない電極膜ＷＬ１、ＷＬ３及びＷＬ４にはＶｐａｓｓ電圧（例えば、３Ｖ）を印加しておく。
【００７３】
また、ソース線ＳＬにはＶｐａｓｓ電圧（例えば、３Ｖ）と同じ電圧を印加しておき、ソース側選択ゲート電極ＳＧＳを０Ｖにして、ソース線ＳＬ側から書き込みが行われない状態にしておく。
【００７４】
次に、制御部ＣＴＵは、閾値Ａの書き込みを行った後、閾値Ａの書き込み対象であるメモリセルトランジスタＴｒ−ｎ１のビット線ＢＬ−ＡをＶｐａｓｓ電圧（例えば、３Ｖ）と同じ電圧に上げて、メモリセルトランジスタＴｒ−ｎ１には書き込みが行われない状態にする。そして、電極膜ＷＬ２に閾値Ｂ用の電圧を印加する。制御部ＣＴＵは、電極膜ＷＬ２に印加する閾値Ｂ用の電圧として、段階的に増加するパルス電圧ＰＶ２を与える。このパルス電圧ＰＶ２は、変化量ＳＴＰ２ずつ増加する。制御部ＣＴＵは、メモリセルトランジスタＴｒ−ｎ２の閾値が書き込みベリファイ電圧以上の閾値電圧となるまで段階的に増加するパルス電圧ＰＶ２を与える。
【００７５】
この際、メモリセルトランジスタＴｒ−ｎ２は既に閾値Ａになっているため、パルス電圧ＰＶ２は、パルス電圧ＰＶ１よりも少ないパルス回数で所望の閾値Ｂに達する。本実施形態では、閾値Ａの分布ＤｉｓＡの幅Ｗａが閾値Ｂの分布ＤｉｓＢの幅Ｗｂよりも狭いため、パルス電圧ＰＶ１のパルス回数（印加回数）は、パルス電圧ＰＶ２のパルス回数（印加回数）よりも少ない。また、パルス電圧ＰＶ１の変化量ＳＴＰ１は、パルス電圧ＰＶ２の変化量ＳＴＰ２よりも少ない。また、パルス電圧ＰＶ２の１回のパルスの幅は、パルス電圧ＰＶ１の１回のパルスの幅よりも狭い。
【００７６】
このような書き込みによって、メモリ部ＭＵにおけるメモリセルトランジスタＴｒの閾値Ａの分布ＤｉｓＡの幅Ｗａは、閾値Ｂの分布ＤｉｓＢの幅Ｗｂよりも狭く設定される。したがって、閾値Ａ及びＢについてベリファイ動作による書き込み回数の増加を抑制しつつ、読み出し電圧Ｖｒｅａｄの低下を達成できる。
【００７７】
次に、図９に基づき、メモリセルトランジスタＴｒ−ｎ１及びＴｒ−ｎ２に閾値Ｂを設定する場合を説明する。ここで、図９（ａ）は等価回路、図９（ｂ）は各配線への電圧印加のタイミングを模式的に示している。
【００７８】
制御部ＣＴＵは、メモリセルトランジスタＴｒ−ｎ１及びＴｒ−ｎ２に最初から閾値Ｂ用の電圧（パルス電圧ＰＶ２）を印加する。この際、書き込み対象となるトランジスタＴｒ−ｎ１及びＴｒ−ｎ２のビット線ＢＬ−Ａ及びＢＬ−Ｂは、全て０Ｖにしておく。また、ドレイン側選択ゲート電極ＳＧＤ及び書き込みを行わない電極膜ＷＬ１、ＷＬ３及びＷＬ４にはＶｐａｓｓ電圧（例えば、３Ｖ）を印加しておく。この場合も先と同様に、ソース線ＳＬにはＶｐａｓｓ電圧（例えば、３Ｖ）と同じ電圧を印加しておき、ソース側選択ゲート電極ＳＧＳを０Ｖにして、ソース線ＳＬ側から書き込みが行われない状態にしておく。
【００７９】
次に、図１０に基づき、メモリセルトランジスタＴｒ−ｎ１及びＴｒ−ｎ２に閾値Ａを設定する場合を説明する。ここで、図１０（ａ）は等価回路、図１０（ｂ）は閾値の分布を模式的に示している。
【００８０】
制御部ＣＴＵは、メモリセルトランジスタＴｒ−ｎ１及びＴｒ−ｎ２に閾値Ａを設定する場合、消去の閾値Ｅのままにしておく。すなわち、図１０（ｂ）に表したように、閾値Ａを判断するためには、読み出し電圧Ｖｒｅａｄよりも閾値が低ければ判別可能である。このため、消去の閾値Ｅを閾値Ａとみなすことができる。したがって、閾値Ａ用の電圧（パルス電圧ＰＶ１）のベリファイ動作は行わない。これにより、書き込み時間の遅延を抑制することができる。
【００８１】
上記のような駆動方法によれば、閾値Ａ及びＢについてベリファイ動作による書き込み回数の増加を抑制しつつ、読み出し電圧Ｖｒｅａｄを下げることが可能になる。
【００８２】
図１１は、実施形態に係る不揮発性半導体記憶装置の駆動回路構成を説明する回路図である。すなわち、不揮発性半導体記憶装置は、セルアレイとデコーダとを備えている。セルアレイは、ｍ（図１１及びその説明において、ｍは１以上の整数）個のストリングを有するブロックがｎ（図１１及びその説明において、ｎは１以上の整数）個設けられたものである。一つのストリングには、複数のメモリセルが設けられ、各メモリセルのメモリセルトランジスタが直列に接続された状態となっている。メモリセルトランジスタは、メモリセルに設定された情報によって閾値が変動するようになっている。
【００８３】
デコーダは、ローデコーダであり、セルアレイのブロックごとにｎ個設けられている。つまり、ブロック０はローデコーダ０、ブロック１はローデコーダ１、…、ブロックｉはローデコーダｉ、…、ブロックｎはローデコーダｎに対応して設けられている。
【００８４】
ブロックｉに接続されるローデコーダｉは、ブロックｉのｍ個のストリングにドレイン側選択ゲート電極ＳＧＤに信号ＳＧＤ１＜ｉ＞〜ＳＧＤｍ＜ｉ＞を与え、ソース側選択ゲート電極ＳＧＳに信号ＳＧＳ１＜ｉ＞〜ＳＧＳｍ＜ｉ＞を与える。また、ローデコーダｉは、ブロックｉの電極膜ＷＬに層単位で信号を与える。図１３に示す例では、４層の電極膜ＷＬがあることから、信号ＷＬ１＜ｉ＞〜ＷＬ４＜ｉ＞を与える。ローデコーダｉ以外のローデコーダも同様な構成であり、対応するブロックに上記と同様な信号を与える。
【００８５】
また、セルアレイの各ブロック０〜ｎには、各ブロックのｍ個のストリングに共通してビット線ＢＬ０〜ＢＬｍが接続され、各ブロックには共通のソース線ＳＬが接続される。
【００８６】
ビット線ＢＬ０〜ＢＬｍやソース線ＳＬへ送る信号の制御、ローデコーダの制御は、ドライバ回路ＤＶ１〜ＤＶ４が行う。ドライバ回路ＤＶ１〜ＤＶ４は、各ブロック０〜ｎにおける各々の信号ＷＬ１＜ｉ＞〜ＷＬ４＜ｉ＞を制御する回路である。ドライバ回路ＤＶ１は、各ブロック０〜ｎの信号ＷＬ１＜ｉ＞を制御し、ドライバ回路ＤＶ２は、各ブロック０〜ｎの信号ＷＬ２＜ｉ＞を制御し、ドライバ回路ＤＶ３は、各ブロック０〜ｎの信号ＷＬ３＜ｉ＞を制御し、ドライバ回路ＤＶ４は、各ブロック０〜ｎの信号ＷＬ４＜ｉ＞を制御する。ドライバ回路ＤＶ１〜ＤＶ４から出力される信号は、各ローデコーダ０〜ｎを介して各ブロック０〜ｎの信号ＷＬ１＜ｉ＞〜ＷＬ４＜ｉ＞に送られる。
【００８７】
このドライバ回路は不揮発性半導体記憶装置と同一チップ内に設けられていても、チップ外に設けられていてもよい。
【００８８】
上記説明した実施の形態では、主として２つの半導体ピラーを接続部によって接続したＵ字形状のＮＡＮＤストリングを備える不揮発性半導体記憶装置を例としたが、接続部を備えず、各半導体ピラーが独立しているＩ字形状のＮＡＮＤストリングを備える不揮発性半導体記憶装置であっても適用可能である。
【００８９】
また、上記実施形態では、メモリセルトランジスタＴｒに閾値Ａ及びＢの２値を設定する場合を例として説明したが、３値以上の閾値を設定する場合であっても同様である。
図１２は、４値の閾値を設定する場合の分布について例示する図である。
図１２（ａ）及び（ｂ）に表したいずれの分布においても、制御部ＣＴＵは、各閾値Ａ〜Ｄのうち０Ｖから最も離れた閾値Ｄの分布ＤｉｓＤの幅Ｗｄよりも、閾値Ｄ以外の閾値Ａ、Ｂ及びＣの分布ＤｉｓＡ、ＤｉｓＢ及びＤｉｓＤの幅Ｗａ、Ｗｂ及びＷｃを狭く設定する制御を行う。
【００９０】
図１２（ａ）に表した分布では、幅Ｗａ、Ｗｂ及びＷｃがほぼ等しくなっている。また、図１２（ｂ）に表した分布では、幅Ｗａ、Ｗｂ、Ｗｃの順に広くなっている。なお、これらの例以外であっても幅Ｗｄよりも幅Ｗａ、Ｗｂ及びＷｃが狭くなっていれば幅Ｗａ、Ｗｂ及びＷｃのそれぞれはどのような大小関係になっていてもよい。いずれの例でも、ベリファイ書き込みの回数や読み出し電圧Ｖｒｅａｄの設定によって幅Ｗａ、Ｗｂ及びＷｃが設定される。
【００９１】
また、上記の実施形態では、ｎ値の閾値を正側、消去の閾値を負側に設定したが、反対にｎ値の閾値を負側、消去の閾値を正側に設定する場合であっても、同様に適用可能である。
【００９２】
また、本実施の形態に係る不揮発性半導体記憶装置において、電極間絶縁膜１４、内側絶縁膜４２及び外側絶縁膜４３には、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。
【００９３】
また、電荷蓄積膜４８には、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。
【００９４】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【００９５】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置を構成する半導体基板、電極膜、絶縁膜、絶縁層、積層構造体、記憶層、電荷蓄積層、半導体ピラー、ワード線、ビット線、ソース線、配線、メモリセルトランジスタ、選択ゲートトランジスタ等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【００９６】
以上説明したように、実施形態に係る不揮発性半導体記憶装置１１０によれば、メモリセルトランジスタＴｒの閾値を正または負の一方に設定する際、閾値の設定時間の短縮化及び読み出し電圧の抑制を図ることが可能になる。
【００９７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９８】
１１…半導体基板、１３，１５，１６，１７，１８，１９，２３…層間絶縁膜、１４…電極間絶縁膜、２２…ビア、３１…ビアプラグ、３２…ワード配線、４２…内側絶縁膜、４３…外側絶縁膜、４８…電荷蓄積膜、１１０…不揮発性半導体記憶装置、ＢＧ…バックゲート、ＢＬ…ビット線、ＣＰ…接続部、ＣＴＵ…制御部、ＣＵ…回路部、ＤｉｓＡ…分布、ＤｉｓＢ…分布、ＭＲ…メモリアレイ領域、ＭＵ…メモリ部、Ｔｒ…メモリセルトランジスタ、ＳＧ…選択ゲート電極、ＳＧＤ…ドレイン側選択ゲート電極、ＳＧＩ…選択ゲート絶縁膜、ＳＧＳ…ソース側選択ゲート電極、Ｗａ…幅、Ｗｂ…幅、ＷＬ…電極膜
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置（メモリ）の記憶容量の増加のためには、一素子の寸法を小さくする必要がある。素子の微細化に伴うコスト的、技術的な困難性を解消するため、一括加工型３次元積層メモリセルが提案されている。
【０００３】
この一括加工型３次元積層メモリにおいては、絶縁膜と電極膜（ワード線となる）とを交互に積層させて積層体を形成し、この積層体に貫通ホールを一括して形成する。そして、貫通ホールの側面上に電荷蓄積層（記憶層）を形成し、貫通ホールの内部にシリコンを埋め込み、シリコンピラーを形成する。電荷蓄積層とシリコンピラーとの間にはトンネル絶縁膜が設けられ、電荷蓄積層と電極膜との間にはブロック絶縁膜が設けられる。これにより、各電極膜とシリコンピラーとの交差部分に例えばＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタからなるメモリセル（メモリセルトランジスタ）が形成される。
【０００４】
一括加工型３次元積層メモリでは、ｎ（ｎは２以上の整数）値の情報に対応した閾値をメモリセルトランジスタに設定する際、ｎ値の閾値を同じ極性にして電荷保持特性の劣化を防止している。
このような不揮発性半導体記憶装置においては、閾値の設定時間の短縮化及び読み出し電圧の抑制についてさらなる改善が望まれる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−２６７６８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の実施形態は、閾値の設定時間の短縮化及び読み出し電圧の抑制を図ることができる不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
実施形態に係る不揮発性半導体記憶装置は、メモリ部と、制御部と、を備える。
メモリ部は、積層構造体と、半導体ピラーと、記憶層と、内側絶縁膜と、外側絶縁膜と、メモリセルトランジスタと、を有する。
積層構造体は、第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する。
半導体ピラーは、積層構造体を前記第１方向に貫通する。
記憶層は、電極膜のそれぞれと半導体ピラーとの間に設けられる。
内側絶縁膜は、記憶層と半導体ピラーとの間に設けられる。
外側絶縁膜は、電極膜のそれぞれと記憶層との間に設けられる。
メモリセルトランジスタは、記憶層のそれぞれに蓄積された電荷に応じてｎ（ｎは２以上の整数）値の情報に対応した各閾値が設定される。
制御部は、前記各閾値を正または負の一方に設定する制御を行うとともに、前記各閾値のうち０ボルトから最も離れた第ｎ閾値の分布の幅よりも、第ｎ閾値と同じ符号の第ｍ（ｍはｎよりも小さい１以上の整数）閾値の分布の幅を狭く設定する制御を行う。
【図面の簡単な説明】
【０００８】
【図１】実施の形態に係る不揮発性半導体記憶装置の構成を例示する概略ブロック図である。
【図２】実施の形態に係る不揮発性半導体記憶装置の全体構成を例示する模式的断面図である。
【図３】実施の形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
【図４】実施の形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
【図５】実施の形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。
【図６】第１の実施形態を説明する図である。
【図７】参考例及び本実施形態の閾値の分布について例示する図である。
【図８】不揮発性半導体記憶装置の駆動方法を説明する図である。
【図９】不揮発性半導体記憶装置の駆動方法を説明する図である。
【図１０】不揮発性半導体記憶装置の駆動方法を説明する図である。
【図１１】実施形態に係る不揮発性半導体記憶装置の駆動回路構成を説明する回路図である。
【図１２】４値の閾値を設定する場合の分布を例示する図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１０】
図１は、実施の形態に係る不揮発性半導体記憶装置の構成を例示する概略ブロック図である。
図２は、実施の形態に係る不揮発性半導体記憶装置の全体構成を例示する模式的断面図である。
図３は、実施の形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
なお、図３においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
図４は、実施の形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
図５は、実施の形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。
【００１１】
図１に表したように、実施形態に係る不揮発性半導体記憶装置１１０は、メモリ部ＭＵと、制御部ＣＴＵと、を備える。メモリ部ＭＵは、図４に表したように、電荷蓄積膜（記憶層）４８と、直列に接続された複数のメモリセルトランジスタＴｒと、を有する。メモリセルトランジスタＴｒは、電荷蓄積膜４８においてメモリセルトランジスタＴｒと対応する記憶領域に蓄積された電荷に応じて閾値が設定される。
【００１２】
閾値は、ｎ（ｎは２以上の整数）値の情報に対応した電圧値である。制御部ＣＴＵは、メモリセルトランジスタＴｒにｎ値の情報のうちいずれかの情報を書き込む場合、その情報に対応した閾値をメモリセルトランジスタＴｒに設定する制御を行う。
制御部ＣＴＵは、情報の書き込み及び読み出しを所定の単位（ページ）で行う。同じページ内においては、そのページ内のメモリセルトランジスタＴｒの閾値と数との相関が分布として表される。
【００１３】
制御部ＣＴＵは、メモリセルトランジスタＴｒへの閾値の設定とともに、この閾値の分布の幅についても制御を行う。実施形態に係る不揮発性半導体記憶装置１１０において、制御部ＣＴＵは、ｎ値の情報に対応した各閾値を正または負の一方に設定する制御を行う。また、制御部ＣＴＵは、各閾値のうち０ボルト（Ｖ）から最も離れた第ｎ閾値に対応した第ｎ分布の幅よりも、第ｎ閾値以外の第ｍ（ｍはｎよりも小さい１以上の整数）閾値に対応した第ｍ分布の幅を狭く設定する制御を行う。
制御部ＣＴＵの制御動作については、後述する。
【００１４】
実施形態に係る不揮発性半導体記憶装置１１０は、例えば、３次元積層型のフラッシュメモリである。図２〜図５により、不揮発性半導体記憶装置１１０の構成の概要を説明する。
【００１５】
図２に表したように、不揮発性半導体記憶装置１１０は、メモリ部ＭＵ及び制御部ＣＴＵを備える。これらメモリ部ＭＵ及び制御部ＣＴＵは、例えば単結晶シリコンからなる半導体基板１１の主面１１ａの上に設けられる。ただし、制御部ＣＴＵは、メモリ部ＭＵが設けられる基板とは別の基板上に設けられても良い。以下では、メモリ部ＭＵ及び制御部ＣＴＵが同じ基板（半導体基板１１）に設けられる場合として説明する。
【００１６】
半導体基板１１においては、例えば、メモリセルＭＣが設けられるメモリアレイ領域ＭＲと、メモリアレイ領域ＭＲの例えば周辺に設けられた周辺領域ＰＲと、が設定される。周辺領域ＰＲにおいては、半導体基板１１の上に、各種の周辺領域回路ＰＲ１が設けられる。
【００１７】
メモリアレイ領域ＭＲにおいては、半導体基板１１の上に例えば回路部ＣＵが設けられ、回路部ＣＵの上にメモリ部ＭＵが設けられる。なお、回路部ＣＵは必要に応じて設けられ、省略可能である。回路部ＣＵとメモリ部ＭＵとの間には、例えば酸化シリコンからなる層間絶縁膜１３が設けられている。
【００１８】
制御部ＣＴＵの少なくとも一部は、例えば、上記の周辺領域回路ＰＲ１及び回路部ＣＵの少なくともいずれかに設けることができる。
【００１９】
メモリ部ＭＵは、複数のメモリセルトランジスタを有するマトリクスメモリセル部ＭＵ１と、マトリクスメモリセル部ＭＵ１の配線を接続する配線接続部ＭＵ２と、を有する。
【００２０】
図３は、マトリクスメモリセル部ＭＵ１の構成を例示している。
すなわち、図２においては、マトリクスメモリセル部ＭＵ１として、図３のＡ−Ａ’断面の一部と、図３のＢ−Ｂ’線断面の一部が例示されている。
【００２１】
図２及び図３に表したように、マトリクスメモリセル部ＭＵ１においては、半導体基板１１の主面１１ａ上に、積層構造体ＭＬが設けられる。積層構造体ＭＬは、主面１１ａに対して垂直な方向に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する。
【００２２】
ここで、本願明細書において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、半導体基板１１の主面１１ａに対して垂直な方向をＺ軸方向（第１方向）とする。そして、主面１１ａに対して平行な平面内の１つの方向をＹ軸方向とする。そして、Ｚ軸とＹ軸とに垂直な方向をＸ軸方向とする。
【００２３】
積層構造体ＭＬにおける電極膜ＷＬ及び電極間絶縁膜１４の積層方向は、Ｚ軸方向である。すなわち、電極膜ＷＬ及び電極間絶縁膜１４は、主面１１ａに対して平行に設けられる。
【００２４】
図４は、マトリクスメモリセル部ＭＵ１の構成を例示しており、例えば図３のＢ−Ｂ’線断面の一部に相当する。
図３及び図４に表したように、不揮発性半導体記憶装置１１０のメモリ部ＭＵは、上記の積層構造体ＭＬと、積層構造体ＭＬをＺ軸方向に貫通する半導体部である半導体ピラーＳＰ（第１半導体ピラーＳＰ１）と、電荷蓄積膜４８と、内側絶縁膜４２と、外側絶縁膜４３と、配線ＷＲと、を有する。
【００２５】
電荷蓄積膜４８は、電極膜ＷＬのそれぞれと半導体ピラーＳＰとの間に設けられる。内側絶縁膜４２は、電荷蓄積膜４８と半導体ピラーＳＰとの間に設けられる。外側絶縁膜４３は、電極膜ＷＬのそれぞれと電荷蓄積膜４８との間に設けられる。配線ＷＲは、半導体ピラーＳＰの一端と電気的に接続される。
【００２６】
すなわち、積層構造体ＭＬをＺ軸方向に貫通する貫通ホールＴＨの内部の壁面に、外側絶縁膜４３、電荷蓄積膜４８及び内側絶縁膜４２がこの順番で形成され、その残余の空間に半導体が埋め込まれ、半導体ピラーＳＰが形成される。
【００２７】
積層構造体ＭＬの電極膜ＷＬと、半導体ピラーＳＰと、の交差部に、メモリセルＭＣが設けられる。すなわち、電極膜ＷＬと半導体ピラーＳＰとが交差する部分において、電荷蓄積膜４８を有するメモリセルトランジスタＴｒが３次元マトリクス状に設けられ、この電荷蓄積膜４８に電荷を蓄積させることにより、各メモリセルトランジスタＴｒが、データを記憶するメモリセルＭＣとして機能する。したがって、メモリセルＭＣの電荷蓄積膜４８における電極膜ＷＬの位置が記憶領域として機能し、電荷蓄積膜４８に沿って複数の記憶領域が設けられることになる。
【００２８】
内側絶縁膜４２は、メモリセルＭＣのメモリセルトランジスタにおけるトンネル絶縁膜として機能する。一方、外側絶縁膜４３は、メモリセルＭＣのメモリセルトランジスタにおけるブロック絶縁膜として機能する。電極間絶縁膜１４は、電極膜ＷＬどうしを絶縁する層間絶縁膜として機能する。
【００２９】
電極膜ＷＬには、任意の導電材料を用いることができ、例えば、不純物が導入されて導電性が付与されたアモルファスシリコンまたはポリシリコンを用いることができ、また、金属及び合金なども用いることができる。電極膜ＷＬには所定の電気信号が印加され、電極膜ＷＬは、不揮発性半導体記憶装置１１０のワード線として機能する。
【００３０】
電極間絶縁膜１４及び内側絶縁膜４２及び外側絶縁膜４３には、例えばシリコン酸化膜を用いることができる。なお、電極間絶縁膜１４、内側絶縁膜４２及び外側絶縁膜４３は、単層膜でも良く、また積層膜でも良い。
【００３１】
電荷蓄積膜４８には、例えばシリコン窒化膜を用いることができ、半導体ピラーＳＰと電極膜ＷＬとの間に印加される電界によって、電荷を蓄積または放出し、情報を記憶する部分として機能する。電荷蓄積膜４８は、単層膜でも良く、また積層膜でも良い。
【００３２】
なお、後述するように電極間絶縁膜１４、内側絶縁膜４２、電荷蓄積膜４８及び外側絶縁膜４３には、上記に例示した材料に限らず、任意の材料を用いることができる。
【００３３】
また、図２及び図３においては、積層構造体ＭＬが電極膜ＷＬを４層有している場合が例示されているが、積層構造体ＭＬにおいて、設けられる電極膜ＷＬの数は任意である。以下では、電極膜ＷＬが４層である場合として説明する。
【００３４】
１本の半導体ピラーＳＰは、Ｉ字形状のＮＡＮＤストリングを構成する。なお、２本の半導体ピラーＳＰの一端側を接続してＵ字形状のＮＡＮＤストリングを構成してもよい。本具体例においては、２本の半導体ピラーＳＰが接続部ＣＰ（接続部半導体層）によって接続されている。すなわち、メモリ部ＭＵは、第２半導体ピラーＳＰ２（半導体ピラーＳＰ）と、第１接続部ＣＰ１（接続部ＣＰ）と、をさらに有する。
【００３５】
第２半導体ピラーＳＰ２は、例えばＹ軸方向において第１半導体ピラーＳＰ１（半導体ピラーＳＰ）と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。第１接続部ＣＰ１は、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とをＺ軸方向における同じ側（半導体基板１１の側）で電気的に接続する。第１接続部ＣＰ１は、Ｙ軸方向に延在して設けられる。第１接続部ＣＰ１には、第１及び第２半導体ピラーＳＰ１及びＳＰ２と同じ材料が用いられる。
【００３６】
すなわち、半導体基板１１の主面１１ａの上に、層間絶縁膜１３を介してバックゲートＢＧ（接続部導電層）が設けられる。そして、バックゲートＢＧの第１及び第２半導体ピラーＳＰ１及びＳＰ２に対向する部分に溝（後述する溝ＣＴＲ）が設けられ、溝の内部に、外側絶縁膜４３、電荷蓄積膜４８及び内側絶縁膜４２が形成され、その残余の空間に半導体からなる接続部ＣＰが埋め込まれる。なお、上記の溝における外側絶縁膜４３、電荷蓄積膜４８、内側絶縁膜４２及び接続部ＣＰの形成は、貫通ホールＴＨにおける外側絶縁膜４３、電荷蓄積膜４８、内側絶縁膜４２及び半導体ピラーＳＰの形成と同時に、一括して行われる。このように、バックゲートＢＧは、接続部ＣＰに対向して設けられる。
【００３７】
これにより、第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２と、接続部ＣＰと、によって、Ｕ字形状の半導体ピラーが形成され、これが、Ｕ字形状のＮＡＮＤストリングとなる。
【００３８】
なお、接続部ＣＰは、第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２を電気的に接続する機能を有するが、接続部ＣＰを１つのメモリセルとして利用することもでき、これにより、記憶ビットを増やすこともできる。以下では、接続部ＣＰは、第１半導体ピラーＳＰ１及び第２半導体ピラーＳＰ２を電気的に接続し、記憶部として用いられない場合として説明する。
【００３９】
図２及び図３に表したように、第１半導体ピラーＳＰ１の第１接続部ＣＰ１とは反対の端は、ビット線ＢＬ（第２配線Ｗ２）に接続され、第２半導体ピラーＳＰ２の第１接続部ＣＰ１とは反対の端は、ソース線ＳＬ（第１配線Ｗ１）に接続されている。なお、半導体ピラーＳＰとビット線ＢＬとはビアＶ１及びビアＶ２により接続される。なお、配線ＷＲは、第１配線Ｗ１と第２配線Ｗ２とを含む。
【００４０】
本具体例では、ビット線ＢＬは、Ｙ軸方向に延在し、ソース線ＳＬは、Ｘ軸方向に延在する。
【００４１】
そして、積層構造体ＭＬとビット線ＢＬとの間において、第１半導体ピラーＳＰ１に対向して、ドレイン側選択ゲート電極ＳＧＤ（第１選択ゲート電極ＳＧ１すなわち選択ゲート電極ＳＧ）が設けられ、第２半導体ピラーＳＰ２に対向して、ソース側選択ゲート電極ＳＧＳ（第２選択ゲート電極ＳＧ２すなわち選択ゲート電極ＳＧ）が設けられる。これにより、任意の半導体ピラーＳＰの任意のメモリセルＭＣに所望のデータを書き込み、また読み出すことができる。
【００４２】
選択ゲート電極ＳＧには、任意の導電材料を用いることができ、例えばポリシリコンまたはアモルファスシリコンを用いることができる。本具体例では選択ゲート電極ＳＧは、Ｙ軸方向に分断され、Ｘ軸方向に沿って延在する帯状の形状を有している。
【００４３】
なお、図２に表したように、積層構造体ＭＬの最上部（半導体基板１１から最も遠い側）には、層間絶縁膜１５が設けられている。そして、積層構造体ＭＬの上に層間絶縁膜１６が設けられ、その上に選択ゲート電極ＳＧが設けられ、選択ゲート電極ＳＧどうしの間には層間絶縁膜１７が設けられている。そして、選択ゲート電極ＳＧに貫通ホールが設けられ、その内側面に選択ゲートトランジスタの選択ゲート絶縁膜ＳＧＩが設けられ、その内側に半導体が埋め込まれている。この半導体は、半導体ピラーＳＰと繋がっている。すなわち、メモリ部ＭＵは、Ｚ軸方向において積層構造体ＭＬに積層され、配線ＷＲ（ソース線ＳＬ及びビット線ＢＬの少なくともいずれか）の側で半導体ピラーＳＰに貫通された選択ゲート電極ＳＧをさらに有している。
【００４４】
そして、層間絶縁膜１７の上に層間絶縁膜１８が設けられ、その上に、ソース線ＳＬとビア２２（ビアＶ１、Ｖ２）が設けられ、ソース線ＳＬの周りには層間絶縁膜１９が設けられている。そして、ソース線ＳＬの上に層間絶縁膜２３が設けられ、その上にビット線ＢＬが設けられている。ビット線ＢＬは、Ｙ軸に沿った帯状の形状を有している。
なお、層間絶縁膜１５、１６、１７、１８、１９及び２３、並びに、選択ゲート絶縁膜ＳＧＩには、例えば酸化シリコンを用いることができる。
【００４５】
なお、ここで、不揮発性半導体記憶装置１１０において複数設けられる半導体ピラーに関し、半導体ピラーの全体または任意の半導体ピラーを指す場合には、「半導体ピラーＳＰ」と言い、半導体ピラーどうしの関係を説明する際などにおいて、特定の半導体ピラーを指す場合に、「第ｋ半導体ピラーＳＰｋ」（ｋは１以上の任意の整数）と言うことにする。
【００４６】
図５に表したように、電極膜ＷＬにおいては、０以上の整数であるｊにおいて、ｋが（４ｊ＋１）及び（４ｊ＋４）である半導体ピラーＳＰ（４ｊ＋１）及びＳＰ（４ｊ＋４）に対応する電極膜が共通に接続され電極膜ＷＬＡとなり、ｋが（４ｊ＋２）及び（４ｊ＋３）である半導体ピラーＳＰ（４ｊ＋２）及び（４ｊ＋３）に対応する電極膜が共通に接続され電極膜ＷＬＢとなる。すなわち、電極膜ＷＬは、Ｘ軸方向に対向して櫛歯状に互いに組み合わされた電極膜ＷＬＡ及び電極膜ＷＬＢの形状を有している。
【００４７】
図４及び図５に表したように、電極膜ＷＬは、絶縁層ＩＬによって分断され、電極膜ＷＬは、第１領域（電極膜ＷＬＡ）及び第２領域（電極膜ＷＬＢ）に分かれている。
【００４８】
そして、図２に例示した配線接続部ＭＵ２のように、Ｘ軸方向における一方の端において、電極膜ＷＬＢは、ビアプラグ３１によってワード配線３２に接続され、例えば半導体基板１１に設けられる駆動回路と電気的に接続される。そして、同様に、Ｘ軸方向における他方の端において、電極膜ＷＬＡは、ビアプラグによってワード配線に接続され、駆動回路と電気的に接続される。すなわち、Ｚ軸方向に積層された各電極膜ＷＬ（電極膜ＷＬＡ及び電極膜ＷＬＢ）のＸ軸方向における長さが階段状に変化させられ、Ｘ軸方向の一方の端では電極膜ＷＬＡによって駆動回路との電気的接続が行われ、Ｘ軸方向の他方の端では、電極膜ＷＬＢによって駆動回路との電気的接続が行われる。
【００４９】
そして、図３に表したように、メモリ部ＭＵは、第３半導体ピラーＳＰ３（半導体ピラーＳＰ）と、第４半導体ピラーＳＰ４（半導体ピラーＳＰ）と、第２接続部ＣＰ２（接続部ＣＰ）と、をさらに有することができる。
【００５０】
第３半導体ピラーＳＰ３は、Ｙ軸方向において、第２半導体ピラーＳＰ２の第１半導体ピラーＳＰ１とは反対の側で第２半導体ピラーＳＰ２と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。第４半導体ピラーＳＰ４は、Ｙ軸方向において、第３半導体ピラーＳＰ３の第２半導体ピラーＳＰ２とは反対の側で第３半導体ピラーＳＰ３と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。
【００５１】
第２接続部ＣＰ２は、第３半導体ピラーＳＰ３と第４半導体ピラーＳＰ４とをＺ軸方向における同じ側（第１接続部ＣＰ１と同じ側）で電気的に接続する。第２接続部ＣＰ２は、Ｙ軸方向に延在して設けられ、バックゲートＢＧに対向している。
【００５２】
電荷蓄積膜４８は、電極膜ＷＬのそれぞれと第３及び第４半導体ピラーＳＰ３及びＳＰ４との間、並びに、バックゲートＢＧと第２接続部ＣＰ２との間、にも設けられる。内側絶縁膜４２は、第３半導体ピラーＳＰ３及び第４半導体ピラーＳＰ４と電荷蓄積膜４８との間、並びに、電荷蓄積膜４８と第２接続部ＣＰ２との間、にも設けられる。外側絶縁膜４３は、電極膜ＷＬのそれぞれと電荷蓄積膜４８との間、及び、電荷蓄積膜４８とバックゲートＢＧとの間、にも設けられる。
【００５３】
そして、ソース線ＳＬは、第３半導体ピラーＳＰ３の第２接続部ＣＰ２とは反対の側の第３端部と接続される。そして、ビット線ＢＬは、第４半導体ピラーＳＰ４の第２接続部ＣＰ２とは反対の側の第４端部と接続される。
【００５４】
そして、第３半導体ピラーＳＰ３に対向して、ソース側選択ゲート電極ＳＧＳ（第３選択ゲート電極ＳＧ３、すなわち選択ゲート電極ＳＧ）が設けられ、第４半導体ピラーＳＰ４に対向して、ドレイン側選択ゲート電極ＳＧＤ（第４選択ゲート電極ＳＧ４、すなわち選択ゲート電極ＳＧ）が設けられる。
【００５５】
次に、具体的な実施形態について説明する。なお、１つのメモリセルにはｎ（ｎは２以上の整数）値の情報を記録することができる。説明を分かりやすくするため、以下においては、ｎ＝２、すなわち２値の情報を記録する例を用いる。この２値の情報に対応したメモリセルトランジスタの閾値は、Ａ及びＢとして表記する。また、メモリセルの情報を消去する際には、消去の情報に対応したメモリセルトランジスタの閾値をＥとして表記する。さらに、２値の情報及び消去の情報以外の情報に対応したメモリセルトランジスタの閾値を表す場合には、Ａ、Ｂ及びＥ以外の記号によって表記するものとする。
【００５６】
図６は、第１の実施形態を説明する図である。
図６では、メモリセルトランジスタＴｒの各閾値の分布について模式的に表している。
【００５７】
本実施形態に係る不揮発性半導体記憶装置１１０において、制御部ＣＴＵは、閾値Ａ及びＢを正または負のいずれか一方に設定している。図６に表した例では、閾値Ａ及びＢを正側に設定している。なお、消去の閾値Ｅは、閾値Ａ及びＢとは反対の符号となるように設定している。閾値Ａ及びＢが同符号になることで、電荷蓄積膜４８における電荷保持特性の劣化を防止する。
【００５８】
制御部ＣＴＵは、閾値Ｂの分布の幅よりも、閾値Ａの分布の幅を狭く設定する制御を行う。また、閾値の数がｎ値の場合には、０Ｖから最も離れた第ｎ閾値の第ｎ分布の幅よりも、消去の閾値Ｅとは異なる第ｍ閾値（ｎ≠ｍ）の分布の幅を狭く設定する制御を行う。
【００５９】
具体的には、制御部ＣＴＵは、閾値Ａ及びＢのうち、０Ｖから最も離れた閾値Ｂの分布ＤｉｓＢの幅Ｗｂよりも、閾値Ｂ以外の閾値Ａの分布ＤｉｓＡの幅Ｗａを狭く設定する制御を行う。
ここで、分布の幅とは、分布の裾野での電圧差のことを言う。
【００６０】
これにより、分布ＤｉｓＡと分布ＤｉｓＢとの間隔Ｍｒｇは、幅Ｗａと幅Ｗｂとがほぼ等しい場合に比べて広くなる。間隔Ｍｒｇが広くなると、読み出し電圧Ｖｒｅａｄを低く設定することができる。つまり、閾値Ａ及びＢの読み出し電圧Ｖｒｅａｄは、間隔Ｍｒｇ内に設定することになる。間隔Ｍｒｇが広くなると、電圧Ｖｒｅａｄを分布ＤｉｓＡに近づけることができ、その結果、読み出し電圧Ｖｒｅａｄを低く設定することができる。
【００６１】
実施形態では、一例として、幅Ｗａを、幅Ｗｂの１／２以下にしている。好ましくは、幅Ｗａを幅Ｗｂの１／３以下にする。これにより、読み出し電圧Ｖｒｅａｄを十分に下げることができる。
【００６２】
ここで、参考例と本実施形態との比較について説明する。
図７は、参考例及び本実施形態の閾値の分布について例示する図である。
図７（ａ）〜（ｃ）では参考例、図７（ｄ）では本実施形態についての閾値の分布について例示している。
【００６３】
図７（ａ）に表した参考例は、閾値Ａの分布ＤｉｓＡの幅Ｗａと、閾値Ｂの分布ＤｉｓＢの幅Ｗｂと、がほぼ等しい例である。
制御部は、メモリセルトランジスタへの閾値の書き込みを行うにあたり、段階的に印加電圧を高める駆動を行う。具体的には、メモリセルトランジスタが書き込みベリファイ電圧以上の閾値電圧となるまで書き込みを繰り返す、書き込みのベリファイ動作を行っている。閾値の分布は、ベリファイ動作による書き込み回数（電圧の印加回数）が多いほど狭くなる。
【００６４】
図７（ａ）に表した参考例では、分布ＤｉｓＡ及びＤｉｓＢの幅Ｗａ及びＷｂが比較的広く、間隔Ｍｒｇも狭いことから、閾値Ａ及びＢを的確に峻別するためには、読み出し電圧Ｖｒｅａｄを高くする必要がある。
【００６５】
図７（ｂ）に表した参考例では、図７（ａ）に表した参考例に比べて閾値Ｂの分布ＤｉｓＢの幅Ｗｂを狭くしている。この参考例では、図７（ａ）に表した参考例に比べて閾値Ａの分布ＤｉｓＡと閾値Ｂの分布ＤｉｓＢとの間隔Ｍｒｇは広くなる。しかし、閾値Ａの分布ＤｉｓＡにおける閾値Ｂ側の裾野の制御が困難であり、閾値Ａの分布ＤｉｓＡと閾値Ｂの分布ＤｉｓＢとの間隔Ｍｒｇを有効に利用できない。したがって、読み出し電圧Ｖｒｅａｄを十分に下げることはできない。
【００６６】
図７（ｃ）に表した参考例では、図７（ａ）に表した参考例に比べて閾値Ａ及び閾値Ｂのそれぞれの分布ＤｉｓＡ及びＤｉｓＢの幅Ｗａ及びＷｂを狭くしている。これにより、閾値Ａの分布ＤｉｓＡと閾値Ｂの分布ＤｉｓＢとの間隔Ｍｒｇが拡がり、読み出し電圧Ｖｒｅａｄも下げることができる。しかし、閾値Ａ及び閾値Ｂのそれぞれについてのベリファイ動作による書き込み回数が増加し、閾値設定（書き込み）時間の遅延を招く。
【００６７】
図７（ｄ）に表したように、本実施形態においては、閾値Ａの分布ＤｉｓＡの幅Ｗａを、閾値Ｂの分布ＤｉｓＢの幅Ｗｂに比べて狭くしている。これにより、図７（ａ）に表した参考例に比べて分布ＤｉｓＡと分布ＤｉｓＢとの間隔Ｍｒｇを拡げることができる。しかも、閾値Ａの分布ＤｉｓＡの閾値Ｂ側の裾野が的確に制御され、間隔Ｍｒｇを有効に利用することができる。したがって、読み出し電圧Ｖｒｅａｄを十分に下げることができる。さらに、本実施形態では、閾値Ａについてのベリファイ動作による書き込み回数のみの増加で済むことから、図７（ｃ）に表した参考例に比べて書き込み時間を短くすることができる。
【００６８】
このように、本実施形態では、閾値Ａ及びＢを正側に設定する際、ベリファイ動作による書き込み回数の増加を抑制しつつ、読み出し電圧Ｖｒｅａｄを下げることが可能になる。
【００６９】
次に、不揮発性半導体記憶装置１１０の駆動方法について説明する。
図８〜図１０は、不揮発性半導体記憶装置の駆動方法を説明する図である。
図８〜図１０においては、Ｕ字形状のＮＡＮＤストリングの等価回路を示している。ここでは、説明を分かりやすくするため、２つのＵ字形状のＮＡＮＤストリングにおいて同一の電極膜ＷＬに対応した２つのメモリセルトランジスタＴｒ−ｎ１及びＴｒ−ｎ２に閾値を設定する場合を例とする。
【００７０】
先ず、図８に基づき、メモリセルトランジスタＴｒ−ｎ１に閾値Ａを設定し、メモリセルトランジスタＴｒ−ｎ２に閾値Ｂを設定する場合を説明する。ここで、図８（ａ）は等価回路、図８（ｂ）は各配線への電圧印加のタイミングを模式的に示している。
【００７１】
制御部ＣＴＵは、先ず、メモリセルトランジスタＴｒ−ｎ１及びＴｒ−ｎ２に共通する電極膜ＷＬ２に対して、閾値Ａ用の電圧を印加する。制御部ＣＴＵは、電極膜ＷＬ２に印加する閾値Ａ用の電圧として、段階的に増加するパルス電圧ＰＶ１を与える。このパルス電圧ＰＶ１は、変化量ＳＴＰ１ずつ増加する。制御部ＣＴＵは、メモリセルトランジスタＴｒ−ｎ１の閾値が書き込みベリファイ電圧以上の閾値電圧となるまで段階的に増加するパルス電圧ＰＶ１を与える。
【００７２】
この際、制御部ＣＴＵは、メモリセルトランジスタＴｒ−ｎ２に対しても閾値Ａの書き込みを行う。また、書き込む対象セルのビット線ＢＬ−Ａ及びＢＬ−Ｂは０Ｖにしておき、ドレイン側選択ゲート電極ＳＧＤ及び書き込みを行わない電極膜ＷＬ１、ＷＬ３及びＷＬ４にはＶｐａｓｓ電圧（例えば、３Ｖ）を印加しておく。
【００７３】
また、ソース線ＳＬにはＶｐａｓｓ電圧（例えば、３Ｖ）と同じ電圧を印加しておき、ソース側選択ゲート電極ＳＧＳを０Ｖにして、ソース線ＳＬ側から書き込みが行われない状態にしておく。
【００７４】
次に、制御部ＣＴＵは、閾値Ａの書き込みを行った後、閾値Ａの書き込み対象であるメモリセルトランジスタＴｒ−ｎ１のビット線ＢＬ−ＡをＶｐａｓｓ電圧（例えば、３Ｖ）と同じ電圧に上げて、メモリセルトランジスタＴｒ−ｎ１には書き込みが行われない状態にする。そして、電極膜ＷＬ２に閾値Ｂ用の電圧を印加する。制御部ＣＴＵは、電極膜ＷＬ２に印加する閾値Ｂ用の電圧として、段階的に増加するパルス電圧ＰＶ２を与える。このパルス電圧ＰＶ２は、変化量ＳＴＰ２ずつ増加する。制御部ＣＴＵは、メモリセルトランジスタＴｒ−ｎ２の閾値が書き込みベリファイ電圧以上の閾値電圧となるまで段階的に増加するパルス電圧ＰＶ２を与える。
【００７５】
この際、メモリセルトランジスタＴｒ−ｎ２は既に閾値Ａになっているため、パルス電圧ＰＶ２は、パルス電圧ＰＶ１よりも少ないパルス回数で所望の閾値Ｂに達する。本実施形態では、閾値Ａの分布ＤｉｓＡの幅Ｗａが閾値Ｂの分布ＤｉｓＢの幅Ｗｂよりも狭いため、パルス電圧ＰＶ１のパルス回数（印加回数）は、パルス電圧ＰＶ２のパルス回数（印加回数）よりも少ない。また、パルス電圧ＰＶ１の変化量ＳＴＰ１は、パルス電圧ＰＶ２の変化量ＳＴＰ２よりも少ない。また、パルス電圧ＰＶ２の１回のパルスの幅は、パルス電圧ＰＶ１の１回のパルスの幅よりも狭い。
【００７６】
このような書き込みによって、メモリ部ＭＵにおけるメモリセルトランジスタＴｒの閾値Ａの分布ＤｉｓＡの幅Ｗａは、閾値Ｂの分布ＤｉｓＢの幅Ｗｂよりも狭く設定される。したがって、閾値Ａ及びＢについてベリファイ動作による書き込み回数の増加を抑制しつつ、読み出し電圧Ｖｒｅａｄの低下を達成できる。
【００７７】
次に、図９に基づき、メモリセルトランジスタＴｒ−ｎ１及びＴｒ−ｎ２に閾値Ｂを設定する場合を説明する。ここで、図９（ａ）は等価回路、図９（ｂ）は各配線への電圧印加のタイミングを模式的に示している。
【００７８】
制御部ＣＴＵは、メモリセルトランジスタＴｒ−ｎ１及びＴｒ−ｎ２に最初から閾値Ｂ用の電圧（パルス電圧ＰＶ２）を印加する。この際、書き込み対象となるトランジスタＴｒ−ｎ１及びＴｒ−ｎ２のビット線ＢＬ−Ａ及びＢＬ−Ｂは、全て０Ｖにしておく。また、ドレイン側選択ゲート電極ＳＧＤ及び書き込みを行わない電極膜ＷＬ１、ＷＬ３及びＷＬ４にはＶｐａｓｓ電圧（例えば、３Ｖ）を印加しておく。この場合も先と同様に、ソース線ＳＬにはＶｐａｓｓ電圧（例えば、３Ｖ）と同じ電圧を印加しておき、ソース側選択ゲート電極ＳＧＳを０Ｖにして、ソース線ＳＬ側から書き込みが行われない状態にしておく。
【００７９】
次に、図１０に基づき、メモリセルトランジスタＴｒ−ｎ１及びＴｒ−ｎ２に閾値Ａを設定する場合を説明する。ここで、図１０（ａ）は等価回路、図１０（ｂ）は閾値の分布を模式的に示している。
【００８０】
制御部ＣＴＵは、メモリセルトランジスタＴｒ−ｎ１及びＴｒ−ｎ２に閾値Ａを設定する場合、消去の閾値Ｅのままにしておく。すなわち、図１０（ｂ）に表したように、閾値Ａを判断するためには、読み出し電圧Ｖｒｅａｄよりも閾値が低ければ判別可能である。このため、消去の閾値Ｅを閾値Ａとみなすことができる。したがって、閾値Ａ用の電圧（パルス電圧ＰＶ１）のベリファイ動作は行わない。これにより、書き込み時間の遅延を抑制することができる。
【００８１】
上記のような駆動方法によれば、閾値Ａ及びＢについてベリファイ動作による書き込み回数の増加を抑制しつつ、読み出し電圧Ｖｒｅａｄを下げることが可能になる。
【００８２】
図１１は、実施形態に係る不揮発性半導体記憶装置の駆動回路構成を説明する回路図である。すなわち、不揮発性半導体記憶装置は、セルアレイとデコーダとを備えている。セルアレイは、ｍ（図１１及びその説明において、ｍは１以上の整数）個のストリングを有するブロックがｎ（図１１及びその説明において、ｎは１以上の整数）個設けられたものである。一つのストリングには、複数のメモリセルが設けられ、各メモリセルのメモリセルトランジスタが直列に接続された状態となっている。メモリセルトランジスタは、メモリセルに設定された情報によって閾値が変動するようになっている。
【００８３】
デコーダは、ローデコーダであり、セルアレイのブロックごとにｎ個設けられている。つまり、ブロック０はローデコーダ０、ブロック１はローデコーダ１、…、ブロックｉはローデコーダｉ、…、ブロックｎはローデコーダｎに対応して設けられている。
【００８４】
ブロックｉに接続されるローデコーダｉは、ブロックｉのｍ個のストリングにドレイン側選択ゲート電極ＳＧＤに信号ＳＧＤ１＜ｉ＞〜ＳＧＤｍ＜ｉ＞を与え、ソース側選択ゲート電極ＳＧＳに信号ＳＧＳ１＜ｉ＞〜ＳＧＳｍ＜ｉ＞を与える。また、ローデコーダｉは、ブロックｉの電極膜ＷＬに層単位で信号を与える。図１３に示す例では、４層の電極膜ＷＬがあることから、信号ＷＬ１＜ｉ＞〜ＷＬ４＜ｉ＞を与える。ローデコーダｉ以外のローデコーダも同様な構成であり、対応するブロックに上記と同様な信号を与える。
【００８５】
また、セルアレイの各ブロック０〜ｎには、各ブロックのｍ個のストリングに共通してビット線ＢＬ０〜ＢＬｍが接続され、各ブロックには共通のソース線ＳＬが接続される。
【００８６】
ビット線ＢＬ０〜ＢＬｍやソース線ＳＬへ送る信号の制御、ローデコーダの制御は、ドライバ回路ＤＶ１〜ＤＶ４が行う。ドライバ回路ＤＶ１〜ＤＶ４は、各ブロック０〜ｎにおける各々の信号ＷＬ１＜ｉ＞〜ＷＬ４＜ｉ＞を制御する回路である。ドライバ回路ＤＶ１は、各ブロック０〜ｎの信号ＷＬ１＜ｉ＞を制御し、ドライバ回路ＤＶ２は、各ブロック０〜ｎの信号ＷＬ２＜ｉ＞を制御し、ドライバ回路ＤＶ３は、各ブロック０〜ｎの信号ＷＬ３＜ｉ＞を制御し、ドライバ回路ＤＶ４は、各ブロック０〜ｎの信号ＷＬ４＜ｉ＞を制御する。ドライバ回路ＤＶ１〜ＤＶ４から出力される信号は、各ローデコーダ０〜ｎを介して各ブロック０〜ｎの信号ＷＬ１＜ｉ＞〜ＷＬ４＜ｉ＞に送られる。
【００８７】
このドライバ回路は不揮発性半導体記憶装置と同一チップ内に設けられていても、チップ外に設けられていてもよい。
【００８８】
上記説明した実施の形態では、主として２つの半導体ピラーを接続部によって接続したＵ字形状のＮＡＮＤストリングを備える不揮発性半導体記憶装置を例としたが、接続部を備えず、各半導体ピラーが独立しているＩ字形状のＮＡＮＤストリングを備える不揮発性半導体記憶装置であっても適用可能である。
【００８９】
また、上記実施形態では、メモリセルトランジスタＴｒに閾値Ａ及びＢの２値を設定する場合を例として説明したが、３値以上の閾値を設定する場合であっても同様である。
図１２は、４値の閾値を設定する場合の分布について例示する図である。
図１２（ａ）及び（ｂ）に表したいずれの分布においても、制御部ＣＴＵは、各閾値Ａ〜Ｄのうち０Ｖから最も離れた閾値Ｄの分布ＤｉｓＤの幅Ｗｄよりも、閾値Ｄ以外の閾値Ａ、Ｂ及びＣの分布ＤｉｓＡ、ＤｉｓＢ及びＤｉｓＤの幅Ｗａ、Ｗｂ及びＷｃを狭く設定する制御を行う。
【００９０】
図１２（ａ）に表した分布では、幅Ｗａ、Ｗｂ及びＷｃがほぼ等しくなっている。また、図１２（ｂ）に表した分布では、幅Ｗａ、Ｗｂ、Ｗｃの順に広くなっている。なお、これらの例以外であっても幅Ｗｄよりも幅Ｗａ、Ｗｂ及びＷｃが狭くなっていれば幅Ｗａ、Ｗｂ及びＷｃのそれぞれはどのような大小関係になっていてもよい。いずれの例でも、ベリファイ書き込みの回数や読み出し電圧Ｖｒｅａｄの設定によって幅Ｗａ、Ｗｂ及びＷｃが設定される。
【００９１】
また、上記の実施形態では、ｎ値の閾値を正側、消去の閾値を負側に設定したが、反対にｎ値の閾値を負側、消去の閾値を正側に設定する場合であっても、同様に適用可能である。
【００９２】
また、本実施の形態に係る不揮発性半導体記憶装置において、電極間絶縁膜１４、内側絶縁膜４２及び外側絶縁膜４３には、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。
【００９３】
また、電荷蓄積膜４８には、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。
【００９４】
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。
【００９５】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置を構成する半導体基板、電極膜、絶縁膜、絶縁層、積層構造体、記憶層、電荷蓄積層、半導体ピラー、ワード線、ビット線、ソース線、配線、メモリセルトランジスタ、選択ゲートトランジスタ等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【００９６】
以上説明したように、実施形態に係る不揮発性半導体記憶装置１１０によれば、メモリセルトランジスタＴｒの閾値を正または負の一方に設定する際、閾値の設定時間の短縮化及び読み出し電圧の抑制を図ることが可能になる。
【００９７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９８】
１１…半導体基板、１３，１５，１６，１７，１８，１９，２３…層間絶縁膜、１４…電極間絶縁膜、２２…ビア、３１…ビアプラグ、３２…ワード配線、４２…内側絶縁膜、４３…外側絶縁膜、４８…電荷蓄積膜、１１０…不揮発性半導体記憶装置、ＢＧ…バックゲート、ＢＬ…ビット線、ＣＰ…接続部、ＣＴＵ…制御部、ＣＵ…回路部、ＤｉｓＡ…分布、ＤｉｓＢ…分布、ＭＲ…メモリアレイ領域、ＭＵ…メモリ部、Ｔｒ…メモリセルトランジスタ、ＳＧ…選択ゲート電極、ＳＧＤ…ドレイン側選択ゲート電極、ＳＧＩ…選択ゲート絶縁膜、ＳＧＳ…ソース側選択ゲート電極、Ｗａ…幅、Ｗｂ…幅、ＷＬ…電極膜
【特許請求の範囲】
【請求項１】
メモリ部と、制御部と、を備え、
前記メモリ部は、
第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、
前記積層構造体を前記第１方向に貫通する半導体ピラーと、
前記電極膜のそれぞれと前記半導体ピラーとの間に設けられた記憶層と、
前記記憶層と前記半導体ピラーとの間に設けられた内側絶縁膜と、
前記電極膜のそれぞれと前記記憶層との間に設けられた外側絶縁膜と、
前記記憶層のそれぞれに蓄積された電荷に応じてｎ（ｎは２以上の整数）値の情報に対応した各閾値が設定されるメモリセルトランジスタと、
を有し、
前記制御部は、前記各閾値を正または負の一方に設定する制御を行うとともに、前記各閾値のうち０ボルトから最も離れた第ｎ閾値の分布の幅よりも、前記第ｎ閾値と同符号の第ｍ（ｍはｎよりも小さい１以上の整数）閾値の分布の幅を狭く設定する制御を行うことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御部は、前記第ｍ閾値の設定を行う際の前記メモリセルトランジスタへの電圧の印加回数を、前記第ｎ閾値の設定を行う際の前記メモリセルトランジスタへの電圧の印加回数よりも多くすることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御部は、前記メモリセルトランジスタへ印加する電圧を段階的に変化させて前記閾値を設定する制御を行い、前記第ｍ閾値の設定を行う際の前記メモリセルトランジスタへ印加する電圧の変化量を、前記第ｎ閾値の設定を行う際の前記メモリセルトランジスタへ印加する電圧の変化量よりも小さくすることを特徴する請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第ｍ閾値の分布の幅は、前記第ｎ閾値の分布の幅の１／２以下であることを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
前記制御部は、消去の情報に対応した消去の閾値を、前記第ｎ閾値及び第ｍ閾値とは異なる符号に設定することを特徴とする請求項１〜４のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項１】
メモリ部と、制御部と、を備え、
前記メモリ部は、
第１方向に交互に積層された複数の電極膜と複数の電極間絶縁膜とを有する積層構造体と、
前記積層構造体を前記第１方向に貫通する半導体ピラーと、
前記電極膜のそれぞれと前記半導体ピラーとの間に設けられた記憶層と、
前記記憶層と前記半導体ピラーとの間に設けられた内側絶縁膜と、
前記電極膜のそれぞれと前記記憶層との間に設けられた外側絶縁膜と、
前記記憶層のそれぞれに蓄積された電荷に応じてｎ（ｎは２以上の整数）値の情報に対応した各閾値が設定されるメモリセルトランジスタと、
を有し、
前記制御部は、前記各閾値を正または負の一方に設定する制御を行うとともに、前記各閾値のうち０ボルトから最も離れた第ｎ閾値の分布の幅よりも、前記第ｎ閾値と同符号の第ｍ（ｍはｎよりも小さい１以上の整数）閾値の分布の幅を狭く設定する制御を行うことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御部は、前記第ｍ閾値の設定を行う際の前記メモリセルトランジスタへの電圧の印加回数を、前記第ｎ閾値の設定を行う際の前記メモリセルトランジスタへの電圧の印加回数よりも多くすることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御部は、前記メモリセルトランジスタへ印加する電圧を段階的に変化させて前記閾値を設定する制御を行い、前記第ｍ閾値の設定を行う際の前記メモリセルトランジスタへ印加する電圧の変化量を、前記第ｎ閾値の設定を行う際の前記メモリセルトランジスタへ印加する電圧の変化量よりも小さくすることを特徴する請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第ｍ閾値の分布の幅は、前記第ｎ閾値の分布の幅の１／２以下であることを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
前記制御部は、消去の情報に対応した消去の閾値を、前記第ｎ閾値及び第ｍ閾値とは異なる符号に設定することを特徴とする請求項１〜４のいずれか１つに記載の不揮発性半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−１６０２２２（Ｐ２０１２−１６０２２２Ａ）
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願番号】特願２０１１−１７７０９（Ｐ２０１１−１７７０９）
【出願日】平成２３年１月３１日（２０１１．１．３１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願日】平成２３年１月３１日（２０１１．１．３１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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