【課題】メモリセルの構造を最適化することにより、更なる微細化を可能にする記憶装置を提供する。
【解決手段】複数の第１の電極配線と、第１の電極配線と交差する複数の第２の電極配線と、１本の第２の電極配線と、互いに隣接する２本の第１の電極配線との間に形成される１個のビアプラグであって、前記第１の電極配線に対向する底面の、第１の電極配線の伸長方向に垂直な方向の最大径が、第１の電極配線幅の２倍と第１の電極配線間の幅を加えた長さよりも小さいビアプラグと、ビアプラグと２本の第１の電極配線の一方との間に形成される第１の記憶素子と、ビアプラグと２本の第１の電極配線の他方との間に形成される第２の記憶素子とを有する記憶装置。 （もっと読む）

【課題】選択ゲート電極および当該選択ゲート電極に隣接する他のゲート電極間の間隔を所望の距離に調整できるようにした不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】複数本のラインパターンのうち選択ゲート電極の形成領域のラインパターンから他のゲート電極の形成領域のラインパターンにかけてマスクした条件にて複数本のラインパターンの側壁面をスリミングし、選択ゲート電極の形成領域のラインパターンから他のゲート電極の形成領域のラインパターンにかけてパターン間膜を埋込むと共にスリミングされたラインパターンの側壁面に沿ってパターン間膜を形成し、選択ゲート電極の形成領域のラインパターンをマスクした条件にて当該ラインパターン以外のラインパターンを除去しマスクされたラインパターンを残留させ、パターン間膜および残留したラインパターンをマスクとして第１膜を異方性エッチングし、第１膜をマスクとして導電膜をエッチングする不揮発性半導体記憶装置の製造方法を提供する。 （もっと読む）

【課題】低いビットコストで積層化可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、第１メモリセルアレイ層１０と、第１絶縁層３１と、第２メモリセルアレイ層２０とを有する。第１メモリセルアレイ層１０は、複数の第１メモリセルＭＣ１を具備する第１ＮＡＮＤセルユニットＮＵ１を有する。第１メモリセルＭＣ１は、第１半導体層１１と、その上に形成された第１ゲート絶縁膜１２と、第１浮遊ゲート１３とを有する。第２メモリセルアレイ層２０は、複数の第２メモリセルＭＣ２を具備する第２ＮＡＮＤセルユニットＮＵ２を有する。第２メモリセルＭＣ２は、第２浮遊ゲート２３と、第２ゲート絶縁膜２２と、第２半導体層２１とを有する。上下に連続する第１及び第２浮遊ゲート１３，２３の第１の方向の両側面に第１の方向と直交する第２の方向に延びる制御ゲート３３が形成される。 （もっと読む）

【課題】微細化した半導体集積回路において用いられるキャパシタを提供する。
【解決手段】誘電体の一つの面に接して設けられた、インジウム、錫あるいは亜鉛の少なくとも一つと窒素とを有する仕事関数が５．０電子ボルト以上、好ましくは５．５電子ボルト以上のｎ型半導体による電極を有するキャパシタである。電極の仕事関数が高いため、誘電体のポテンシャル障壁が高くなり、誘電体が１０ｎｍ以下と薄くても十分な絶縁性を保てる。特に、誘電体が、ｈｉｇｈ−ｋ材料である場合に顕著な効果が認められる。 （もっと読む）

【課題】高集積化を図ることができる半導体記憶装置の製造方法を提供する。
【解決手段】実施形態に係る半導体記憶装置の製造方法は、基板上に第１膜と第２膜とを交互に積層して第１積層体を形成する工程と、前記第１積層体上に第３膜と第４膜とを交互に積層して第２積層体を形成する工程と、前記第１膜のエッチング速度よりも前記第３膜のエッチング速度の方が低くなる条件でエッチングを施すことにより、前記第２積層体及び前記第１積層体を貫く貫通ホールを形成する工程と、前記貫通ホールの内面上に電荷蓄積膜を形成する工程と、前記貫通ホール内に半導体部材を形成する工程と、を備える。そして、前記第１膜と前記第２膜とを相互に異なる材料によって形成し、前記第３膜と前記第４膜とを相互に異なる材料によって形成し、前記第１膜と前記第３膜とを相互に異なる材料によって形成する。 （もっと読む）

【課題】動作速度が高い半導体記憶装置を提供する。
【解決手段】実施形態に係る半導体記憶装置は、一方向に沿って相互に平行に配列された複数枚のゲート電極膜と、前記一方向に延び、前記複数枚のゲート電極膜を貫通する半導体部材と、前記ゲート電極膜と前記半導体部材との間に設けられた電荷蓄積膜と、を備える。前記ゲート電極膜における前記半導体部材に対向した端部には、前記一方向に沿って突出した凸部が設けられており、前記ゲート電極膜間の空間の一部は気体層となっている。 （もっと読む）

【課題】活性領域とビット線コンタクトとの間の接触面積が大きく、コンタクト抵抗の低下が図られた半導体装置及びその製造方法を提供する。
【解決手段】本発明に係る半導体装置１００は、基板１に形成された第１の方向に延在する第1の溝４と、第1の溝４の下部を埋めこんで形成された第２の絶縁層６と、基板１に形成された第１の方向に直交する第２の方向に延在する複数の第２の溝と、第２の溝の下部を埋めこんで第２の溝内に形成されたワード線と、第1の溝４と第２の溝とによって基板１内に区画して形成され、基板１に垂直に立設すると共に、上部に拡散領域２３ａを有する半導体ピラー１ｄと、第１の方向に並ぶ所定数ごとの半導体ピラー１ｄにその上部の側面を介して拡散領域２３ａに接続するビット線コンタクト２２ａと、ビット線コンタクト２２ａに接続するビット線２６と、を備える。 （もっと読む）

【課題】半導体素子及びその形成方法に関し、工程マージンを向上させる。
【解決手段】半導体素子は、半導体基板１０に備えられるメインゲート２０及び素子分離構造、前記素子分離構造の上部に備えられる分離パターン４０及び前記分離パターンの両端に備えられるコンタクトプラグ５４を含む。格納電極コンタクトと活性領域との間のフルオーバーラップを提供し、食刻工程でのオーバーレイ問題を解消し、格納電極の食刻線幅を増加させる。 （もっと読む）

【課題】コンタクトとアクティブエリアとの間のショートマージンを確保できる半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体記憶装置は、半導体基板と、前記半導体基板の上層部分に形成され、前記上層部分を第１方向に延びる複数本のアクティブエリアに区画する複数本の素子分離絶縁体と、前記アクティブエリアに接続されたコンタクトと、を備える。そして、各前記アクティブエリアの上面のうち、前記第１方向における一部の領域には、前記第１方向に対して直交する第２方向において前記アクティブエリアの全体にわたって凹部が形成されている。前記第１方向において、隣り合う前記アクティブエリアにそれぞれ接続された２本の前記コンタクトの位置は相互に異なる。前記コンタクトは前記凹部の側面に接し、底面には接していない。 （もっと読む）

【課題】ゲート電極同士の間の突合わせ部を挟むように形成されたコンタクトプラグ同士が、当該突合わせ部の絶縁膜内に形成されたボイドを介してショートすることを防ぐ。
【解決手段】ゲート電極Ｇ２およびＧ５間の突合わせ部において対向するサイドウォールＳＷ上には、ライナー絶縁膜６と層間絶縁膜７が形成されている。サイドウォールＳＷ同士の間において、サイドウォールＳＷの側壁にそれぞれ形成されたライナー絶縁膜６を接触させてサイドウォールＳＷ間を閉塞させることにより、層間絶縁膜７とライナー絶縁膜６の内部にボイドが発生することを防ぐ。 （もっと読む）

【課題】擬似的に記憶容量を増加させる。
【解決手段】ダミービット線領域において半導体基板に対して垂直方向に延びる一対の柱状部およびその連結部に沿って形成されるメモリストリングを構成する第１シリコンピラーと、シャント領域において半導体基板に対して垂直方向に延びる一対の柱状部およびその連結部に沿って形成されるメモリストリングを構成する第２シリコンピラーと、第１シリコンピラーおよび第２シリコンピラーの一対の柱状部の一方に接続され、メモリストリングの上方に形成されたソース線と、第１シリコンピラーの一対の柱状部の他方に接続され、ソース線と同レベルに形成された第１配線、および第２シリコンピラーの一対の柱状部の他方に接続され、ソース線と同レベルに形成された第２配線と、を具備し、第１配線はダミービット線に接続され、第１配線および第２配線は同レベルで接続されている。 （もっと読む）

【課題】隣接セル間干渉を抑制した不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態によれば、第１メモリストリングと、ソースコンタクトと、第２メモリストリングと、シールド導電層と、を備えた不揮発性半導体記憶装置を提供する。第１メモリストリングは、第１軸に沿って並ぶ第１メモリセル及び第２メモリセルを含む。ソースコンタクトは、第１メモリストリングのソース側の端に設けられる。第２メモリストリングは、第１軸に対して直交する第２軸に沿って第１メモリセルと並ぶ第３メモリセルを含み、第１軸に沿って延在する。シールド導電層は、第１メモリストリングと第２メモリストリングとの間において第１軸に沿って延在し、ソースコンタクトと電気的に接続される。 （もっと読む）

【課題】 電源遮断機能付きで記憶容量の増減変更を伴う設計が容易なＳＲＡＭマクロを有する半導体装置を提供する。
【解決手段】 本発明の半導体装置では、ＳＲＡＭのメモリセルが複数配置されているメモリアレイと、メモリアレイへのデータの書き込みおよびメモリアレイからのデータの読み出しを行う第１の周辺回路と、メモリアレイおよび第１の周辺回路と電源線との接続を遮断するスイッチ群とを含むレイアウトの単位が複数配置されている。 （もっと読む）

【課題】一定の上昇傾斜を有する駆動信号をメモリセルアレイに提供することによって、読出しマージン減少による信頼性の下落を防止できる不揮発性メモリ装置が提供される。
【解決手段】本発明の実施形態による不揮発性メモリ装置は、基板と直交する方向に積層された複数のメモリセルを含むメモリセルアレイと、ワードラインを通じて前記メモリセルアレイに連結された行選択回路と、前記ワードラインに提供される電圧を発生する電圧発生回路と、を含み、前記電圧発生回路は、目標電圧レベルまで段階的に増加させる方式に前記電圧を発生する。本発明の実施形態による不揮発性メモリ装置は、一定の上昇傾斜を有する駆動信号をメモリセルアレイに提供できる。したがって、読出しマージン減少による信頼性の下落が防止され得る。 （もっと読む）

【課題】絶縁膜を貫通するコンタクトプラグの抵抗を改善させられる半導体素子及びその製造方法を提供する。
【解決手段】半導体基板上に形成された第１層間絶縁膜と、前記第１層間絶縁膜を貫通して形成されたコンタクトホールと、前記コンタクトホールの内部に形成されたコンタクトプラグと、前記コンタクトホール内で前記コンタクトプラグの上部側壁を部分的に覆うスペーサと、を含む。 （もっと読む）

【課題】電気特性の変動が生じにくく、且つ電気特性の良好な半導体装置、およびその作製方法を提供することである。
【解決手段】基板上に下地絶縁膜を形成し、下地絶縁膜上に第１の酸化物半導体膜を形成し、第１の酸化物半導体膜を形成した後、第１の加熱処理を行って第２の酸化物半導体膜を形成した後、選択的にエッチングして、第３の酸化物半導体膜を形成し、第１の絶縁膜および第３の酸化物半導体膜上に絶縁膜を形成し、第３の酸化物半導体膜の表面が露出するように絶縁膜の表面を研磨して、少なくとも第３の酸化物半導体膜の側面に接するサイドウォール絶縁膜を形成した後、サイドウォール絶縁膜および第３の酸化物半導体膜上にソース電極およびドレイン電極を形成し、ゲート絶縁膜およびゲート電極を形成する。 （もっと読む）

【課題】制御部を増加せずにブロックサイズを小さくできる不揮発性半導体記憶装置の動作方法を提供する。
【解決手段】メモリストリングを有するメモリ部と、メモリ部を制御する制御部と、を備える不揮発性半導体記憶装置１１０の動作方法である。メモリストリングは、直列に接続された複数のトランジスタを含み、複数のトランジスタのうちの一部である第１グループＧＲ１と、第１グループの隣りに接続された第１調整用トランジスタＴｒ−ＡＪと、調整用トランジスタの第１グループとは反対側に接続されたトランジスタを含む第２グループＧＲ２と、を有する。制御部は、第１グループのトランジスタの閾値の書き換えを行ったのち、第１調整用トランジスタに、閾値の書き換えによって生じた第２グループのトランジスタの閾値の相対的な変動分を調整する第１調整用閾値を設定する制御を行う。 （もっと読む）

【課題】占有面積が小さく、高集積化、大記憶容量化が可能な半導体装置を提供する。
【解決手段】第１の制御ゲート、第２の制御ゲート及び記憶ゲートを有するトランジスタを用いる。記憶ゲートを導電体化させ、該記憶ゲートに特定の電位を供給した後、少なくとも該記憶ゲートの一部を絶縁体化させて電位を保持させる。情報の書き込みは、第１及び第２の制御ゲートの電位を記憶ゲートを導電体化させる電位とし、記憶ゲートに記憶させる情報の電位を供給し、第１または第２の制御ゲートのうち少なくとも一方の電位を記憶ゲートを絶縁体化させる電位とすることで行う。情報の読み出しは、第２の制御ゲートの電位を記憶ゲートを絶縁体化させる電位とし、トランジスタのソースまたはドレインの一方と接続された配線に電位を供給し、その後、第１の制御ゲートに読み出し用の電位を供給し、ソースまたはドレインの他方と接続されたビット線の電位を検出することで行う。 （もっと読む）

【課題】メモリアレイの面積を不必要に増大させることなく、マスクパターンの孤密差に起因する特性ばらつきを低減する。
【解決手段】半導体記憶装置は、複数の要素ブロックＡ及びＢを含むメモリアレイと、メモリアレイの終端部に配置された要素ブロックＡに隣接して設けられるが実際には使用されないダミーブロックＤ１及びＤ２と、を有し、ダミーブロックＤ１及びＤ２のレイアウトパターンは、要素ブロックＡのレイアウトパターンの一部分のみである。 （もっと読む）

【課題】新たな構造の半導体装置、及びその駆動方法を提供することを目的の一とする。
【解決手段】酸化物半導体を用いた書き込み用トランジスタ、該トランジスタと異なる半導体材料を用いた読み出し用のｐチャネル型トランジスタ及び容量素子を含む不揮発性のメモリセルを有する半導体装置を提供する。メモリセルへの書き込みは、書き込み用トランジスタをオン状態として、書き込み用トランジスタのソース電極と、容量素子の電極の一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたノードに電位を供給した後、書き込み用トランジスタをオフ状態として、ノードに所定量の電荷を保持させることで行う。また、保持期間において、メモリセルを選択状態とし、且つ、読み出し用トランジスタのソース電極およびドレイン電極を同電位とすることで、ノードに蓄積された電荷を保持する。 （もっと読む）