半導体装置の駆動方法
【課題】新たな構造の半導体装置、及びその駆動方法を提供することを目的の一とする。
【解決手段】酸化物半導体を用いた書き込み用トランジスタ、該トランジスタと異なる半導体材料を用いた読み出し用のｐチャネル型トランジスタ及び容量素子を含む不揮発性のメモリセルを有する半導体装置を提供する。メモリセルへの書き込みは、書き込み用トランジスタをオン状態として、書き込み用トランジスタのソース電極と、容量素子の電極の一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたノードに電位を供給した後、書き込み用トランジスタをオフ状態として、ノードに所定量の電荷を保持させることで行う。また、保持期間において、メモリセルを選択状態とし、且つ、読み出し用トランジスタのソース電極およびドレイン電極を同電位とすることで、ノードに蓄積された電荷を保持する。
【解決手段】酸化物半導体を用いた書き込み用トランジスタ、該トランジスタと異なる半導体材料を用いた読み出し用のｐチャネル型トランジスタ及び容量素子を含む不揮発性のメモリセルを有する半導体装置を提供する。メモリセルへの書き込みは、書き込み用トランジスタをオン状態として、書き込み用トランジスタのソース電極と、容量素子の電極の一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたノードに電位を供給した後、書き込み用トランジスタをオフ状態として、ノードに所定量の電荷を保持させることで行う。また、保持期間において、メモリセルを選択状態とし、且つ、読み出し用トランジスタのソース電極およびドレイン電極を同電位とすることで、ノードに蓄積された電荷を保持する。
【発明の詳細な説明】
【技術分野】
【０００１】
開示する発明は、半導体素子を利用した半導体装置および当該半導体装置の駆動方法に関するものである。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
【０００４】
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにおいてはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
【０００５】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
【０００６】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
【０００８】
また、フローティングゲートに電荷を注入させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入、または除去のためには比較的長い時間を要し、書き込みまたは消去の高速化が容易ではないという問題もある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【課題を解決するための手段】
【００１１】
開示する発明では、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。
【００１２】
また、開示する発明では、酸化物半導体を用いた書き込み用トランジスタ、該書き込み用トランジスタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発性のメモリセルを有する半導体装置を提供する。該メモリセルへの情報の書き込み及び書き換えは、書き込み用トランジスタをオン状態とすることにより、書き込み用トランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたノードに電位を供給し、その後、書き込み用トランジスタをオフ状態とすることにより、ノードに所定量の電荷を保持させることで行う。また、保持期間において、メモリセルを選択状態とし、且つ、読み出し用トランジスタのソース電極およびドレイン電極を同電位とすることで、ノードに蓄積された電荷を保持する。また、読み出し用トランジスタとして、ｐチャネル型トランジスタを用いることで、負電位を用いずに読み出しを行う。
【００１３】
より具体的には、例えば次のような構成を採用することができる。
【００１４】
本発明の一態様は、ビット線に第１のトランジスタのソース電極と第２のトランジスタのソース電極とが電気的に接続され、書き込みワード線に第２のトランジスタのゲート電極が電気的に接続され、ソース線に第１のトランジスタのドレイン電極が電気的に接続され、書き込み及び読み出しワード線に容量素子の一方の電極が電気的に接続され、第１のトランジスタのゲート電極と、第２のトランジスタのドレイン電極と、容量素子の他方の電極が電気的に接続され、電荷が保持されるノードが構成されており、書き込み期間において、書き込みワード線に第２のトランジスタがオン状態となる電位を供給し、ソース線に接地電位を供給して、ノードに電荷を蓄積し、書き込み期間に続く保持期間において、書き込みワード線と、書き込み及び読み出しワード線とに接地電位を供給し、且つ、ソース線と、ビット線とに同電位を供給して、ノードに蓄積された電荷を保持する半導体装置の駆動方法である。
【００１５】
また、本発明の一態様は、ビット線と、ソース線と、複数の書き込みワード線と、複数の書き込み及び読み出しワード線と、複数のメモリセルを含むメモリセルアレイと、を有し、メモリセルの一において、ビット線に第１のトランジスタのソース電極と第２のトランジスタのソース電極とが電気的に接続され、書き込みワード線に第２のトランジスタのゲート電極が電気的に接続され、ソース線に第１のトランジスタのドレイン電極が電気的に接続され、書き込み及び読み出しワード線に容量素子の一方の電極が電気的に接続され、第１のトランジスタのゲート電極と、第２のトランジスタのドレイン電極と、容量素子の他方の電極が電気的に接続され、電荷が保持されるノードが構成されており、書き込み期間において、複数の書き込みワード線に、複数のメモリセルにそれぞれ含まれる第２のトランジスタがオン状態となる電位を供給し、ソース線に接地電位を供給して、複数のメモリセルにそれぞれ含まれるノードに電荷を蓄積し、書き込み期間に続く保持期間において、複数の書き込みワード線と、複数の書き込み及び読み出しワード線と、のそれぞれに、接地電位を供給し、ビット線とソース線とに同電位を供給して、複数のメモリセルにそれぞれ含まれるノードに蓄積された電荷を保持し、読み出し期間において、非選択とするメモリセルの一と接続された書き込み及び読み出しワード線の一に電源電位を供給し、選択するメモリセルの一と接続された書き込み及び読み出しワード線の一に接地電位を供給して、選択するメモリセルの一に含まれるノードに保持された電荷を読み出す半導体装置の駆動方法である。
【００１６】
また、上記の半導体装置の駆動方法において、保持期間において、ソース線と、ビット線と、に接地電位を供給してもよい。
【００１７】
また、本発明の一態様は、複数のビット線と、ソース線と、複数の書き込みワード線と、複数の書き込み及び読み出しワード線と、複数のメモリセルを含むメモリセルアレイと、を有し、メモリセルの一において、ビット線に第１のトランジスタのソース電極と第２のトランジスタのソース電極とが電気的に接続され、書き込みワード線に第２のトランジスタのゲート電極が電気的に接続され、ソース線に第１のトランジスタのドレイン電極が電気的に接続され、書き込み及び読み出しワード線に容量素子の一方の電極が電気的に接続され、第１のトランジスタのゲート電極と、第２のトランジスタのドレイン電極と、容量素子の他方の電極が電気的に接続され、電荷が保持されるノードが構成されており、書き込み期間において、複数の書き込みワード線に、複数のメモリセルにそれぞれ含まれる第２のトランジスタがオン状態となる電位を供給し、ソース線に接地電位を供給して、複数のメモリセルにそれぞれ含まれるノードに電荷を蓄積し、書き込み期間に続く保持期間において、複数の書き込みワード線と、複数の書き込み及び読み出しワード線と、のそれぞれに、接地電位を供給し、複数のビット線とソース線とに同電位を供給して、複数のメモリセルにそれぞれ含まれるノードに蓄積された電荷を保持し、読み出し期間において、非選択とするメモリセルの一と接続された書き込み及び読み出しワード線の一に電源電位を供給し、選択するメモリセルの一と接続された書き込み及び読み出しワード線の一に接地電位を供給して、選択するメモリセルの一に含まれるノードに保持された電荷を読み出す半導体装置の駆動方法である。
【００１８】
また、上記の半導体装置の駆動方法において、保持期間において、ソース線と、複数のビット線と、に接地電位を供給してもよい。
【００１９】
また、上記の半導体装置の駆動方法において、第２のトランジスタのチャネル形成領域は、酸化物半導体を含んでなるのが好ましい。
【００２０】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００２１】
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２２】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
【００２３】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００２４】
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【発明の効果】
【００２５】
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【００２６】
また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
【００２７】
また、読み出し用トランジスタには、酸化物半導体以外の材料を適用した十分な高速動作が可能なトランジスタを用い、書き込み用トランジスタの酸化物半導体を用いたトランジスタと組み合わせることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【００２８】
このように、酸化物半導体以外の材料を用い、十分に高速動作が可能なトランジスタと、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
【図面の簡単な説明】
【００２９】
【図１】半導体装置の回路図。
【図２】半導体装置の回路図。
【図３】タイミングチャート図。
【図４】半導体装置の回路図。
【図５】半導体装置の回路図。
【図６】半導体装置の断面図および平面図。
【図７】半導体装置の作製工程に係る断面図。
【図８】半導体装置の作製工程に係る断面図。
【図９】半導体装置の作製工程に係る断面図。
【図１０】半導体装置の作製工程に係る断面図。
【図１１】半導体装置の作製工程に係る断面図。
【図１２】半導体装置を用いた電子機器を説明するための図。
【図１３】半導体装置の断面図。
【図１４】半導体装置の作製工程に係る断面図。
【図１５】ビット線ＢＬにおける電位の時間変化の測定結果。
【図１６】メモリセルの閾値ウィンドウの測定結果。
【図１７】ビット線ＢＬにおける電位の時間変化の測定結果。
【発明を実施するための形態】
【００３０】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３１】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３２】
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３３】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の基本的な回路構成およびその動作について、図１および図２を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
【００３４】
〈基本回路１〉
はじめに、最も基本的な回路構成およびその動作について、図１を参照して説明する。図１（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１６０のソース電極（またはドレイン電極）と、トランジスタ１６２のソース電極（またはドレイン電極）と、は、電気的に接続され、ソース線ＳＬとトランジスタ１６０のドレイン電極（またはソース電極）とは、電気的に接続されている。また、書き込みワード線ＯＳＧと、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のドレイン電極（またはソース電極）は、容量素子１６４の電極の一方と電気的に接続され、書き込み及び読み出しワード線Ｃと、容量素子１６４の電極の他方は電気的に接続されている。なお、トランジスタ１６０のソース電極（またはドレイン電極）と、トランジスタ１６２のソース電極（またはドレイン電極）と、を電気的に接続させずに、それぞれが別の配線と電気的に接続する構成としてもよい。
【００３５】
ここで、トランジスタ１６２には、例えば、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６４を有することにより、トランジスタ１６０のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
【００３６】
なお、トランジスタ１６０の半導体材料については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。ただし、トランジスタ１６０としては、ｐチャネル型のトランジスタを用いるものとする。
【００３７】
図１（Ａ）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【００３８】
はじめに、情報の書き込みおよび保持について説明する。まず、書き込みワード線ＯＳＧの電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、トランジスタ１６２のドレイン電極（またはソース電極）と、トランジスタ１６０のゲート電極と、容量素子１６４の一方の電極が電気的に接続されたノード（ノードＦＧとも表記する）に与えられる。すなわち、ノードＦＧには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、書き込みワード線ＯＳＧの電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、ノードＦＧに与えられた電荷が保持される（保持）。
【００３９】
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
【００４０】
次に、情報の読み出しについて説明する。ソース線ＳＬに所定の電位（定電位）を与えた状態で、書き込み及び読み出しワード線Ｃに適切な電位（読み出し電位）を与えると、ノードＦＧに保持された電荷量に応じて、ビット線ＢＬは異なる電位をとる。すなわち、トランジスタ１６０のコンダクタンスは、トランジスタ１６０のゲート電極（ノードＦＧともいえる）に保持される電荷によって制御される。
【００４１】
一般に、トランジスタ１６０をｐチャネル型とすると、トランジスタ１６０のゲート電極にＱＨが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＱＬが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなる。例えば、書き込みにおいてＱＬが与えられた場合には、書き込み及び読み出しワード線Ｃの電位がＶ０（Ｖｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位）となれば、トランジスタ１６０は「オン状態」となる。ＱＨが与えられた場合には、書き込み及び読み出しワード線Ｃの電位がＶ０となっても、トランジスタ１６０は「オフ状態」のままである。このため、ビット線ＢＬの電位を判別することで、保持されている情報を読み出すことができる。
【００４２】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、書き込みワード線ＯＳＧの電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位（新たな情報に係る電位）が、ノードＦＧに与えられる。その後、書き込みワード線ＯＳＧを、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、ノードＦＧは、新たな情報に係る電荷が与えられた状態となる。
【００４３】
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
【００４４】
以下に、一例として、ノードＦＧに電源電位ＶＤＤまたは接地電位ＧＮＤのいずれかを与えた場合の書き込み、保持、読み出しの方法について具体的に説明する。以下では、ノードＦＧに電源電位ＶＤＤを与えた場合に保持されるデータをデータ”１”、ノードＦＧに接地電位ＧＮＤを与えた場合に保持されるデータをデータ”０”とする。なお、ノードＦＧに与える電位の関係はこれに限られるものではない。
【００４５】
情報を書き込む場合（書き込み期間）には、ソース線ＳＬをＧＮＤとし、書き込み及び読み出しワード線ＣをＧＮＤとし、書き込みワード線ＯＳＧをＶＤＤとして、トランジスタ１６２をオン状態とする。そして、ノードＦＧにデータ”０”を書き込む場合には、ビット線ＢＬにはＧＮＤを与える。また、ノードＦＧにデータ”１”を書き込む場合には、トランジスタ１６２のしきい値電圧（Ｖｔｈ＿ＯＳ）分電圧降下しないように、ビット線ＢＬの電位をＶＤＤとし、書き込みワード線ＯＳＧの電位をＶＤＤ＋Ｖｔｈ＿ＯＳとするのが好ましい。
【００４６】
情報を保持する場合（保持期間）またはメモリセルをスタンバイ状態とする場合（スタンバイ期間）には、書き込みワード線ＯＳＧをＧＮＤとしてトランジスタ１６２をオフ状態にする。また、トランジスタ１６２のドレインとソース間の電圧（以下、Ｖｄｓ＿ＯＳとする）を低減するために、書き込み及び読み出しワード線ＣをＧＮＤとする。なお、書き込み及び読み出しワード線ＣをＧＮＤとすることで、ｐチャネル型トランジスタであるトランジスタ１６０を介して、ビット線ＢＬとソース線ＳＬに電流が生じうる。そこで、ビット線ＢＬとソース線ＳＬとを同電位とすることで、トランジスタ１６０のドレインとソース間の電圧（以下、Ｖｄｓ＿ｐとする）を０Ｖとして、ビット線ＢＬとソース線ＳＬ間の電流を抑制する。
【００４７】
なお、上記において、「同電位」には、「略同電位」も含まれるものとする。すなわち、上記においては、ビット線ＢＬとソース線ＳＬの間の電圧を十分に低減して、ビット線とソース線ＳＬの間に生じる電流を抑制することを目的としているため、ソース線ＳＬの電位をＧＮＤなどに固定した場合と比較して消費電力を十分に（例えば、百分の一以下に）低減できる電位など、「略同電位」とした電位が含まれるのである。また、例えば、配線抵抗などに起因する電位ずれ程度の差は十分に許容される。
【００４８】
なお、トランジスタ１６２への電圧ストレスを抑制するためには、保持期間およびスタンバイ期間においてビット線ＢＬおよびソース線ＳＬをＧＮＤとするのがより好ましい。
【００４９】
保持期間およびスタンバイ期間において、書き込み及び読み出しワード線ＣをＧＮＤとすることで、Ｖｄｓ＿ＯＳを低減することができる。例えば、書き込み期間において、ノードＦＧに、データ”１”（すなわちＶＤＤ）を書き込み、保持期間において書き込み及び読み出しワード線ＣをＶＤＤとした場合には、ノードＦＧは容量結合によってＶＤＤ増加し、２ＶＤＤとなる。この場合において、ビット線ＢＬがＧＮＤであれば、Ｖｄｓ＿ＯＳは２ＶＤＤ（＝２ＶＤＤ−ＧＮＤ）となる。一方で、同様の条件で保持期間において書き込み及び読み出しワード線ＣをＧＮＤとした場合には、ノードＦＧはＶＤＤとなり、ビット線ＢＬがＧＮＤであれば、Ｖｄｓ＿ＯＳはＶＤＤ（＝ＶＤＤ−ＧＮＤ）となるため、書き込み及び読み出しワード線ＣをＶＤＤとした場合よりも、Ｖｄｓ＿ＯＳを低減することができる。Ｖｄｓ＿ＯＳを低減することで、トランジスタ１６２のオフ電流をさらに低減させることができるため、メモリセルの保持特性をより向上させることが可能となる。
【００５０】
情報を読み出す場合（読み出し期間）には、書き込みワード線ＯＳＧをＧＮＤとし、書き込み及び読み出しワード線ＣをＧＮＤとし、ソース線ＳＬをＶＤＤもしくはＶＤＤよりいくらか低い電位（以下ＶＲと表記する）とする。ここで、ノードＦＧにデータ”１”が書き込まれている場合は、ｐチャネル型トランジスタであるトランジスタ１６０はオフ状態となり、ビット線ＢＬの電位は、読み出し開始時の電位が維持されるか、または下降する。なお、ビット線ＢＬの電位の維持または下降は、ビット線ＢＬに接続される読み出し回路に依存する。また、ノードＦＧにデータ”０”が書き込まれている場合は、トランジスタ１６０がオン状態となり、ビット線ＢＬの電位はソース線ＳＬの電位と同電位のＶＤＤもしくはＶＲとなる。したがって、ビット線ＢＬの電位を判別することで、ノードＦＧに保持されたデータ”１”またはデータ”０”を読み出すことができる。
【００５１】
なお、ノードＦＧに電位ＶＤＤが保持されている（すなわち、データ”１”が書き込まれている）場合、読み出しの際にソース線ＳＬの電位をＶＤＤとすると、トランジスタ１６０のゲートとソース間の電圧（以下、Ｖｇｓ＿ｐと表記する）は、０Ｖ（＝ＶＤＤ−ＶＤＤ）となり、Ｖｇｓ＿ｐがトランジスタ１６０のしきい値電圧（以下、Ｖｔｈ＿ｐとする）よりも大きくなるため、ｐチャネル型トランジスタであるトランジスタ１６０はオフ状態となる。ここで、ノードＦＧに書き込まれた電位がＶＤＤに満たなかった等で、ノードＦＧに保持された電位がＶＤＤよりも小さい場合であっても、ノードＦＧの電位がＶＤＤ−｜Ｖｔｈ＿ｐ｜以上であれば、Ｖｇｓ＿ｐ＝（ＶＤＤ−｜Ｖｔｈ＿ｐ｜）−ＶＤＤ＝−｜Ｖｔｈ＿ｐ｜＝Ｖｔｈ＿ｐとなりトランジスタ１６０がオフ状態となるため、正常にデータ”１”が読み出せる。しかしながら、ノードＦＧの電位がＶＤＤ−｜Ｖｔｈ＿ｐ｜より小さい場合には、Ｖｇｓ＿ｐがＶｔｈ＿ｐより小さくなるため、トランジスタ１６０はオン状態となり、データ”１”ではなくデータ”０”が読み出され、誤読み出しとなる。つまり、データ”１”を書き込んだ場合、読み出しが可能である電位の下限値は、ソース線ＳＬの電位ＶＤＤより｜Ｖｔｈ＿ｐ｜分低い、ＶＤＤ−｜Ｖｔｈ＿ｐ｜となる。一方で、読み出しの際にソース線ＳＬの電位をＶＲとすると、上述した通り、データ”１”の読み出しが可能である電位の下限値は、ソース線ＳＬの電位ＶＲよりも｜Ｖｔｈ＿ｐ｜分低い、ＶＲ−｜Ｖｔｈ＿ｐ｜となる。ここで、ＶＲはＶＤＤよりも低い電位であるので、ＶＲ−｜Ｖｔｈ＿ｐ｜はＶＤＤ−｜Ｖｔｈ＿ｐ｜より小さくなる。すなわち、ソース線ＳＬの電位をＶＲとした方が、読み出しが可能である電位の下限値は低くなる。よって、ソース線ＳＬの電位はＶＤＤとするよりもＶＲとした方がデータ”１”の読み出しが可能である電位の幅を広くすることができるため好ましい。なお上限値については、ソース線ＳＬの電位をＶＲとした場合、ノードＦＧにＶＤＤが書き込まれている場合のＶｇｓｐはＶＤＤ−ＶＲ＞Ｖｔｈ＿ｐ（∵ＶＤＤ＞ＶＲ）となり問題無くトランジスタ１６０をオフ状態とすることができる。
【００５２】
ここで、トランジスタ１６２のドレイン電極（またはソース電極）と、トランジスタ１６０のゲート電極と、容量素子１６４の一方の電極が電気的に接続されたノード（ノードＦＧ）は、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。トランジスタ１６２がオフの場合、当該ノードＦＧは絶縁体中に埋設されたと見ることができ、ノードＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６２のオフ電流は、シリコン半導体などで形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６２のリークによる、ノードＦＧに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１６２により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
【００５３】
例えば、トランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
【００５４】
また、開示する発明の半導体装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
【００５５】
図１（Ａ）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図１（Ｂ）のように考えることが可能である。つまり、図１（Ｂ）では、トランジスタ１６０および容量素子１６４が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞれ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。
【００５６】
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリーク電流が十分に小さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ、Ｒ２≧ＲＯＳを満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１６２のオフ電流によって決定されることになる。
【００５７】
逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外のリーク電流（例えば、ソース電極とゲート電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示する半導体装置は、Ｒ１≧ＲＯＳ、およびＲ２≧ＲＯＳの関係を満たすものであることが望ましいといえる。
【００５８】
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２の関係を満たすことが望ましい。Ｃ１を大きくすることで、書き込み及び読み出しワード線ＣによってノードＦＧの電位を制御する際に、書き込み及び読み出しワード線Ｃの電位を効率よくノードＦＧに与えることができるようになり、書き込み及び読み出しワード線Ｃに与える電位間（例えば、読み出しの電位と、非読み出しの電位）の電位差を低く抑えることができるためである。
【００５９】
このように、上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１およびＲ２は、トランジスタ１６０のゲート絶縁層や容量素子１６４の絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
【００６０】
本実施の形態で示す半導体装置においては、ノードＦＧが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。
【００６１】
フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
【００６２】
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
【００６３】
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対する優位点である。例えば、本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下とすることができる。
【００６４】
さらに、容量素子１６４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０を構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４を構成する絶縁層の面積Ｓ１と、トランジスタ１６０においてゲート容量を構成する絶縁層の面積Ｓ２とが、２・Ｓ２≧Ｓ１（望ましくはＳ２≧Ｓ１）を満たしつつ、Ｃ１≧Ｃ２を実現することが容易である。すなわち、容量素子１６４を構成する絶縁層の面積を小さくしつつ、Ｃ１≧Ｃ２を実現することが容易である。具体的には、例えば、容量素子１６４を構成する絶縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、トランジスタ１６０のゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εｒ２＝３〜４とすることができる。
【００６５】
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。
【００６６】
〈基本回路２〉
図２は、図１（Ａ）に示すメモリセルを２行×２列のマトリクス状に配置したメモリセルアレイの回路図である。図２におけるメモリセル１７０の構成は、図１（Ａ）と同様である。ただし、図２（Ａ）においては、ソース線ＳＬが２列のメモリセルにおいて共通化された構造を有している。また、図２（Ｂ）においては、ソース線ＳＬが２行のメモリセルにおいて共通化された構造を有している。
【００６７】
図２（Ａ）および図２（Ｂ）に示すように、ソース線ＳＬを２列、若しくは、２行で共通化された構造をすることで、メモリセル１７０に接続する信号線の本数を共通化しない場合の４本から、３．５本（３本＋１／２本）へと削減することができる。
【００６８】
なお、ソース線ＳＬを共通化させる列数（または行数）は、２列（２行）に限定されるものではなく、３列（または３行）以上の複数列（または複数行）のメモリセルにおいて共通した構造としてもよい。共通化させるソース線ＳＬの列数（または行数）は、共通化による寄生抵抗および寄生容量を考慮し、好適な値を適宜選択すれば良い。また、共通化させる列数（または行数）が多い程、メモリセル１７０に接続される信号線の本数を削減することができるため好ましい。
【００６９】
図２において、ソース線ＳＬは、ソース線切り替え回路１９４と接続されている。ここで、ソース線切り替え回路１９４は、ソース線ＳＬの他に、ソース線切り替え信号線ＳＬＣと接続されている。
【００７０】
図２（Ａ）および図２（Ｂ）に示す半導体装置において、データの書き込み、保持、および読み出しは、図１の場合と同様であり、前述の記載を参酌することができる。なお、例えば、ノードＦＧに電源電位ＶＤＤまたは接地電位ＧＮＤのいずれかを与える場合であって、ノードＦＧに電源電位ＶＤＤを与えた場合に保持されるデータをデータ”１”、ノードＦＧに接地電位ＧＮＤを与えた場合に保持されるデータをデータ”０”とする場合において、具体的な書き込みの動作は次の通りである。まず、メモリセル１７０に接続される書き込み及び読み出しワード線Ｃの電位をＧＮＤとし、書き込みワード線ＯＳＧをＶＤＤとしてメモリセル１７０を選択する。これにより、ビット線ＢＬの電位が、選択されたメモリセル１７０のノードＦＧに供給される。
【００７１】
ここで、ノードＦＧに接地電位ＧＮＤが与えられる場合（すなわち、データ”０”が保持される場合）には、ｐチャネル型トランジスタであるトランジスタ１６０のゲート電極にオン状態となる電位が与えられることとなる。その場合において、ビット線ＢＬとソース線ＳＬに電流が生じてノードＦＧに書き込む電位が上昇することを抑制するために、ソース線ＳＬの電位を接地電位ＧＮＤとする必要がある。
【００７２】
そこで、ソース線切り替え信号線ＳＬＣの信号によってソース線切り替え回路１９４の信号経路を切り換えることで、ソース線ＳＬに接地電位ＧＮＤを供給する。
【００７３】
当該動作の特徴は、書き込み期間において、ソース線ＳＬの電位を接地電位ＧＮＤとする点にある。これにより、ノードＦＧにトランジスタ１６０がオン状態となる電位が与えられる場合でも、ビット線ＢＬとソース線ＳＬに電流が生じることを抑制できる。
【００７４】
また、図２に示すように、メモリセル１７０をアレイ状に配置して用いる場合には、読み出し期間に、所望のメモリセル１７０の情報のみを読み出せることが必要になる。このように、所定のメモリセル１７０の情報を読み出し、それ以外のメモリセル１７０の情報を読み出さないためには、読み出さないメモリセル１７０を非選択状態とする必要がある。
【００７５】
例えば、基本回路１で示したように、ノードＦＧに電源電位ＶＤＤまたは接地電位ＧＮＤのいずれかを与える場合であって、ノードＦＧに電源電位ＶＤＤを与えた場合に保持されるデータをデータ”１”、ノードＦＧに接地電位ＧＮＤを与えた場合に保持されるデータをデータ”０”とする場合においては、ソース線ＳＬをＧＮＤとし、書き込み及び読み出しワード線ＣをＶＤＤとし、書き込みワード線ＯＳＧをＧＮＤとすることでメモリセル１７０を非選択状態とすることができる。
【００７６】
書き込み及び読み出しワード線ＣをＶＤＤとすることで、ノードＦＧの電位は容量素子１６４との容量結合によってＶＤＤ分上昇する。データ”１”であるＶＤＤがノードＦＧに書き込まれている場合は、ＶＤＤ分上昇してＶＤＤ＋ＶＤＤ＝２ＶＤＤになり、Ｖｇｓ＿ｐが、Ｖｔｈ＿ｐよりも大きくなるため、ｐチャネル型トランジスタであるトランジスタ１６０はオフ状態となる。一方、データ”０”であるＧＮＤがノードＦＧに書き込まれている場合は、ＶＤＤ分上昇してＧＮＤ＋ＶＤＤ＝ＶＤＤとなり、Ｖｇｓ＿ｐがＶｔｈ＿ｐよりも大きくなるため、ｐチャネル型トランジスタであるトランジスタ１６０はオフ状態となる。すなわち、書き込み及び読み出しワード線ＣをＶＤＤとすることで、ノードＦＧに保持されたデータによらずに、トランジスタ１６０をオフ状態、すなわち、メモリセル１７０を非選択状態とすることができる。
【００７７】
なお、仮に読み出し用のトランジスタ１６０にｎチャネル型トランジスタを用いるとすると、書き込み及び読み出しワード線Ｃを０Ｖとしても、ｎチャネル型トランジスタのゲート電極の電位が該トランジスタのしきい値より高くなった場合に、全てのメモリセルをオフ状態にできるとは限らない。したがって、メモリセルを非選択状態とするために非選択行の書き込み及び読み出しワード線Ｃに負電位を供給する必要がある。しかしながら、本実施の形態に示す半導体装置では、読み出し用のトランジスタにｐチャネル型トランジスタを用いているため、非選択行の書き込み及び読み出しワード線Ｃを正電位とすることでメモリセルをオフ状態とすることが可能である。したがって、メモリセルにおいて負電位を生成する回路を設ける必要がなくなるため、消費電力を削減し、且つ半導体装置を小型化することができる。
【００７８】
また、上述のように本実施の形態に示す半導体装置では、保持期間及びスタンバイ期間において、書き込み及び読み出しワード線ＣをＧＮＤとし、且つ、ビット線ＢＬとソース線ＳＬを同電位、好ましくは共にＧＮＤとする。書き込み及び読み出しワード線ＣをＧＮＤとすることで、当該書き込み及び読み出しワード線Ｃに接続された全てのメモリセルが選択状態となるが、ビット線ＢＬとソース線ＳＬが同電位であるため、Ｖｄｓ＿ｐは０Ｖとなり、ビット線ＢＬとソース線ＳＬ間の電流を抑制することができる。このように保持期間において、書き込み及び読み出しワード線ＣをＧＮＤとすることで、Ｖｄｓ＿ＯＳを低減し、トランジスタ１６２のオフ電流をさらに低減させることができるため、メモリセルの保持特性をより向上させることが可能となる。
【００７９】
図３に、図２に係る半導体装置の書き込み、保持、及び読み出し動作に係るタイミングチャートの例を示す。タイミングチャート中のＯＳＧ、Ｃ等の名称は、タイミングチャートに示す電位が与えられる配線を示しており、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に、＿１、＿ｍ、＿ｎ等を付すことで区別している。なお、開示する発明は以下に示す配列に限らない。
【００８０】
図３は、（ｍ×ｎ）個（但し、ｍ及びｎはそれぞれ２以上の整数）のメモリセルを有し、１行１列目のメモリセルにデータ”１”、１行ｎ列目のメモリセルにデータ”０”、ｍ行１列のメモリセルにデータ”０”、ｍ行ｎ列目のメモリセルにデータ”１”をそれぞれ書き込み、保持期間を経て、書き込まれた全データを読み出す場合の各配線間の電位の関係を示すものである。
【００８１】
スタンバイ期間において、書き込みワード線ＯＳＧをＧＮＤとし、書き込み及び読み出しワード線ＣをＧＮＤとする。また、全てのビット線ＢＬとソース線ＳＬとを同電位とする。図３においては、ビット線ＢＬおよびソース線ＳＬをＧＮＤとする。
【００８２】
書き込み期間において、まず、選択行の書き込みワード線ＯＳＧを電源電位ＶＤＤより高い電位（高電位：ＶＨ）とし、書き込み及び読み出しワード線ＣをＧＮＤとし、非選択行の書き込みワード線ＯＳＧをＧＮＤとし、書き込み及び読み出しワード線ＣをＶＤＤとすることで、書き込む行を選択する。
【００８３】
なお、メモリセル１７０のノードＦＧに書き込む電位を、トランジスタ１６２のしきい値電圧（Ｖｔｈ＿ＯＳ）分降下させないようにするためには、書き込みワード線ＯＳＧの電位をビット線ＢＬの電位＋Ｖｔｈ＿ＯＳよりも高くする必要がある。したがって、例えば、ノードＦＧにＶＤＤを書き込む（すなわちデータ”１”を書き込む）場合には、ＶＨをＶＤＤ＋Ｖｔｈ＿ＯＳ以上とする。ただし、ノードＦＧに書き込まれる電位がＶｔｈ＿ＯＳ分降下しても問題がない場合には、選択行の書き込みワード線ＯＳＧの電位をＶＤＤとしてもよい。
【００８４】
次いで、書き込み行選択のタイミングより遅らせて、ビット線ＢＬからメモリセルへデータを入力する。例えば、データ”１”を書き込む場合であれば、ビット線ＢＬにＶＤＤを供給し、データ”０”を書き込む場合であれば、ビット線ＢＬにＧＮＤを入力する。
【００８５】
本実施の形態で示す半導体装置は、保持期間及びスタンバイ期間において、メモリセルに接続された書き込み及び読み出しワード線Ｃが全て選択状態のＧＮＤであるので、ビット線ＢＬからメモリセルへのデータ入力が、書き込み行選択のタイミングより早いタイミングで行われた場合、トランジスタ１６０を介してビット線ＢＬとソース線ＳＬ間に電流が流れる場合がある。例えば、ノードＦＧにデータ”０”が保持されたメモリセルに、データ”１”を上書きする場合、保持期間において書き込み及び読み出しワード線ＣはＧＮＤであるため、ノードＦＧはＧＮＤとなる。ここで、書き込み行選択より早いタイミングで、ビット線ＢＬがＶＤＤとなると、Ｖｇｓ＿Ｐは−ＶＤＤとなるため、ｐチャネル型トランジスタであるトランジスタ１６０がオン状態となる。また、ソース線ＳＬはＧＮＤであるから、Ｖｄｓ＿ｐはＶＤＤとなり、トランジスタ１６０のドレインとソース間（ビット線ＢＬとソース線ＳＬ間）に電流が流れることとなる。そこで、ビット線ＢＬからメモリセルへのデータ入力のタイミング（ビット線ＢＬがＶＤＤへ立ち上がるタイミング）を書き込み行選択のタイミング（書き込みワード線ＯＳＧがＶＨへ立ち上がるタイミング）よりも遅らせることで、ビット線ＢＬとソース線ＳＬ間の電流の流れを抑制することができる。
【００８６】
次いで、書き込みワード線ＯＳＧをＧＮＤとし、書き込みワード線ＯＳＧをＧＮＤとするタイミングよりも遅らせてビット線ＢＬをＧＮＤとする。ビット線ＢＬをＧＮＤとするタイミングが早いと、メモリセルへのデータの誤書き込みが生じることがあるためである。
【００８７】
最後に、ビット線ＢＬをＧＮＤとするタイミングよりも遅らせて、全ての行の書き込み及び読み出しワード線ＣをＧＮＤとして、すべてのメモリセルを選択状態とする。ビット線ＢＬをＧＮＤとするタイミングより、書き込み及び読み出しワード線ＣをＧＮＤとするタイミングが早いと、上述したようにトランジスタ１６０のドレインとソース間に電流が流れる場合があるためである。
【００８８】
なお、書き込み期間において、ノードＦＧに接地電位ＧＮＤが与えられる場合において、ビット線ＢＬとソース線ＳＬに電流が生じることを抑制するために、ソース線ＳＬの電位を接地電位ＧＮＤとする。当該駆動は、ソース線切り替え信号線ＳＬＣの信号によってソース線切り替え回路１９４の信号経路を切り換えることで行われる。
【００８９】
保持期間においては、全ての配線においてスタンバイ期間と同様の電位とする。
【００９０】
読み出し期間において、まず選択行の書き込み及び読み出しワード線ＣをＧＮＤとし、非選択行の書き込み及び読み出しワード線ＣをＶＤＤにすることで読み出す行を選択する。書き込みワード線ＯＳＧは選択、または非選択に係わらずＧＮＤとする。
【００９１】
次いで、読み出し行選択のタイミングより遅らせてソース線ＳＬをＶＤＤまたはＶＲとする。上述したように、本実施の形態で示す半導体装置は、保持期間及びスタンバイ期間において、メモリセルに接続された書き込み及び読み出しワード線Ｃが全て選択状態のＧＮＤであるので、ソース線ＳＬのＶＤＤまたはＶＲへの立ち上がりが、読み出し行選択のタイミングより早いタイミングで行われた場合、トランジスタ１６０を介してビット線ＢＬとソース線ＳＬ間に電流が流れる場合がある。例えば、ノードＦＧにデータ”０”が保持されている場合、保持期間において書き込み及び読み出しワード線ＣはＧＮＤであるため、ノードＦＧはＧＮＤとなる。ここで、読み出し行選択より早いタイミングでソース線ＳＬがＶＤＤとなると、Ｖｇｓ＿Ｐは−ＶＤＤとなるため、ｐチャネル型トランジスタであるトランジスタ１６０がオン状態となる。また、ビット線ＢＬはＧＮＤであるから、Ｖｄｓ＿ｐはＶＤＤとなり、トランジスタ１６０のドレインとソース間（ビット線ＢＬとソース線ＳＬ間）に電流が流れることとなる。そこで、ソース線ＳＬがＶＤＤまたはＶＲへ立ち上がるタイミングを読み出し行選択のタイミングよりも遅らせることで、ビット線ＢＬとソース線ＳＬ間の電流の流れを抑制することができる。
【００９２】
最後に、ソース線ＳＬをＧＮＤにするタイミングより遅らせて、書き込み及び読み出しワード線ＣをＧＮＤとする。ソース線ＳＬをＧＮＤとするタイミングより、書き込み及び読み出しワード線ＣをＧＮＤとするタイミングが早いと、上述したようにトランジスタ１６０のドレインとソース間に電流が流れるためである。
【００９３】
以上示したように、図２に示す回路構成の半導体装置では、ソース線ＳＬを複数列（または複数行）で共通化することで、メモリセルアレイの面積の縮小を図ることができるため、ダイサイズの縮小を実現することができる。また、ダイサイズの縮小により、半導体装置作製のコストを低減することができる、または、歩留まりを向上させることができる。
【００９４】
また、本実施の形態で示す半導体装置の駆動方法を用いることで、スタンバイ期間及び保持期間において、トランジスタ１６２のドレインとソース間の電圧を小さくすることが可能である。よって、トランジスタ１６２のリーク電流（オフ電流）をより削減することができるため、保持特性の向上を図ることができる。また、スタンバイ期間及び保持期間のトランジスタ１６２のドレインとソース間の電圧を小さくすることで、トランジスタ１６２の電圧ストレスを軽減することが可能となるため、半導体装置の信頼性を向上させることができる。
【００９５】
〈応用例１〉
次に、図１に示す回路を応用したより具体的な回路構成について、図４および図５を参照して説明する。なお、以下の説明においては、書き込み用トランジスタ（トランジスタ１６２）にｎチャネル型トランジスタを用い、読み出し用トランジスタ（トランジスタ１６０）にｐチャネル型トランジスタを用いる場合を例に説明する。なお、図４の回路図において、斜線を有する配線は、複数の信号線を含む配線である。
【００９６】
図４は、（ｍ×ｎ）個のメモリセル１７０を有する半導体装置の回路図の一例である。図４中のメモリセル１７０の構成は、図１（Ａ）と同様である。
【００９７】
図４に示す半導体装置は、ｍ本（ｍは２以上の整数）の書き込みワード線ＯＳＧと、ｍ本の書き込み及び読み出しワード線Ｃと、ｎ本（ｎは２以上の整数）のビット線ＢＬと、ソース線ＳＬと、メモリセル１７０が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイと、昇圧回路１８０と、アドレスデコーダを含む第１の駆動回路１８２と、ロードライバを含む第２の駆動回路１９２と、ページバッファを含む第３の駆動回路１９０と、コントローラを含む第４の駆動回路１８４と、入出力制御回路を含む第５の駆動回路１８６と、ソース線切り替え回路１９４と、を有する。なお、駆動回路の数は、図４に限られるものではなく、各機能を有する駆動回路を組み合わせて用いてもよく、または、各駆動回路に含まれる機能を分割して用いてもよい。
【００９８】
図４に示す半導体装置において、第１の駆動回路１８２はアドレスデコーダを含む。アドレスデコーダは、アドレス選択信号線Ａをデコードし、デコードしたアドレス選択信号を、行選択信号線ＲＡＤＲと、ページバッファアドレス選択信号線ＰＢＡＤＲに出力する回路である。アドレス選択信号線Ａは、メモリセル１７０の行方向のアドレス選択信号と、ページバッファのアドレス選択信号が入力される端子であり、メモリセル１７０の行数、列数、またはページバッファの構成によって、１本〜複数本となる。行選択信号線ＲＡＤＲは、メモリセルの行方向のアドレスを指定する信号線である。ページバッファアドレス選択信号線ＰＢＡＤＲは、ページバッファのアドレスを指定する信号線である。
【００９９】
第２の駆動回路１９２は、ロードライバを含む。ロードライバは、第１の駆動回路１８２に含まれるアドレスデコーダから出力される行選択信号線ＲＡＤＲからの信号をもとに、メモリセル１７０の行方向の選択信号、書き込みワード線ＯＳＧへの信号、書き込み及び読み出しワード線Ｃへの信号を出力する。
【０１００】
昇圧回路１８０は、配線ＶＨ−Ｌによって第２の駆動回路１９２と接続され、昇圧回路１８０に入力される一定電位（例えば、電源電位ＶＤＤ）を昇圧して、第２の駆動回路１９２に該一定電位よりも高い電位（ＶＨ）を出力する。メモリセル１７０のノードＦＧに書き込む電位を、書き込み用トランジスタであるトランジスタ１６２のしきい値電圧（Ｖｔｈ＿ＯＳ）分降下させないようにするためには、書き込みワード線ＯＳＧの電位をビット線ＢＬの電位＋Ｖｔｈ＿ＯＳよりも高くする必要がある。したがって、例えば、ノードＦＧに電源電位ＶＤＤを書き込む場合には、ＶＨをＶＤＤ＋Ｖｔｈ＿ＯＳ以上とする。ただし、ノードＦＧに書き込まれる電位がＶｔｈ＿ＯＳ分降下しても問題がない場合には、昇圧回路１８０を設けなくともよい。
【０１０１】
第３の駆動回路１９０は、ページバッファを含む。ページバッファは、データラッチとセンスアンプの機能を有している。データラッチとしての機能は、内部データ入出力信号線ＩＮＴＤＩＯ、若しくはビット線ＢＬから出力されるデータを一時的に保存し、その保存したデータを内部データ入出力信号線ＩＮＴＤＩＯ、若しくはビット線ＢＬに出力する。センスアップとしての機能は、読み出し時にメモリセルから出力されるビット線ＢＬをセンシングするものである。
【０１０２】
第４の駆動回路１８４は、コントローラを含み、チップイネーブルバー信号線ＣＥＢ、ライトイネーブルバー信号線ＷＥＢ、またはリードイネーブルバー信号線ＲＥＢからの信号によって、第１の駆動回路１８２、第２の駆動回路１９２、第３の駆動回路１９０、第５の駆動回路１８６、ソース線切り替え回路１９４、昇圧回路１８０を制御する信号を生成する回路である。
【０１０３】
チップイネーブルバー信号線ＣＥＢは、回路全体の選択信号を出力する信号線であり、アクティブ時のみ、入力信号の入力受け付け、及び出力信号の出力を行う。また、ライトイネーブルバー信号線ＷＥＢは、第３の駆動回路１９０内のページバッファのラッチデータを、メモリセルアレイへ書き込みを行うことを許可する信号を出力する信号線である。また、リードイネーブルバー信号線ＲＥＢは、メモリセルアレイのデータの読み出しを許可する信号を出力する信号線である。また、第４の駆動回路１８４は、昇圧回路制御信号線ＢＣＣによって、昇圧回路１８０と接続されている。昇圧回路制御信号線ＢＣＣは、第４の駆動回路１８４内のコントローラから出力させる昇圧回路の制御信号を伝達する配線であり、回路構成によって、０本〜複数本となる。また、第４の駆動回路１８４は、ページバッファ制御信号線ＰＢＣによって第３の駆動回路１９０と接続されている。ページバッファ制御信号線ＰＢＣは、第４の駆動回路１８４内のコントローラから出力させるページバッファの制御信号を伝達する配線であり、回路構成によって、０本〜複数本となる。また、第４の駆動回路１８４は、ロードライバ制御信号線ＲＤＲＶＣによって、第２の駆動回路１９２と接続されている。また、第４の駆動回路１８４は、ソース線切り替え信号線ＳＬＣによって、ソース線切り替え回路１９４と接続されている。
【０１０４】
また、第４の駆動回路１８４内には、遅延回路を設け、該遅延回路をページバッファ制御信号線ＰＢＣ、ロードライバ制御信号線ＲＤＲＶＣ、ソース線切り替え信号線ＳＬＣと接続するのが好ましい。例えば、遅延回路とページバッファ制御信号線ＰＢＣとを接続し、ページバッファ制御信号線ＰＢＣへ遅延信号を供給することで、ビット線ＢＬの電位の変化を遅らせることができる。また、遅延回路とロードライバ制御信号線ＲＤＲＶＣとを接続し、ロードライバ制御信号線ＲＤＲＶＣへ遅延信号を供給することで、書き込み及び読み出しワード線Ｃの電位の変化を遅らせることができる。また、遅延回路とソース線切り替え信号線ＳＬＣとを接続し、ソース線切り替え信号線ＳＬＣへ遅延信号を供給することで、ソース線ＳＬの電位の変化を遅らせることができる。これらによって、メモリセル１７０への誤書き込みを抑制することができる。
【０１０５】
ソース線切り替え回路１９４は、第４の駆動回路１８４内のコントローラからのソース線切り替え信号を基にソース線ＳＬの電位を切り替える回路である。ソース線切り替え回路１９４は、ソース線ＳＬの電位を切り替える機能を有していれば良く、マルチプレクサ、インバータ等を用いても良い。ソース線切り替え信号線ＳＬＣは、第４の駆動回路１８４内のコントローラから出力されるソース線ＳＬの電位を切り替える信号を伝達する配線である。回路構成によって、信号線本数は１本〜複数本となる。
【０１０６】
第５の駆動回路１８６は、入出力制御回路を含む。入出力制御回路は、データ入出力信号線ＤＩＯからの入力信号を内部データ入出力信号線ＩＮＴＤＩＯに出力するか、内部データ入出力信号線ＩＮＴＤＩＯからの入力信号をデータ入出力信号線ＤＩＯに出力するための回路である。データ入出力信号線ＤＩＯ端子は、外部からのデータが入力されるか、外部へメモリデータが出力される端子である。回路構成によって、信号線本数は１本〜複数本となる。内部データ入出力信号線ＩＮＴＤＩＯは、入出力制御回路の出力信号をページバッファに入力するか、ページバッファの出力信号を入出力制御回路に入力する信号線である。回路構成によって、信号線本数は１本〜複数本となる。また、データ入出力信号線ＤＩＯは、データ入力用信号線とデータ出力用信号線に分けても良い。
【０１０７】
なお、第４の駆動回路１８４内に設けられる遅延回路として、図５（Ａ）に示すような偶数個のインバータを直列に接続した回路を用いることができる。また、図５（Ｂ）に示すように、直列に接続した偶数個のインバータに容量素子を付加した構成や、図５（Ｃ）に示すように、直列に接続した偶数個のインバータに抵抗を付加した構成としてもよい。さらに、図５（Ｄ）に示すように、直列に接続した偶数個のインバータ回路に、抵抗および容量素子を付加した構成としてもよい。なお、遅延回路の構成は、これらに限られるものではない。
【０１０８】
以上のように、図４に示す回路構成の半導体装置では、ソース線ＳＬを複数列で共通化することで、メモリセルアレイの面積の縮小を図ることができるため、ダイサイズの縮小を実現することができる。また、ダイサイズの縮小により、半導体装置作製のコストを低減することができ、または、歩留まりを向上させることができる。
【０１０９】
なお、開示する発明の半導体装置に関する動作方法、動作電圧などについては、上述の構成に限定されず、半導体装置の動作が実現される態様において適宜変更することが可能である。
【０１１０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１１１】
（実施の形態２）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について図６乃至図１１を参照して説明する。
【０１１２】
〈半導体装置の断面構成および平面構成〉
図６は、半導体装置の構成の一例である。図６（Ａ）には、半導体装置の断面を、図６（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図６（Ａ）は、図６（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。図６（Ａ）および図６（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有する。ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。図６に示す半導体装置は、メモリセルとして用いることができる。
【０１１３】
なお、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０１１４】
図６におけるトランジスタ１６０は、半導体基板５００上の半導体層中に設けられたチャネル形成領域１３４と、チャネル形成領域１３４を挟むように設けられた不純物領域１３２（ソース領域およびドレイン領域とも記す）と、チャネル形成領域１３４上に設けられたゲート絶縁層１２２ａと、ゲート絶縁層１２２ａ上にチャネル形成領域１３４と重畳するように設けられたゲート電極１２８ａと、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
【０１１５】
また、半導体基板５００上の半導体層中に設けられた不純物領域１２６には、導電層１２８ｂが接続されている。ここで、導電層１２８ｂは、トランジスタ１６０のソース電極やドレイン電極としても機能する。また、不純物領域１３２と不純物領域１２６との間には、不純物領域１３０が設けられている。また、トランジスタ１６０を覆うように絶縁層１３６、絶縁層１３８、および絶縁層１４０が設けられている。なお、高集積化を実現するためには、図６に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１２８ａの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１３２を設けても良い。
【０１１６】
図６におけるトランジスタ１６２は、絶縁層１４０などの上に設けられた酸化物半導体層１４４と、酸化物半導体層１４４と電気的に接続されているソース電極（またはドレイン電極）１４２ａ、およびドレイン電極（またはソース電極）１４２ｂと、酸化物半導体層１４４、ソース電極１４２ａおよびドレイン電極１４２ｂを覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８ａと、を有する。
【０１１７】
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去され、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
【０１１８】
また、酸化物半導体層１４４は、アルカリ金属及びアルカリ土類金属等の不純物が十分に除去されたものであるのが好ましい。例えば、酸化物半導体層１４４のナトリウム濃度は、５×１０１６ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以下、さらに好ましくは１×１０１５ｃｍ−３以下であり、リチウム濃度は、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下であり、カリウム濃度は、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とする。なお、上述の酸化物半導体層１４４中のナトリウム濃度、リチウム濃度、及びカリウム濃度は、それぞれ二次イオン質量分析法（ＳＩＭＳ）で測定されるものである。
【０１１９】
アルカリ金属及びアルカリ土類金属は酸化物半導体にとっては悪性の不純物であり、少ないほうがよい。特にアルカリ金属のうち、Ｎａは酸化物半導体層に接する絶縁層が酸化物であった場合、その中に拡散し、Ｎａ＋となる。また、酸化物半導体層内において、金属と酸素の結合を分断し、あるいは結合中に割り込む。その結果、トランジスタ特性の劣化（例えば、ノーマリオン化（しきい値の負へのシフト）、移動度の低下等）をもたらす。加えて、特性のばらつきの原因ともなる。このような問題は、特に酸化物半導体層中の水素の濃度が十分に低い場合において顕著となる。したがって、酸化物半導体層中の水素の濃度が５×１０１９ｃｍ−３以下、特に５×１０１８ｃｍ−３以下である場合には、アルカリ金属の濃度を上記の値にすることが強く求められる。
【０１２０】
なお、図６のトランジスタ１６２では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層１４４を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層１４４の汚染を防止できる。
【０１２１】
図６における容量素子１６４は、ドレイン電極１４２ｂ、ゲート絶縁層１４６、および導電層１４８ｂ、とで構成される。すなわち、ドレイン電極１４２ｂは、容量素子１６４の一方の電極として機能し、導電層１４８ｂは、容量素子１６４の他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。また、酸化物半導体層１４４とゲート絶縁層１４６とを積層させる場合には、ドレイン電極１４２ｂと、導電層１４８ｂとの絶縁性を十分に確保することができる。さらに、容量が不要の場合は、容量素子１６４を設けない構成とすることもできる。
【０１２２】
本実施の形態では、トランジスタ１６２および容量素子１６４が、トランジスタ１６０と少なくとも一部が重畳するように設けられている。このような平面レイアウトを採用することにより、高集積化を図ることができる。例えば、最小加工寸法をＦとして、メモリセルの占める面積を１５Ｆ２〜２５Ｆ２とすることが可能である。
【０１２３】
トランジスタ１６２および容量素子１６４の上には、絶縁層１５０が設けられている。そして、ゲート絶縁層１４６および絶縁層１５０に形成された開口には、配線１５４が設けられている。配線１５４は、メモリセルの一と他のメモリセルとを接続する配線であり、図２の回路図におけるビット線ＢＬに相当する。配線１５４は、ソース電極１４２ａ及び導電層１２８ｂを介して、不純物領域１２６に接続されている。これにより、トランジスタ１６０におけるソース領域またはドレイン領域と、トランジスタ１６２におけるソース電極１４２ａと、をそれぞれ異なる配線に接続する場合と比較して、配線の数を削減することができるため、半導体装置の集積度を向上させることができる。
【０１２４】
また、導電層１２８ｂを設けることにより、不純物領域１２６とソース電極１４２ａとが接続する位置と、ソース電極１４２ａと配線１５４とが接続する位置を、重畳して設けることができる。このような平面レイアウトを採用することにより、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。
【０１２５】
〈ＳＯＩ基板の作製方法〉
次に、上記半導体装置の作製に用いられるＳＯＩ基板の作製方法の一例について、図７を参照して説明する。
【０１２６】
まず、ベース基板として半導体基板５００を準備する（図７（Ａ）参照）。半導体基板５００としては、単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いることができる。また、半導体基板として、太陽電池級シリコン（ＳＯＧ−Ｓｉ：Ｓｏｌａｒ Ｇｒａｄｅ Ｓｉｌｉｃｏｎ）基板などを用いても良い。また、多結晶半導体基板を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。
【０１２７】
なお、半導体基板５００に変えて、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。
【０１２８】
半導体基板５００は、その表面をあらかじめ洗浄しておくことが好ましい。具体的には、半導体基板５００に対して、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）等を用いて洗浄を行うのが好ましい。
【０１２９】
次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板５１０を用いる（図７（Ｂ）参照）。なお、ここでは、ボンド基板として単結晶のものを用いるが、ボンド基板の結晶性を単結晶に限る必要はない。
【０１３０】
単結晶半導体基板５１０としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることもできる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）、直径１６インチ（４００ｍｍ）サイズの円形のものが代表的である。なお、単結晶半導体基板５１０の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結晶半導体基板５１０は、ＣＺ（チョクラルスキー）法やＦＺ（フローティングゾーン）法を用いて作製することができる。
【０１３１】
単結晶半導体基板５１０の表面には酸化膜５１２を形成する（図７（Ｃ）参照）。なお、汚染物除去の観点から、酸化膜５１２の形成前に、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）等を用いて単結晶半導体基板５１０の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に吐出して洗浄してもよい。
【０１３２】
酸化膜５１２は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層させて形成することができる。上記酸化膜５１２の作製方法としては、熱酸化法、ＣＶＤ法、スパッタリング法などがある。また、ＣＶＤ法を用いて酸化膜５１２を形成する場合、良好な貼り合わせを実現するためには、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）等の有機シランを用いて酸化シリコン膜を形成することが好ましい。
【０１３３】
本実施の形態では、単結晶半導体基板５１０に熱酸化処理を行うことにより酸化膜５１２（ここでは、ＳｉＯｘ膜）を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。
【０１３４】
例えば、塩素（Ｃｌ）が添加された酸化性雰囲気中で単結晶半導体基板５１０に熱酸化処理を行うことにより、塩素酸化された酸化膜５１２を形成することができる。この場合、酸化膜５１２は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不純物である重金属（例えば、Ｆｅ、Ｃｒ、Ｎｉ、Ｍｏ等）を捕集して金属の塩化物を形成し、これを外方に除去して単結晶半導体基板５１０の汚染を低減させることができる。
【０１３５】
なお、酸化膜５１２に含有させるハロゲン原子は塩素原子に限られない。酸化膜５１２にはフッ素原子を含有させてもよい。単結晶半導体基板５１０表面をフッ素酸化する方法としては、ＨＦ溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、ＮＦ３を酸化性雰囲気に添加して熱酸化処理を行う方法などがある。
【０１３６】
次に、イオンを電界で加速して単結晶半導体基板５１０に照射し、添加することで、単結晶半導体基板５１０の所定の深さに結晶構造が損傷した脆化領域５１４を形成する（図７（Ｄ）参照）。
【０１３７】
脆化領域５１４が形成される領域の深さは、イオンの運動エネルギー、イオンの質量と電荷、イオンの入射角などによって調節することができる。また、脆化領域５１４は、イオンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さで、単結晶半導体基板５１０から分離される単結晶半導体層の厚さを調節することができる。例えば、単結晶半導体層の厚さが、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下程度となるように平均侵入深さを調節すれば良い。
【０１３８】
当該イオンの照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことができる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成された全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する。
【０１３９】
本実施の形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板５１０に添加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンについては、Ｈ３＋の比率を高くすると良い。具体的には、Ｈ＋、Ｈ２＋、Ｈ３＋の総量に対してＨ３＋の割合が５０％以上（より好ましくは８０％以上）となるようにする。Ｈ３＋の割合を高めることで、イオン照射の効率を向上させることができる。
【０１４０】
なお、添加するイオンは水素に限定されない。ヘリウムなどのイオンを添加しても良い。また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例えば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、異なる工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体層の表面荒れを抑えることが可能である。
【０１４１】
なお、イオンドーピング装置を用いて脆化領域５１４を形成する場合には、重金属も同時に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜５１２を介してイオンの照射を行うことによって、これら重金属による単結晶半導体基板５１０の汚染を防ぐことができる。
【０１４２】
次に、半導体基板５００と、単結晶半導体基板５１０とを対向させ、酸化膜５１２を介して密着させる。これにより、半導体基板５００と、単結晶半導体基板５１０とが貼り合わされる（図７（Ｅ）参照）。なお、単結晶半導体基板５１０と貼り合わせる半導体基板５００の表面に酸化膜または窒化膜を成膜してもよい。
【０１４３】
貼り合わせの際には、半導体基板５００または単結晶半導体基板５１０の一箇所に、０．００１Ｎ／ｃｍ２以上１００Ｎ／ｃｍ２以下、例えば、１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると、密着させた部分において半導体基板５００と酸化膜５１２の接合が生じ、当該部分を始点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素結合が作用しており、常温で行うことができる。
【０１４４】
なお、単結晶半導体基板５１０と半導体基板５００とを貼り合わせる前には、貼り合わせに係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導体基板５１０と半導体基板５００との界面での接合強度を向上させることができる。
【０１４５】
表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理の組み合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いても良いし、異なるドライ処理どうしを組み合わせて用いても良い。
【０１４６】
なお、貼り合わせの後には、接合強度を増加させるための熱処理を行ってもよい。この熱処理の温度は、脆化領域５１４における分離が生じない温度（例えば、室温以上４００℃未満）とする。また、この温度範囲で加熱しながら、半導体基板５００と酸化膜５１２とを接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、マイクロ波加熱装置などを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の一態様がこれに限定して解釈されるものではない。
【０１４７】
次に、熱処理を行うことにより、単結晶半導体基板５１０を脆化領域において分離して、半導体基板５００上に、酸化膜５１２を介して単結晶半導体層５１６を形成する（図７（Ｆ）参照）。
【０１４８】
なお、上記分離の際の熱処理温度は、できる限り低いものであることが望ましい。分離の際の温度が低いほど、単結晶半導体層５１６の表面荒れを抑制できるためである。具体的には、例えば、上記分離の際の熱処理温度は、３００℃以上６００℃以下とすればよく、４００℃以上５００℃以下とすると、より効果的である。
【０１４９】
なお、単結晶半導体基板５１０を分離した後には、単結晶半導体層５１６に対して、５００℃以上の温度で熱処理を行い、単結晶半導体層５１６中に残存する水素の濃度を低減させてもよい。
【０１５０】
次に、単結晶半導体層５１６の表面にレーザー光を照射することによって、表面の平坦性を向上させ、かつ欠陥を低減させた単結晶半導体層５１８を形成する（図７（Ｇ）参照）。なお、レーザー光の照射処理に代えて、熱処理を行っても良い。
【０１５１】
なお、本実施の形態においては、単結晶半導体層５１６の分離に係る熱処理の直後に、レーザー光の照射処理を行っているが、本発明の一態様はこれに限定して解釈されない。単結晶半導体層５１６の分離に係る熱処理の後にエッチング処理を施して、単結晶半導体層５１６表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行っても良いし、単結晶半導体層５１６表面の平坦性を向上させてからレーザー光の照射処理を行ってもよい。なお、上記エッチング処理としては、ウェットエッチング、ドライエッチングのいずれを用いてもよい。また、本実施の形態においては、上述のようにレーザー光を照射した後、単結晶半導体層５１６の膜厚を小さくする薄膜化工程を行ってもよい。単結晶半導体層５１６の薄膜化には、ドライエッチングまたはウェットエッチングの一方、または双方を用いればよい。
【０１５２】
以上の工程により、良好な特性の単結晶半導体層５１８を有するＳＯＩ基板を得ることができる（図７（Ｇ）参照）。
【０１５３】
〈半導体装置の作製方法〉
次に、上記のＳＯＩ基板を用いた半導体装置の作製方法について、図８乃至図１１を参照して説明する。
【０１５４】
〈下部のトランジスタの作製方法〉
はじめに下部のトランジスタ１６０の作製方法について、図８および図９を参照して説明する。なお、図８および図９は、図７に示す方法で作成したＳＯＩ基板の一部であって、図６（Ａ）に示す下部のトランジスタに相当する断面工程図である。
【０１５５】
まず、単結晶半導体層５１８を島状に加工して、半導体層１２０を形成する（図８（Ａ）参照）。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素や、ｐ型の導電性を付与する不純物元素を半導体層に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
【０１５６】
次に、半導体層１２０を覆うように絶縁層１２２を形成する（図８（Ｂ）参照）。絶縁層１２２は、後にゲート絶縁層となるものである。絶縁層１２２は、例えば、半導体層１２０表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層１２２は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層１２２の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。ここでは、プラズマＣＶＤ法を用いて、酸化シリコンを含む絶縁層を単層で形成することとする。
【０１５７】
次に、絶縁層１２２上にマスク１２４を形成し、一導電性を付与する不純物元素を半導体層１２０に添加して、不純物領域１２６を形成する（図８（Ｃ）参照）。なお、ここでは、不純物元素を添加した後、マスク１２４は除去する。
【０１５８】
次に、絶縁層１２２上にマスクを形成し、絶縁層１２２が不純物領域１２６と重畳する領域の一部を除去することにより、ゲート絶縁層１２２ａを形成する（図８（Ｄ）参照）。絶縁層１２２の除去方法として、ウェットエッチングまたはドライエッチングなどのエッチング処理を用いることができる。
【０１５９】
次に、ゲート絶縁層１２２ａ上にゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極１２８ａおよび導電層１２８ｂを形成する（図８（Ｅ）参照）。
【０１６０】
ゲート電極１２８ａおよび導電層１２８ｂに用いる導電層としては、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。また、導電層の加工は、レジストマスクを用いたエッチングによって行うことができる。
【０１６１】
次に、ゲート電極１２８ａおよび導電層１２８ｂをマスクとして、一導電型を付与する不純物元素を半導体層に添加して、チャネル形成領域１３４、不純物領域１３２、および不純物領域１３０を形成する（図９（Ａ）参照）。ここでは、ｐ型トランジスタを形成するために、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加する。ここで、添加される不純物元素の濃度は適宜設定することができる。また、不純物元素を添加した後には、活性化のための熱処理を行う。ここで、不純物領域の濃度は、不純物領域１２６、不純物領域１３２、不純物領域１３０の順に高くなる。
【０１６２】
次に、ゲート絶縁層１２２ａ、ゲート電極１２８ａ、導電層１２８ｂを覆うように、絶縁層１３６、絶縁層１３８および絶縁層１４０を形成する（図９（Ｂ）参照）。
【０１６３】
絶縁層１３６、絶縁層１３８、絶縁層１４０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１３６、絶縁層１３８、絶縁層１４０に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１３６、絶縁層１３８、絶縁層１４０には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１３６や絶縁層１３８、絶縁層１４０は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。本実施の形態では、絶縁層１３６として酸化窒化シリコン、絶縁層１３８として窒化酸化シリコン、絶縁層１４０として酸化シリコンを用いる場合について説明する。なお、ここでは、絶縁層１３６、絶縁層１３８および絶縁層１４０の積層構造としているが、開示する発明の一態様はこれに限定されない。１層または２層としても良いし、４層以上の積層構造としても良い。
【０１６４】
次に、絶縁層１３８および絶縁層１４０にＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、絶縁層１３８および絶縁層１４０を平坦化する（図９（Ｃ）参照）。ここでは、絶縁層１３８が一部露出されるまで、ＣＭＰ処理を行う。絶縁層１３８に窒化酸化シリコンを用い、絶縁層１４０に酸化シリコンを用いた場合、絶縁層１３８はエッチングストッパとして機能する。
【０１６５】
次に、絶縁層１３８および絶縁層１４０にＣＭＰ処理やエッチング処理を行うことにより、ゲート電極１２８ａおよび導電層１２８ｂの上面を露出させる（図９（Ｄ）参照）。ここでは、ゲート電極１２８ａおよび導電層１２８ｂが一部露出されるまで、エッチング処理を行う。当該エッチング処理は、ドライエッチングを用いることが好適であるが、ウェットエッチングを用いてもよい。ゲート電極１２８ａおよび導電層１２８ｂの一部を露出させる工程において、後に形成されるトランジスタ１６２の特性を向上させるために、絶縁層１３６、絶縁層１３８、絶縁層１４０の表面は可能な限り平坦にしておくことが好ましい。
【０１６６】
以上の工程により、下部のトランジスタ１６０を形成することができる（図９（Ｄ）参照）。
【０１６７】
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【０１６８】
〈上部のトランジスタの作製方法〉
次に、上部のトランジスタ１６２の作製方法について、図１０および図１１を参照して説明する。
【０１６９】
まず、ゲート電極１２８ａ、導電層１２８ｂ、絶縁層１３６、絶縁層１３８、絶縁層１４０などの上に酸化物半導体層を形成し、当該酸化物半導体層を加工して、酸化物半導体層１４４を形成する（図１０（Ａ）参照）。なお、酸化物半導体層を形成する前に、絶縁層１３６、絶縁層１３８、絶縁層１４０の上に、下地として機能する絶縁層を設けても良い。当該絶縁層は、スパッタリング法をはじめとするＰＶＤ法やプラズマＣＶＤ法などのＣＶＤ法などを用いて形成することができる。
【０１７０】
酸化物半導体層に用いる材料としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材料や、Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いることができる。また、上記の材料にＳｉＯ２を含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物膜、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
【０１７１】
また、酸化物半導体層は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いた薄膜とすることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎ、またはＧａおよびＣｏなどを用いることができる。
【０１７２】
また、酸化物半導体層の厚さは、３ｎｍ以上３０ｎｍ以下とするのが望ましい。酸化物半導体層を厚くしすぎると（例えば、膜厚を５０ｎｍ以上）、トランジスタがノーマリオンとなる恐れがあるためである。
【０１７３】
酸化物半導体層は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。
【０１７４】
本実施の形態では、酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物ターゲットを用いたスパッタリング法により形成する。
【０１７５】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物ターゲットとしては、例えば、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の酸化物ターゲットを用いることができる。なお、ターゲットの材料および組成を上述に限定する必要はない。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比の酸化物ターゲットを用いることもできる。
【０１７６】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【０１７７】
酸化物ターゲットの充填率は、９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができるためである。
【０１７８】
成膜の雰囲気は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。
【０１７９】
例えば、酸化物半導体層は、次のように形成することができる。
【０１８０】
まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、２００℃を超えて５００℃以下、好ましくは３００℃を超えて５００℃以下、より好ましくは３５０℃以上４５０℃以下となるように加熱する。
【０１８１】
次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素化物などの不純物（より好ましくは炭素原子を含む化合物も）などが除去されているため、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を低減することができる。
【０１８２】
成膜中の基板温度が低温（例えば、１００℃以下）の場合、酸化物半導体に水素原子を含む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温となるため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込まれにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減することができる。
【０１８３】
成膜条件の一例として、基板とターゲットの間との距離を６０ｍｍ、圧力を０．４Ｐａ、直流（ＤＣ）電源を０．５ｋＷ、基板温度を４００℃、成膜雰囲気を酸素（酸素流量比率１００％）雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるため好ましい。
【０１８４】
なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、基板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。
【０１８５】
酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
【０１８６】
その後、酸化物半導体層１４４に対して、熱処理（第１の熱処理）を行ってもよい。熱処理を行うことによって、酸化物半導体層１４４中に含まれる水素原子を含む物質をさらに除去し、酸化物半導体層１４４の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。熱処理の温度は、不活性ガス雰囲気下、２５０℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１８７】
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層１４４は大気に触れさせず、水や水素の混入が生じないようにする。
【０１８８】
ところで、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【０１８９】
次に、酸化物半導体層１４４などの上に、ソース電極およびドレイン電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ソース電極１４２ａ、ドレイン電極１４２ｂを形成する（図１０（Ｂ）参照）。
【０１９０】
導電層は、ＰＶＤ法や、ＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【０１９１】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極１４２ａおよびドレイン電極１４２ｂへの加工が容易であるというメリットがある。
【０１９２】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【０１９３】
導電層のエッチングは、形成されるソース電極１４２ａおよびドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソース電極１４２ａ、ドレイン電極１４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４６の被覆性を向上し、段切れを防止することができる。
【０１９４】
上部のトランジスタのチャネル長（Ｌ）は、ソース電極１４２ａ、およびドレイン電極１４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
【０１９５】
次に、ソース電極１４２ａ、ドレイン電極１４２ｂを覆い、かつ、酸化物半導体層１４４の一部と接するように、ゲート絶縁層１４６を形成する（図１０（Ｃ）参照）。
【０１９６】
ゲート絶縁層１４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０１９７】
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【０１９８】
また、酸化物半導体層１４４に接する絶縁層（本実施の形態においては、ゲート絶縁層１４６）は、第１３族元素および酸素を含む絶縁材料としてもよい。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁層に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。
【０１９９】
ここで、第１３族元素を含む絶縁材料とは、絶縁材料に一または複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
【０２００】
例えば、ガリウムを含有する酸化物半導体層に接してゲート絶縁層を形成する場合に、ゲート絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層とゲート絶縁層の界面特性を良好に保つことができる。また、酸化物半導体層と酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半導体層と絶縁層の界面における水素のパイルアップを低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。
【０２０１】
また、酸化物半導体層１４４に接する絶縁層は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。
【０２０２】
例えば、酸化物半導体層１４４に接する絶縁層として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２Ｏｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。また、酸化物半導体層１４４に接する絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。または、酸化物半導体層１４４に接する絶縁層として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
【０２０３】
酸素ドープ処理等を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁層を形成することができる。このような領域を備える絶縁層と酸化物半導体層が接することにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、または酸化物半導体層と絶縁層の界面における酸素不足欠陥を低減することができる。
【０２０４】
なお、化学量論的組成比より酸素が多い領域を有する絶縁層は、ゲート絶縁層１４６に代えて、酸化物半導体層１４４の下地膜として形成する絶縁層に適用しても良く、ゲート絶縁層１４６および下地絶縁層の双方に適用しても良い。
【０２０５】
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、脱水化または脱水素化処理後の酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【０２０６】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。
【０２０７】
上述のように、第１の熱処理及び第２の熱処理を適用することで、酸化物半導体層１４４を、その主成分以外の不純物が極力含まれないように高純度化することができる。
【０２０８】
次に、ゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極１４８ａおよび導電層１４８ｂを形成する（図１０（Ｄ）参照）。
【０２０９】
ゲート電極１４８ａおよび導電層１４８ｂは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極１４８ａおよび導電層１４８ｂは、単層構造としても良いし、積層構造としても良い。
【０２１０】
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および導電層１４８ｂ上に、絶縁層１５０を形成する（図１１（Ａ）参照）。絶縁層１５０は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層１５０には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１５０の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層１５０の単層構造としているが、開示する発明の一態様はこれに限定されず、２層以上の積層構造としても良い。
【０２１１】
次に、ゲート絶縁層１４６、絶縁層１５０に、ソース電極１４２ａにまで達する開口を形成する。その後、絶縁層１５０上にソース電極１４２ａと接する配線１５４を形成する（図１１（Ｂ）参照）。なお、当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
【０２１２】
配線１５４は、ＰＶＤ法や、ＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【０２１３】
より具体的には、例えば、絶縁層１５０の開口を含む領域にＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではソース電極１４２ａ）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０２１４】
絶縁層１５０に形成する開口は、導電層１２８ｂと重畳する領域に形成することが望ましい。このような領域に開口を形成することで、コンタクト領域に起因する素子面積の増大を抑制することができる。
【０２１５】
ここで、導電層１２８ｂを用いずに、不純物領域１２６とソース電極１４２ａとの接続と、ソース電極１４２ａと配線１５４との接続とを重畳させる場合について説明する。この場合、不純物領域１２６上に形成された絶縁層１３６、絶縁層１３８および絶縁層１４０に開口（下部のコンタクトと呼ぶ）を形成し、下部のコンタクトにソース電極１４２ａを形成した後、ゲート絶縁層１４６および絶縁層１５０において、下部のコンタクトと重畳する領域に開口（上部のコンタクトと呼ぶ）を形成し、配線１５４を形成することになる。下部のコンタクトと重畳する領域に上部のコンタクトを形成する際に、エッチングにより下部のコンタクトに形成されたソース電極１４２ａが断線してしまうおそれがある。これを避けるために、下部のコンタクトと上部のコンタクトが重畳しないように形成することにより、素子面積が増大するという問題がおこる。
【０２１６】
本実施の形態に示すように、導電層１２８ｂを用いることにより、ソース電極１４２ａを断線させることなく、上部のコンタクトの形成が可能となる。これにより、下部のコンタクトと上部のコンタクトを重畳させて設けることができるため、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。
【０２１７】
次に、配線１５４を覆うように絶縁層１５６を形成する（図１１（Ｃ）参照）。
【０２１８】
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２、および容量素子１６４が完成する（図１１（Ｃ）参照）。
【０２１９】
なお、トランジスタ１６２において、酸化物半導体層１４４とソース電極１４２ａ、ドレイン電極１４２ｂとの間に、ソース領域及びドレイン領域として機能する酸化物導電層をバッファ層として設けてもよい。図６（Ａ）のトランジスタ１６２に酸化物導電層を設けたトランジスタ１６２Ａ、１６２Ｂを図１３（Ａ）（Ｂ）に示す。
【０２２０】
図１３（Ａ）（Ｂ）のトランジスタ１６２Ａ、１６２Ｂは、酸化物半導体層１４４とソース電極１４２ａ、ドレイン電極１４２ｂとの間に、ソース領域及びドレイン領域として機能する酸化物導電層４０４ａ、４０４ｂが形成されている。図１３（Ａ）（Ｂ）のトランジスタ１６２Ａ、１６２Ｂは作製工程により酸化物導電層４０４ａ、４０４ｂの形状が異なる例である。
【０２２１】
図１３（Ａ）のトランジスタ１６２Ａでは、酸化物半導体膜と酸化物導電膜の積層を形成し、酸化物半導体膜と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層１４４と酸化物導電膜を形成する。酸化物半導体層及び酸化物導電膜上にソース電極１４２ａ、ドレイン電極１４２ｂを形成した後、ソース電極１４２ａ、ドレイン電極１４２ｂをマスクとして、島状の酸化物導電膜をエッチングし、ソース領域およびドレイン領域となる酸化物導電層４０４ａ、４０４ｂを形成する。
【０２２２】
図１３（Ｂ）のトランジスタ１６２Ｂでは、酸化物半導体層１４４上に酸化物導電膜を形成し、その上に金属導電膜を形成し、酸化物導電膜および金属導電膜を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層４０４ａ、４０４ｂ、ソース電極１４２ａ、ドレイン電極１４２ｂを形成する。
【０２２３】
なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件（エッチング材の種類、濃度、エッチング時間等）を適宜調整する。
【０２２４】
酸化物導電層４０４ａ、４０４ｂの成膜方法は、スパッタリング法や真空蒸着法（電子ビーム蒸着法など）や、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化シリコンとインジウムスズ酸化物の化合物、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。また、上記材料に酸化珪素を含ませてもよい。
【０２２５】
ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層１４４とソース電極１４２ａ、ドレイン電極１４２ｂとの間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ１６２Ａ、１６２Ｂが高速動作をすることができる。
【０２２６】
また、酸化物半導体層１４４、酸化物導電層４０４ａ、４０４ｂ、ソース電極１４２ａ、ドレイン電極１４２ｂの構成とすることによって、トランジスタ１６２Ａ、１６２Ｂの耐圧を向上させることができる。
【０２２７】
本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。そして、オフ電流も十分に小さくなる。例えば、トランジスタ１６２の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。
【０２２８】
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタのオフ電流を十分に低減することが容易になる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
【０２２９】
また、本実施の形態において示す半導体装置では、配線を共通化することも可能であり、集積度が十分に高められた半導体装置を実現することができる。
【０２３０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２３１】
（実施の形態３）
本実施の形態では、上記実施の形態２において、トランジスタ１６２の半導体層に用いることのできる酸化物半導体層の一形態を、図１４を用いて説明する。
【０２３２】
本実施の形態の酸化物半導体層は、第１の結晶性酸化物半導体層上に第１の結晶性酸化物半導体層よりも厚い第２の結晶性酸化物半導体層を有する積層構造である。
【０２３３】
絶縁層４００上に絶縁層４３７を形成する。なお、図１４における絶縁層４３７は、上記実施の形態２における絶縁層１４０に相当する。本実施の形態では、絶縁層４３７として、ＰＣＶＤ法またはスパッタリング法を用いて、５０ｎｍ以上６００ｎｍ以下の膜厚の酸化物絶縁層を形成する。例えば、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層を用いることができる。
【０２３４】
次に、絶縁層４３７上に膜厚１ｎｍ以上１０ｎｍ以下の第１の酸化物半導体膜を形成する。第１の酸化物半導体膜の形成は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は２００℃以上４００℃以下とする。
【０２３５】
本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度２５０℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚５ｎｍの第１の酸化物半導体膜を成膜する。
【０２３６】
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下とする。第１の加熱処理によって第１の結晶性酸化物半導体層４５０ａを形成する（図１４（Ａ）参照）。
【０２３７】
第１の加熱処理の温度にもよるが、第１の加熱処理によって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、ｃ軸配向した結晶が得られる。第１の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に１層または複数層形成され、これが膜厚方向に成長して重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。
【０２３８】
第１の加熱処理によって、酸化物絶縁層である絶縁層４３７中の酸素を第１の結晶性酸化物半導体層４５０ａとの界面またはその近傍（界面からプラスマイナス５ｎｍ）に拡散させて、第１の結晶性酸化物半導体層の酸素欠損を低減する。従って、下地絶縁層として用いられる絶縁層４３７は、膜中（バルク中）、第１の結晶性酸化物半導体層４５０ａと絶縁層４３７の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在することが好ましい。
【０２３９】
次いで、第１の結晶性酸化物半導体層４５０ａ上に１０ｎｍよりも厚い第２の酸化物半導体膜を形成する。第２の酸化物半導体膜の形成は、スパッタリング法を用い、その成膜時における基板温度は２００℃以上４００℃以下とする。成膜時における基板温度を２００℃以上４００℃以下とすることにより、第１の結晶性酸化物半導体層の表面上に接して成膜する酸化物半導体層にプリカーサの整列が起き、所謂、秩序性を持たせることができる。
【０２４０】
本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度４００℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚２５ｎｍの第２の酸化物半導体膜を成膜する。
【０２４１】
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第２の加熱処理を行う。第２の加熱処理の温度は、４００℃以上７５０℃以下とする。第２の加熱処理によって第２の結晶性酸化物半導体層４５０ｂを形成する（図１４（Ｂ）参照）。第２の加熱処理は、窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行うことにより、第２の結晶性酸化物半導体層の高密度化及び欠陥数の減少を図る。第２の加熱処理によって、第１の結晶性酸化物半導体層４５０ａを核として膜厚方向、即ち底部から内部に結晶成長が進行して第２の結晶性酸化物半導体層４５０ｂが形成される。
【０２４２】
また、絶縁層４３７の形成から第２の加熱処理までの工程を大気に触れることなく連続的に行うことが好ましい。絶縁層４３７の形成から第２の加熱処理までの工程は、水素及び水分をほとんど含まない雰囲気（不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など）下に制御することが好ましく、例えば、水分については露点−４０℃以下、好ましくは露点−５０℃以下の乾燥窒素雰囲気とする。
【０２４３】
次いで、第１の結晶性酸化物半導体層４５０ａと第２の結晶性酸化物半導体層４５０ｂからなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層４５３を形成する（図１４（Ｃ）参照）。図では、第１の結晶性酸化物半導体層４５０ａと第２の結晶性酸化物半導体層４５０ｂの界面を点線で示し、酸化物半導体積層と説明しているが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示している。
【０２４４】
酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、当該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。
【０２４５】
なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
【０２４６】
また、上記作製方法により、得られる第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、ｃ軸配向を有していることを特徴の一つとしている。ただし、第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造でもない構造であり、ｃ軸配向を有した結晶（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ； ＣＡＡＣとも呼ぶ）を含む酸化物を有する。なお、第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、一部に結晶粒界を有している。
【０２４７】
なお、第１及び第２の結晶性酸化物半導体層は、少なくともＺｎを有する酸化物材料であり、四元系金属酸化物であるＩｎ−Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料や、Ｚｎ−Ｏ系の材料などがある。また、Ｉｎ−Ｓｉ−Ｇａ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｇａ−Ｂ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｂ−Ｚｎ−Ｏ系の材料を用いてもよい。また、上記の材料にＳｉＯ２を含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物膜、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
【０２４８】
また、第１の結晶性酸化物半導体層上に第２の結晶性酸化物半導体層を形成する２層構造に限定されず、第２の結晶性酸化物半導体層の形成後に第３の結晶性酸化物半導体層を形成するための成膜と加熱処理のプロセスを繰り返し行って、３層以上の積層構造としてもよい。
【０２４９】
上記作製方法で形成された酸化物半導体積層からなる酸化物半導体層４５３を、本明細書に開示する半導体装置に適用できるトランジスタ１６２に、適宜用いることができる。
【０２５０】
また、酸化物半導体層として本実施の形態の酸化物半導体積層を用いたトランジスタにおいては、酸化物半導体層の一方の面から他方の面に電界が印加されることはなく、また、電流が酸化物半導体積層の厚さ方向（一方の面から他方の面に流れる方向、具体的に図６（Ａ）では上下方向）に流れる構造ではない。電流は、主として、酸化物半導体積層の界面を流れるトランジスタ構造であるため、トランジスタに光照射が行われ、またはＢＴストレスが与えられても、トランジスタ特性の劣化は抑制される、または低減される。
【０２５１】
本実施の形態で示す酸化物半導体層４５３のような第１の結晶性酸化物半導体層と第２の結晶性酸化物半導体層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。
【０２５２】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２５３】
（実施の形態４）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１２を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラなどのカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
【０２５４】
図１２（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０２５５】
図１２（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
【０２５６】
図１２（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０２５７】
図１２（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１２（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
【０２５８】
図１２（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【０２５９】
図１２（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０２６０】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
【０２６１】
（実施の形態５）
本実施の形態では、図１（Ａ）に示した回路構成を有する半導体装置において、情報の書き込みと、読み出しに要する時間について説明する。
【０２６２】
まず、図１（Ａ）に示した回路構成を有する半導体装置において、書き込み時にビット線ＢＬに電源電位ＶＤＤまたは接地電位ＧＮＤを与えたときの、ビット線ＢＬの電位の時間変化を測定した。図１５に、測定により得られた、ビット線ＢＬにおける電位の時間変化を示す。
【０２６３】
なお、電源電位ＶＤＤは、メモリセルにデータ”１”を書き込む場合に、ビット線に与えられる電位である。また、接地電位ＧＮＤは、メモリセルにデータ”０”を書き込む場合に、ビット線に与えられる電位である。
【０２６４】
図１５では、データ”１”の書き込み時におけるビット線ＢＬの波形として、接地電位ＧＮＤに保たれていたビット線ＢＬに、３Ｖの電源電位ＶＤＤを、測定開始から約８０ｎｓｅｃ後に与えた場合の、ビット線ＢＬの電位の時間変化を実線６００で示している。また、図１５では、データ”０”の書き込み時におけるビット線ＢＬの波形として、ビット線ＢＬに接地電位ＧＮＤを与えている場合の、ビット線ＢＬの電位の時間変化を実線６０１で示している。
【０２６５】
図１５の実線６０１に示すように、データ”０”を書き込む場合、ビット線ＢＬの電位は約０Ｖを維持している。一方、図１５の実線６００に示すように、データ”１”を書き込む場合、ビット線ＢＬへの電源電位ＶＤＤの供給が開始されてから、約４０ｎｓｅｃ後には、ビット線ＢＬの電位は約２．４Ｖまで上昇していることが確認された。
【０２６６】
よって、ビット線ＢＬへの電源電位ＶＤＤの供給に要する時間は、４０ｎｓｅｃ程度であることが分かった。
【０２６７】
次いで、図１（Ａ）に示した回路構成を有する半導体装置において、トランジスタ１６２が有するゲート電極に電位ＶＨが供給されている時間（書き込み時間：Ｗｒｉｔｅ Ｔｉｍｅ）を変化させた場合の、メモリセルの閾値ウィンドウを測定した。図１６に、測定により得られた、書き込み時間と、メモリセルの閾値ウィンドウの関係を示す。
【０２６８】
なお、測定は、データ”０”を書き込む場合に、ビット線ＢＬに接地電位ＧＮＤを与え、データ”１”を書き込む場合に、ビット線ＢＬに電源電位ＶＤＤを与えて行った。そして、電位ＶＨは４．５Ｖ、電源電位ＶＤＤは３Ｖとした。
【０２６９】
なお、メモリセルの閾値ウィンドウとは、データ”０”を書き込んだ時におけるメモリセルの閾値電圧と、データ”１”を書き込んだ時におけるメモリセルの閾値電圧によって構成される。また、メモリセルの閾値電圧とは、トランジスタ１６０をオンの状態にするのに必要な、書き込み及び読み出しワード線Ｃの電位を意味する。
【０２７０】
図１６では、データ”１”を書き込んだ場合の、書き込み時間と、メモリセルの閾値電圧の関係を実線６０２で示す。また、図１６では、データ”０”を書き込んだ場合の、書き込み時間と、メモリセルの閾値電圧の関係を、実線６０３で示す。
【０２７１】
図１６の実線６０２に示すように、ビット線ＢＬに電源電位ＶＤＤが与えられている場合、書き込み時間が１０ｍｓｅｃの時に、メモリセルの閾値電圧は約−２Ｖであった。また、図１６の実線６０３に示すように、ビット線ＢＬに接地電位ＧＮＤが与えられている場合、書き込み時間が１０ｍｓｅｃの時に、メモリセルの閾値電圧は約３Ｖであった。そして、いずれの場合も、書き込み時間を１０ｎｓｅｃまで短くしても、メモリセルの閾値電圧に大きな変化は見られなかった。
【０２７２】
よって、１０ｎｓｅｃ程度の書き込み時間で、メモリセルへの情報の書き込みが可能であることが分かった。
【０２７３】
次いで、図１（Ａ）に示した回路構成を有する半導体装置において、データの読み出し時において、ソース線ＳＬに電位ＶＲを供給し、書き込み及び読み出しワード線Ｃに電源電位ＶＤＤを供給したときの、ビット線ＢＬの電位の時間変化を測定した。図１７に、測定により得られた、ビット線ＢＬにおける電位の時間変化を示す。
【０２７４】
なお、ビット線ＢＬは、予め接地電位ＧＮＤを与えることでプリチャージしておく。また、ソース線ＳＬに与える電位ＶＲは２Ｖとし、電源電位ＶＤＤは３Ｖとした。
【０２７５】
また、図１７では、データの書き込み時にデータ”１”が書き込まれたメモリセルにて、読み出し時のビット線ＢＬの電位の時間変化を、実線６０４で示した。そして、データの書き込み時にデータ”０”が書き込まれたメモリセルにて、読み出し時のビット線ＢＬの電位の時間変化を、実線６０５で示した。
【０２７６】
図１７の実線６０４及び実線６０５に示すように、プリチャージが終了するとビット線ＢＬの電位が上昇し始め、プリチャージ終了から約１５０ｎｓｅｃ後に、データ”０”に対応するビット線ＢＬと、データ”１”に対応するビット線ＢＬの電位差が、約０．２Ｖとなっていることが確認された。また、データ”０”に対応するビット線ＢＬの電位は、プリチャージ終了から約７０ｎｓｅｃ後で、約０．２Ｖまで上昇していることから、１００ｎｓｅｃ以下の読み出し動作の可能性があると考えられる。
【０２７７】
従って、本発明の一態様に係る半導体装置は、高速動作を実現することができる。
【０２７８】
なお、携帯電話、スマートフォン、電子書籍などの携帯用の電子機器では、画像データを一時的に記憶する場合などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが携帯用の電子機器において用いられる理由として、フラッシュメモリなどに比べて書き込みや読み出しなどの動作が速く、画像データの処理を行う際に用いるのに適しているからである。しかし、ＳＲＡＭは動作が速いという利点があるが、１つのメモリセルが６つのトランジスタで構成されているため、メモリセルの面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときに、ＳＲＡＭのメモリセルの面積は、通常１００Ｆ２〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が、各種の半導体メモリの中で最も高い。それに対して、ＤＲＡＭは、メモリセルが１つのトランジスタと１つの容量素子で構成されている。よって、ＤＲＡＭのメモリセルの面積は、通常１０Ｆ２以下と小さい。しかし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えを行わない場合でも消費電力が発生する。本発明の一態様に係る半導体装置は、メモリセルの面積が１０Ｆ２前後であり、且つ頻繁なリフレッシュは不要である。従って、上記半導体装置は、一般的なＳＲＡＭやＤＲＡＭとは異なり、メモリセルの面積縮小化と、消費電力低減という携帯用の電子機器に適した２つのメリットを併せ持っていると言える。
【符号の説明】
【０２７９】
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１７０ メモリセル
１８０ 昇圧回路
１８２ 第１の駆動回路
１８４ 第４の駆動回路
１８６ 第５の駆動回路
１９０ 第３の駆動回路
１９２ 第２の駆動回路
１９４ ソース線切り替え回路
【技術分野】
【０００１】
開示する発明は、半導体素子を利用した半導体装置および当該半導体装置の駆動方法に関するものである。
【背景技術】
【０００２】
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
【０００３】
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
【０００４】
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにおいてはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
【０００５】
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
【０００６】
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
【０００７】
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
【０００８】
また、フローティングゲートに電荷を注入させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入、または除去のためには比較的長い時間を要し、書き込みまたは消去の高速化が容易ではないという問題もある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開昭５７−１０５８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【課題を解決するための手段】
【００１１】
開示する発明では、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。
【００１２】
また、開示する発明では、酸化物半導体を用いた書き込み用トランジスタ、該書き込み用トランジスタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発性のメモリセルを有する半導体装置を提供する。該メモリセルへの情報の書き込み及び書き換えは、書き込み用トランジスタをオン状態とすることにより、書き込み用トランジスタのソース電極またはドレイン電極の一方と、容量素子の電極の一方と、読み出し用トランジスタのゲート電極とが電気的に接続されたノードに電位を供給し、その後、書き込み用トランジスタをオフ状態とすることにより、ノードに所定量の電荷を保持させることで行う。また、保持期間において、メモリセルを選択状態とし、且つ、読み出し用トランジスタのソース電極およびドレイン電極を同電位とすることで、ノードに蓄積された電荷を保持する。また、読み出し用トランジスタとして、ｐチャネル型トランジスタを用いることで、負電位を用いずに読み出しを行う。
【００１３】
より具体的には、例えば次のような構成を採用することができる。
【００１４】
本発明の一態様は、ビット線に第１のトランジスタのソース電極と第２のトランジスタのソース電極とが電気的に接続され、書き込みワード線に第２のトランジスタのゲート電極が電気的に接続され、ソース線に第１のトランジスタのドレイン電極が電気的に接続され、書き込み及び読み出しワード線に容量素子の一方の電極が電気的に接続され、第１のトランジスタのゲート電極と、第２のトランジスタのドレイン電極と、容量素子の他方の電極が電気的に接続され、電荷が保持されるノードが構成されており、書き込み期間において、書き込みワード線に第２のトランジスタがオン状態となる電位を供給し、ソース線に接地電位を供給して、ノードに電荷を蓄積し、書き込み期間に続く保持期間において、書き込みワード線と、書き込み及び読み出しワード線とに接地電位を供給し、且つ、ソース線と、ビット線とに同電位を供給して、ノードに蓄積された電荷を保持する半導体装置の駆動方法である。
【００１５】
また、本発明の一態様は、ビット線と、ソース線と、複数の書き込みワード線と、複数の書き込み及び読み出しワード線と、複数のメモリセルを含むメモリセルアレイと、を有し、メモリセルの一において、ビット線に第１のトランジスタのソース電極と第２のトランジスタのソース電極とが電気的に接続され、書き込みワード線に第２のトランジスタのゲート電極が電気的に接続され、ソース線に第１のトランジスタのドレイン電極が電気的に接続され、書き込み及び読み出しワード線に容量素子の一方の電極が電気的に接続され、第１のトランジスタのゲート電極と、第２のトランジスタのドレイン電極と、容量素子の他方の電極が電気的に接続され、電荷が保持されるノードが構成されており、書き込み期間において、複数の書き込みワード線に、複数のメモリセルにそれぞれ含まれる第２のトランジスタがオン状態となる電位を供給し、ソース線に接地電位を供給して、複数のメモリセルにそれぞれ含まれるノードに電荷を蓄積し、書き込み期間に続く保持期間において、複数の書き込みワード線と、複数の書き込み及び読み出しワード線と、のそれぞれに、接地電位を供給し、ビット線とソース線とに同電位を供給して、複数のメモリセルにそれぞれ含まれるノードに蓄積された電荷を保持し、読み出し期間において、非選択とするメモリセルの一と接続された書き込み及び読み出しワード線の一に電源電位を供給し、選択するメモリセルの一と接続された書き込み及び読み出しワード線の一に接地電位を供給して、選択するメモリセルの一に含まれるノードに保持された電荷を読み出す半導体装置の駆動方法である。
【００１６】
また、上記の半導体装置の駆動方法において、保持期間において、ソース線と、ビット線と、に接地電位を供給してもよい。
【００１７】
また、本発明の一態様は、複数のビット線と、ソース線と、複数の書き込みワード線と、複数の書き込み及び読み出しワード線と、複数のメモリセルを含むメモリセルアレイと、を有し、メモリセルの一において、ビット線に第１のトランジスタのソース電極と第２のトランジスタのソース電極とが電気的に接続され、書き込みワード線に第２のトランジスタのゲート電極が電気的に接続され、ソース線に第１のトランジスタのドレイン電極が電気的に接続され、書き込み及び読み出しワード線に容量素子の一方の電極が電気的に接続され、第１のトランジスタのゲート電極と、第２のトランジスタのドレイン電極と、容量素子の他方の電極が電気的に接続され、電荷が保持されるノードが構成されており、書き込み期間において、複数の書き込みワード線に、複数のメモリセルにそれぞれ含まれる第２のトランジスタがオン状態となる電位を供給し、ソース線に接地電位を供給して、複数のメモリセルにそれぞれ含まれるノードに電荷を蓄積し、書き込み期間に続く保持期間において、複数の書き込みワード線と、複数の書き込み及び読み出しワード線と、のそれぞれに、接地電位を供給し、複数のビット線とソース線とに同電位を供給して、複数のメモリセルにそれぞれ含まれるノードに蓄積された電荷を保持し、読み出し期間において、非選択とするメモリセルの一と接続された書き込み及び読み出しワード線の一に電源電位を供給し、選択するメモリセルの一と接続された書き込み及び読み出しワード線の一に接地電位を供給して、選択するメモリセルの一に含まれるノードに保持された電荷を読み出す半導体装置の駆動方法である。
【００１８】
また、上記の半導体装置の駆動方法において、保持期間において、ソース線と、複数のビット線と、に接地電位を供給してもよい。
【００１９】
また、上記の半導体装置の駆動方法において、第２のトランジスタのチャネル形成領域は、酸化物半導体を含んでなるのが好ましい。
【００２０】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
【００２１】
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【００２２】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
【００２３】
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
【００２４】
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
【発明の効果】
【００２５】
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
【００２６】
また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
【００２７】
また、読み出し用トランジスタには、酸化物半導体以外の材料を適用した十分な高速動作が可能なトランジスタを用い、書き込み用トランジスタの酸化物半導体を用いたトランジスタと組み合わせることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
【００２８】
このように、酸化物半導体以外の材料を用い、十分に高速動作が可能なトランジスタと、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
【図面の簡単な説明】
【００２９】
【図１】半導体装置の回路図。
【図２】半導体装置の回路図。
【図３】タイミングチャート図。
【図４】半導体装置の回路図。
【図５】半導体装置の回路図。
【図６】半導体装置の断面図および平面図。
【図７】半導体装置の作製工程に係る断面図。
【図８】半導体装置の作製工程に係る断面図。
【図９】半導体装置の作製工程に係る断面図。
【図１０】半導体装置の作製工程に係る断面図。
【図１１】半導体装置の作製工程に係る断面図。
【図１２】半導体装置を用いた電子機器を説明するための図。
【図１３】半導体装置の断面図。
【図１４】半導体装置の作製工程に係る断面図。
【図１５】ビット線ＢＬにおける電位の時間変化の測定結果。
【図１６】メモリセルの閾値ウィンドウの測定結果。
【図１７】ビット線ＢＬにおける電位の時間変化の測定結果。
【発明を実施するための形態】
【００３０】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３１】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３２】
なお、本明細書等における「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３３】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の基本的な回路構成およびその動作について、図１および図２を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
【００３４】
〈基本回路１〉
はじめに、最も基本的な回路構成およびその動作について、図１を参照して説明する。図１（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１６０のソース電極（またはドレイン電極）と、トランジスタ１６２のソース電極（またはドレイン電極）と、は、電気的に接続され、ソース線ＳＬとトランジスタ１６０のドレイン電極（またはソース電極）とは、電気的に接続されている。また、書き込みワード線ＯＳＧと、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のドレイン電極（またはソース電極）は、容量素子１６４の電極の一方と電気的に接続され、書き込み及び読み出しワード線Ｃと、容量素子１６４の電極の他方は電気的に接続されている。なお、トランジスタ１６０のソース電極（またはドレイン電極）と、トランジスタ１６２のソース電極（またはドレイン電極）と、を電気的に接続させずに、それぞれが別の配線と電気的に接続する構成としてもよい。
【００３５】
ここで、トランジスタ１６２には、例えば、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６４を有することにより、トランジスタ１６０のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
【００３６】
なお、トランジスタ１６０の半導体材料については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。ただし、トランジスタ１６０としては、ｐチャネル型のトランジスタを用いるものとする。
【００３７】
図１（Ａ）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【００３８】
はじめに、情報の書き込みおよび保持について説明する。まず、書き込みワード線ＯＳＧの電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、トランジスタ１６２のドレイン電極（またはソース電極）と、トランジスタ１６０のゲート電極と、容量素子１６４の一方の電極が電気的に接続されたノード（ノードＦＧとも表記する）に与えられる。すなわち、ノードＦＧには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、書き込みワード線ＯＳＧの電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、ノードＦＧに与えられた電荷が保持される（保持）。
【００３９】
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
【００４０】
次に、情報の読み出しについて説明する。ソース線ＳＬに所定の電位（定電位）を与えた状態で、書き込み及び読み出しワード線Ｃに適切な電位（読み出し電位）を与えると、ノードＦＧに保持された電荷量に応じて、ビット線ＢＬは異なる電位をとる。すなわち、トランジスタ１６０のコンダクタンスは、トランジスタ１６０のゲート電極（ノードＦＧともいえる）に保持される電荷によって制御される。
【００４１】
一般に、トランジスタ１６０をｐチャネル型とすると、トランジスタ１６０のゲート電極にＱＨが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＱＬが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなる。例えば、書き込みにおいてＱＬが与えられた場合には、書き込み及び読み出しワード線Ｃの電位がＶ０（Ｖｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位）となれば、トランジスタ１６０は「オン状態」となる。ＱＨが与えられた場合には、書き込み及び読み出しワード線Ｃの電位がＶ０となっても、トランジスタ１６０は「オフ状態」のままである。このため、ビット線ＢＬの電位を判別することで、保持されている情報を読み出すことができる。
【００４２】
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、書き込みワード線ＯＳＧの電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位（新たな情報に係る電位）が、ノードＦＧに与えられる。その後、書き込みワード線ＯＳＧを、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、ノードＦＧは、新たな情報に係る電荷が与えられた状態となる。
【００４３】
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
【００４４】
以下に、一例として、ノードＦＧに電源電位ＶＤＤまたは接地電位ＧＮＤのいずれかを与えた場合の書き込み、保持、読み出しの方法について具体的に説明する。以下では、ノードＦＧに電源電位ＶＤＤを与えた場合に保持されるデータをデータ”１”、ノードＦＧに接地電位ＧＮＤを与えた場合に保持されるデータをデータ”０”とする。なお、ノードＦＧに与える電位の関係はこれに限られるものではない。
【００４５】
情報を書き込む場合（書き込み期間）には、ソース線ＳＬをＧＮＤとし、書き込み及び読み出しワード線ＣをＧＮＤとし、書き込みワード線ＯＳＧをＶＤＤとして、トランジスタ１６２をオン状態とする。そして、ノードＦＧにデータ”０”を書き込む場合には、ビット線ＢＬにはＧＮＤを与える。また、ノードＦＧにデータ”１”を書き込む場合には、トランジスタ１６２のしきい値電圧（Ｖｔｈ＿ＯＳ）分電圧降下しないように、ビット線ＢＬの電位をＶＤＤとし、書き込みワード線ＯＳＧの電位をＶＤＤ＋Ｖｔｈ＿ＯＳとするのが好ましい。
【００４６】
情報を保持する場合（保持期間）またはメモリセルをスタンバイ状態とする場合（スタンバイ期間）には、書き込みワード線ＯＳＧをＧＮＤとしてトランジスタ１６２をオフ状態にする。また、トランジスタ１６２のドレインとソース間の電圧（以下、Ｖｄｓ＿ＯＳとする）を低減するために、書き込み及び読み出しワード線ＣをＧＮＤとする。なお、書き込み及び読み出しワード線ＣをＧＮＤとすることで、ｐチャネル型トランジスタであるトランジスタ１６０を介して、ビット線ＢＬとソース線ＳＬに電流が生じうる。そこで、ビット線ＢＬとソース線ＳＬとを同電位とすることで、トランジスタ１６０のドレインとソース間の電圧（以下、Ｖｄｓ＿ｐとする）を０Ｖとして、ビット線ＢＬとソース線ＳＬ間の電流を抑制する。
【００４７】
なお、上記において、「同電位」には、「略同電位」も含まれるものとする。すなわち、上記においては、ビット線ＢＬとソース線ＳＬの間の電圧を十分に低減して、ビット線とソース線ＳＬの間に生じる電流を抑制することを目的としているため、ソース線ＳＬの電位をＧＮＤなどに固定した場合と比較して消費電力を十分に（例えば、百分の一以下に）低減できる電位など、「略同電位」とした電位が含まれるのである。また、例えば、配線抵抗などに起因する電位ずれ程度の差は十分に許容される。
【００４８】
なお、トランジスタ１６２への電圧ストレスを抑制するためには、保持期間およびスタンバイ期間においてビット線ＢＬおよびソース線ＳＬをＧＮＤとするのがより好ましい。
【００４９】
保持期間およびスタンバイ期間において、書き込み及び読み出しワード線ＣをＧＮＤとすることで、Ｖｄｓ＿ＯＳを低減することができる。例えば、書き込み期間において、ノードＦＧに、データ”１”（すなわちＶＤＤ）を書き込み、保持期間において書き込み及び読み出しワード線ＣをＶＤＤとした場合には、ノードＦＧは容量結合によってＶＤＤ増加し、２ＶＤＤとなる。この場合において、ビット線ＢＬがＧＮＤであれば、Ｖｄｓ＿ＯＳは２ＶＤＤ（＝２ＶＤＤ−ＧＮＤ）となる。一方で、同様の条件で保持期間において書き込み及び読み出しワード線ＣをＧＮＤとした場合には、ノードＦＧはＶＤＤとなり、ビット線ＢＬがＧＮＤであれば、Ｖｄｓ＿ＯＳはＶＤＤ（＝ＶＤＤ−ＧＮＤ）となるため、書き込み及び読み出しワード線ＣをＶＤＤとした場合よりも、Ｖｄｓ＿ＯＳを低減することができる。Ｖｄｓ＿ＯＳを低減することで、トランジスタ１６２のオフ電流をさらに低減させることができるため、メモリセルの保持特性をより向上させることが可能となる。
【００５０】
情報を読み出す場合（読み出し期間）には、書き込みワード線ＯＳＧをＧＮＤとし、書き込み及び読み出しワード線ＣをＧＮＤとし、ソース線ＳＬをＶＤＤもしくはＶＤＤよりいくらか低い電位（以下ＶＲと表記する）とする。ここで、ノードＦＧにデータ”１”が書き込まれている場合は、ｐチャネル型トランジスタであるトランジスタ１６０はオフ状態となり、ビット線ＢＬの電位は、読み出し開始時の電位が維持されるか、または下降する。なお、ビット線ＢＬの電位の維持または下降は、ビット線ＢＬに接続される読み出し回路に依存する。また、ノードＦＧにデータ”０”が書き込まれている場合は、トランジスタ１６０がオン状態となり、ビット線ＢＬの電位はソース線ＳＬの電位と同電位のＶＤＤもしくはＶＲとなる。したがって、ビット線ＢＬの電位を判別することで、ノードＦＧに保持されたデータ”１”またはデータ”０”を読み出すことができる。
【００５１】
なお、ノードＦＧに電位ＶＤＤが保持されている（すなわち、データ”１”が書き込まれている）場合、読み出しの際にソース線ＳＬの電位をＶＤＤとすると、トランジスタ１６０のゲートとソース間の電圧（以下、Ｖｇｓ＿ｐと表記する）は、０Ｖ（＝ＶＤＤ−ＶＤＤ）となり、Ｖｇｓ＿ｐがトランジスタ１６０のしきい値電圧（以下、Ｖｔｈ＿ｐとする）よりも大きくなるため、ｐチャネル型トランジスタであるトランジスタ１６０はオフ状態となる。ここで、ノードＦＧに書き込まれた電位がＶＤＤに満たなかった等で、ノードＦＧに保持された電位がＶＤＤよりも小さい場合であっても、ノードＦＧの電位がＶＤＤ−｜Ｖｔｈ＿ｐ｜以上であれば、Ｖｇｓ＿ｐ＝（ＶＤＤ−｜Ｖｔｈ＿ｐ｜）−ＶＤＤ＝−｜Ｖｔｈ＿ｐ｜＝Ｖｔｈ＿ｐとなりトランジスタ１６０がオフ状態となるため、正常にデータ”１”が読み出せる。しかしながら、ノードＦＧの電位がＶＤＤ−｜Ｖｔｈ＿ｐ｜より小さい場合には、Ｖｇｓ＿ｐがＶｔｈ＿ｐより小さくなるため、トランジスタ１６０はオン状態となり、データ”１”ではなくデータ”０”が読み出され、誤読み出しとなる。つまり、データ”１”を書き込んだ場合、読み出しが可能である電位の下限値は、ソース線ＳＬの電位ＶＤＤより｜Ｖｔｈ＿ｐ｜分低い、ＶＤＤ−｜Ｖｔｈ＿ｐ｜となる。一方で、読み出しの際にソース線ＳＬの電位をＶＲとすると、上述した通り、データ”１”の読み出しが可能である電位の下限値は、ソース線ＳＬの電位ＶＲよりも｜Ｖｔｈ＿ｐ｜分低い、ＶＲ−｜Ｖｔｈ＿ｐ｜となる。ここで、ＶＲはＶＤＤよりも低い電位であるので、ＶＲ−｜Ｖｔｈ＿ｐ｜はＶＤＤ−｜Ｖｔｈ＿ｐ｜より小さくなる。すなわち、ソース線ＳＬの電位をＶＲとした方が、読み出しが可能である電位の下限値は低くなる。よって、ソース線ＳＬの電位はＶＤＤとするよりもＶＲとした方がデータ”１”の読み出しが可能である電位の幅を広くすることができるため好ましい。なお上限値については、ソース線ＳＬの電位をＶＲとした場合、ノードＦＧにＶＤＤが書き込まれている場合のＶｇｓｐはＶＤＤ−ＶＲ＞Ｖｔｈ＿ｐ（∵ＶＤＤ＞ＶＲ）となり問題無くトランジスタ１６０をオフ状態とすることができる。
【００５２】
ここで、トランジスタ１６２のドレイン電極（またはソース電極）と、トランジスタ１６０のゲート電極と、容量素子１６４の一方の電極が電気的に接続されたノード（ノードＦＧ）は、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。トランジスタ１６２がオフの場合、当該ノードＦＧは絶縁体中に埋設されたと見ることができ、ノードＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６２のオフ電流は、シリコン半導体などで形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６２のリークによる、ノードＦＧに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１６２により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
【００５３】
例えば、トランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
【００５４】
また、開示する発明の半導体装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
【００５５】
図１（Ａ）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図１（Ｂ）のように考えることが可能である。つまり、図１（Ｂ）では、トランジスタ１６０および容量素子１６４が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞれ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。
【００５６】
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリーク電流が十分に小さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ、Ｒ２≧ＲＯＳを満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１６２のオフ電流によって決定されることになる。
【００５７】
逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外のリーク電流（例えば、ソース電極とゲート電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示する半導体装置は、Ｒ１≧ＲＯＳ、およびＲ２≧ＲＯＳの関係を満たすものであることが望ましいといえる。
【００５８】
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２の関係を満たすことが望ましい。Ｃ１を大きくすることで、書き込み及び読み出しワード線ＣによってノードＦＧの電位を制御する際に、書き込み及び読み出しワード線Ｃの電位を効率よくノードＦＧに与えることができるようになり、書き込み及び読み出しワード線Ｃに与える電位間（例えば、読み出しの電位と、非読み出しの電位）の電位差を低く抑えることができるためである。
【００５９】
このように、上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１およびＲ２は、トランジスタ１６０のゲート絶縁層や容量素子１６４の絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
【００６０】
本実施の形態で示す半導体装置においては、ノードＦＧが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。
【００６１】
フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
【００６２】
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
【００６３】
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対する優位点である。例えば、本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下とすることができる。
【００６４】
さらに、容量素子１６４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０を構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４を構成する絶縁層の面積Ｓ１と、トランジスタ１６０においてゲート容量を構成する絶縁層の面積Ｓ２とが、２・Ｓ２≧Ｓ１（望ましくはＳ２≧Ｓ１）を満たしつつ、Ｃ１≧Ｃ２を実現することが容易である。すなわち、容量素子１６４を構成する絶縁層の面積を小さくしつつ、Ｃ１≧Ｃ２を実現することが容易である。具体的には、例えば、容量素子１６４を構成する絶縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、トランジスタ１６０のゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εｒ２＝３〜４とすることができる。
【００６５】
このような構成を併せて用いることで、開示する発明に係る半導体装置の、より一層の高集積化が可能である。
【００６６】
〈基本回路２〉
図２は、図１（Ａ）に示すメモリセルを２行×２列のマトリクス状に配置したメモリセルアレイの回路図である。図２におけるメモリセル１７０の構成は、図１（Ａ）と同様である。ただし、図２（Ａ）においては、ソース線ＳＬが２列のメモリセルにおいて共通化された構造を有している。また、図２（Ｂ）においては、ソース線ＳＬが２行のメモリセルにおいて共通化された構造を有している。
【００６７】
図２（Ａ）および図２（Ｂ）に示すように、ソース線ＳＬを２列、若しくは、２行で共通化された構造をすることで、メモリセル１７０に接続する信号線の本数を共通化しない場合の４本から、３．５本（３本＋１／２本）へと削減することができる。
【００６８】
なお、ソース線ＳＬを共通化させる列数（または行数）は、２列（２行）に限定されるものではなく、３列（または３行）以上の複数列（または複数行）のメモリセルにおいて共通した構造としてもよい。共通化させるソース線ＳＬの列数（または行数）は、共通化による寄生抵抗および寄生容量を考慮し、好適な値を適宜選択すれば良い。また、共通化させる列数（または行数）が多い程、メモリセル１７０に接続される信号線の本数を削減することができるため好ましい。
【００６９】
図２において、ソース線ＳＬは、ソース線切り替え回路１９４と接続されている。ここで、ソース線切り替え回路１９４は、ソース線ＳＬの他に、ソース線切り替え信号線ＳＬＣと接続されている。
【００７０】
図２（Ａ）および図２（Ｂ）に示す半導体装置において、データの書き込み、保持、および読み出しは、図１の場合と同様であり、前述の記載を参酌することができる。なお、例えば、ノードＦＧに電源電位ＶＤＤまたは接地電位ＧＮＤのいずれかを与える場合であって、ノードＦＧに電源電位ＶＤＤを与えた場合に保持されるデータをデータ”１”、ノードＦＧに接地電位ＧＮＤを与えた場合に保持されるデータをデータ”０”とする場合において、具体的な書き込みの動作は次の通りである。まず、メモリセル１７０に接続される書き込み及び読み出しワード線Ｃの電位をＧＮＤとし、書き込みワード線ＯＳＧをＶＤＤとしてメモリセル１７０を選択する。これにより、ビット線ＢＬの電位が、選択されたメモリセル１７０のノードＦＧに供給される。
【００７１】
ここで、ノードＦＧに接地電位ＧＮＤが与えられる場合（すなわち、データ”０”が保持される場合）には、ｐチャネル型トランジスタであるトランジスタ１６０のゲート電極にオン状態となる電位が与えられることとなる。その場合において、ビット線ＢＬとソース線ＳＬに電流が生じてノードＦＧに書き込む電位が上昇することを抑制するために、ソース線ＳＬの電位を接地電位ＧＮＤとする必要がある。
【００７２】
そこで、ソース線切り替え信号線ＳＬＣの信号によってソース線切り替え回路１９４の信号経路を切り換えることで、ソース線ＳＬに接地電位ＧＮＤを供給する。
【００７３】
当該動作の特徴は、書き込み期間において、ソース線ＳＬの電位を接地電位ＧＮＤとする点にある。これにより、ノードＦＧにトランジスタ１６０がオン状態となる電位が与えられる場合でも、ビット線ＢＬとソース線ＳＬに電流が生じることを抑制できる。
【００７４】
また、図２に示すように、メモリセル１７０をアレイ状に配置して用いる場合には、読み出し期間に、所望のメモリセル１７０の情報のみを読み出せることが必要になる。このように、所定のメモリセル１７０の情報を読み出し、それ以外のメモリセル１７０の情報を読み出さないためには、読み出さないメモリセル１７０を非選択状態とする必要がある。
【００７５】
例えば、基本回路１で示したように、ノードＦＧに電源電位ＶＤＤまたは接地電位ＧＮＤのいずれかを与える場合であって、ノードＦＧに電源電位ＶＤＤを与えた場合に保持されるデータをデータ”１”、ノードＦＧに接地電位ＧＮＤを与えた場合に保持されるデータをデータ”０”とする場合においては、ソース線ＳＬをＧＮＤとし、書き込み及び読み出しワード線ＣをＶＤＤとし、書き込みワード線ＯＳＧをＧＮＤとすることでメモリセル１７０を非選択状態とすることができる。
【００７６】
書き込み及び読み出しワード線ＣをＶＤＤとすることで、ノードＦＧの電位は容量素子１６４との容量結合によってＶＤＤ分上昇する。データ”１”であるＶＤＤがノードＦＧに書き込まれている場合は、ＶＤＤ分上昇してＶＤＤ＋ＶＤＤ＝２ＶＤＤになり、Ｖｇｓ＿ｐが、Ｖｔｈ＿ｐよりも大きくなるため、ｐチャネル型トランジスタであるトランジスタ１６０はオフ状態となる。一方、データ”０”であるＧＮＤがノードＦＧに書き込まれている場合は、ＶＤＤ分上昇してＧＮＤ＋ＶＤＤ＝ＶＤＤとなり、Ｖｇｓ＿ｐがＶｔｈ＿ｐよりも大きくなるため、ｐチャネル型トランジスタであるトランジスタ１６０はオフ状態となる。すなわち、書き込み及び読み出しワード線ＣをＶＤＤとすることで、ノードＦＧに保持されたデータによらずに、トランジスタ１６０をオフ状態、すなわち、メモリセル１７０を非選択状態とすることができる。
【００７７】
なお、仮に読み出し用のトランジスタ１６０にｎチャネル型トランジスタを用いるとすると、書き込み及び読み出しワード線Ｃを０Ｖとしても、ｎチャネル型トランジスタのゲート電極の電位が該トランジスタのしきい値より高くなった場合に、全てのメモリセルをオフ状態にできるとは限らない。したがって、メモリセルを非選択状態とするために非選択行の書き込み及び読み出しワード線Ｃに負電位を供給する必要がある。しかしながら、本実施の形態に示す半導体装置では、読み出し用のトランジスタにｐチャネル型トランジスタを用いているため、非選択行の書き込み及び読み出しワード線Ｃを正電位とすることでメモリセルをオフ状態とすることが可能である。したがって、メモリセルにおいて負電位を生成する回路を設ける必要がなくなるため、消費電力を削減し、且つ半導体装置を小型化することができる。
【００７８】
また、上述のように本実施の形態に示す半導体装置では、保持期間及びスタンバイ期間において、書き込み及び読み出しワード線ＣをＧＮＤとし、且つ、ビット線ＢＬとソース線ＳＬを同電位、好ましくは共にＧＮＤとする。書き込み及び読み出しワード線ＣをＧＮＤとすることで、当該書き込み及び読み出しワード線Ｃに接続された全てのメモリセルが選択状態となるが、ビット線ＢＬとソース線ＳＬが同電位であるため、Ｖｄｓ＿ｐは０Ｖとなり、ビット線ＢＬとソース線ＳＬ間の電流を抑制することができる。このように保持期間において、書き込み及び読み出しワード線ＣをＧＮＤとすることで、Ｖｄｓ＿ＯＳを低減し、トランジスタ１６２のオフ電流をさらに低減させることができるため、メモリセルの保持特性をより向上させることが可能となる。
【００７９】
図３に、図２に係る半導体装置の書き込み、保持、及び読み出し動作に係るタイミングチャートの例を示す。タイミングチャート中のＯＳＧ、Ｃ等の名称は、タイミングチャートに示す電位が与えられる配線を示しており、同様の機能を有する配線が複数ある場合には、配線の名称の末尾に、＿１、＿ｍ、＿ｎ等を付すことで区別している。なお、開示する発明は以下に示す配列に限らない。
【００８０】
図３は、（ｍ×ｎ）個（但し、ｍ及びｎはそれぞれ２以上の整数）のメモリセルを有し、１行１列目のメモリセルにデータ”１”、１行ｎ列目のメモリセルにデータ”０”、ｍ行１列のメモリセルにデータ”０”、ｍ行ｎ列目のメモリセルにデータ”１”をそれぞれ書き込み、保持期間を経て、書き込まれた全データを読み出す場合の各配線間の電位の関係を示すものである。
【００８１】
スタンバイ期間において、書き込みワード線ＯＳＧをＧＮＤとし、書き込み及び読み出しワード線ＣをＧＮＤとする。また、全てのビット線ＢＬとソース線ＳＬとを同電位とする。図３においては、ビット線ＢＬおよびソース線ＳＬをＧＮＤとする。
【００８２】
書き込み期間において、まず、選択行の書き込みワード線ＯＳＧを電源電位ＶＤＤより高い電位（高電位：ＶＨ）とし、書き込み及び読み出しワード線ＣをＧＮＤとし、非選択行の書き込みワード線ＯＳＧをＧＮＤとし、書き込み及び読み出しワード線ＣをＶＤＤとすることで、書き込む行を選択する。
【００８３】
なお、メモリセル１７０のノードＦＧに書き込む電位を、トランジスタ１６２のしきい値電圧（Ｖｔｈ＿ＯＳ）分降下させないようにするためには、書き込みワード線ＯＳＧの電位をビット線ＢＬの電位＋Ｖｔｈ＿ＯＳよりも高くする必要がある。したがって、例えば、ノードＦＧにＶＤＤを書き込む（すなわちデータ”１”を書き込む）場合には、ＶＨをＶＤＤ＋Ｖｔｈ＿ＯＳ以上とする。ただし、ノードＦＧに書き込まれる電位がＶｔｈ＿ＯＳ分降下しても問題がない場合には、選択行の書き込みワード線ＯＳＧの電位をＶＤＤとしてもよい。
【００８４】
次いで、書き込み行選択のタイミングより遅らせて、ビット線ＢＬからメモリセルへデータを入力する。例えば、データ”１”を書き込む場合であれば、ビット線ＢＬにＶＤＤを供給し、データ”０”を書き込む場合であれば、ビット線ＢＬにＧＮＤを入力する。
【００８５】
本実施の形態で示す半導体装置は、保持期間及びスタンバイ期間において、メモリセルに接続された書き込み及び読み出しワード線Ｃが全て選択状態のＧＮＤであるので、ビット線ＢＬからメモリセルへのデータ入力が、書き込み行選択のタイミングより早いタイミングで行われた場合、トランジスタ１６０を介してビット線ＢＬとソース線ＳＬ間に電流が流れる場合がある。例えば、ノードＦＧにデータ”０”が保持されたメモリセルに、データ”１”を上書きする場合、保持期間において書き込み及び読み出しワード線ＣはＧＮＤであるため、ノードＦＧはＧＮＤとなる。ここで、書き込み行選択より早いタイミングで、ビット線ＢＬがＶＤＤとなると、Ｖｇｓ＿Ｐは−ＶＤＤとなるため、ｐチャネル型トランジスタであるトランジスタ１６０がオン状態となる。また、ソース線ＳＬはＧＮＤであるから、Ｖｄｓ＿ｐはＶＤＤとなり、トランジスタ１６０のドレインとソース間（ビット線ＢＬとソース線ＳＬ間）に電流が流れることとなる。そこで、ビット線ＢＬからメモリセルへのデータ入力のタイミング（ビット線ＢＬがＶＤＤへ立ち上がるタイミング）を書き込み行選択のタイミング（書き込みワード線ＯＳＧがＶＨへ立ち上がるタイミング）よりも遅らせることで、ビット線ＢＬとソース線ＳＬ間の電流の流れを抑制することができる。
【００８６】
次いで、書き込みワード線ＯＳＧをＧＮＤとし、書き込みワード線ＯＳＧをＧＮＤとするタイミングよりも遅らせてビット線ＢＬをＧＮＤとする。ビット線ＢＬをＧＮＤとするタイミングが早いと、メモリセルへのデータの誤書き込みが生じることがあるためである。
【００８７】
最後に、ビット線ＢＬをＧＮＤとするタイミングよりも遅らせて、全ての行の書き込み及び読み出しワード線ＣをＧＮＤとして、すべてのメモリセルを選択状態とする。ビット線ＢＬをＧＮＤとするタイミングより、書き込み及び読み出しワード線ＣをＧＮＤとするタイミングが早いと、上述したようにトランジスタ１６０のドレインとソース間に電流が流れる場合があるためである。
【００８８】
なお、書き込み期間において、ノードＦＧに接地電位ＧＮＤが与えられる場合において、ビット線ＢＬとソース線ＳＬに電流が生じることを抑制するために、ソース線ＳＬの電位を接地電位ＧＮＤとする。当該駆動は、ソース線切り替え信号線ＳＬＣの信号によってソース線切り替え回路１９４の信号経路を切り換えることで行われる。
【００８９】
保持期間においては、全ての配線においてスタンバイ期間と同様の電位とする。
【００９０】
読み出し期間において、まず選択行の書き込み及び読み出しワード線ＣをＧＮＤとし、非選択行の書き込み及び読み出しワード線ＣをＶＤＤにすることで読み出す行を選択する。書き込みワード線ＯＳＧは選択、または非選択に係わらずＧＮＤとする。
【００９１】
次いで、読み出し行選択のタイミングより遅らせてソース線ＳＬをＶＤＤまたはＶＲとする。上述したように、本実施の形態で示す半導体装置は、保持期間及びスタンバイ期間において、メモリセルに接続された書き込み及び読み出しワード線Ｃが全て選択状態のＧＮＤであるので、ソース線ＳＬのＶＤＤまたはＶＲへの立ち上がりが、読み出し行選択のタイミングより早いタイミングで行われた場合、トランジスタ１６０を介してビット線ＢＬとソース線ＳＬ間に電流が流れる場合がある。例えば、ノードＦＧにデータ”０”が保持されている場合、保持期間において書き込み及び読み出しワード線ＣはＧＮＤであるため、ノードＦＧはＧＮＤとなる。ここで、読み出し行選択より早いタイミングでソース線ＳＬがＶＤＤとなると、Ｖｇｓ＿Ｐは−ＶＤＤとなるため、ｐチャネル型トランジスタであるトランジスタ１６０がオン状態となる。また、ビット線ＢＬはＧＮＤであるから、Ｖｄｓ＿ｐはＶＤＤとなり、トランジスタ１６０のドレインとソース間（ビット線ＢＬとソース線ＳＬ間）に電流が流れることとなる。そこで、ソース線ＳＬがＶＤＤまたはＶＲへ立ち上がるタイミングを読み出し行選択のタイミングよりも遅らせることで、ビット線ＢＬとソース線ＳＬ間の電流の流れを抑制することができる。
【００９２】
最後に、ソース線ＳＬをＧＮＤにするタイミングより遅らせて、書き込み及び読み出しワード線ＣをＧＮＤとする。ソース線ＳＬをＧＮＤとするタイミングより、書き込み及び読み出しワード線ＣをＧＮＤとするタイミングが早いと、上述したようにトランジスタ１６０のドレインとソース間に電流が流れるためである。
【００９３】
以上示したように、図２に示す回路構成の半導体装置では、ソース線ＳＬを複数列（または複数行）で共通化することで、メモリセルアレイの面積の縮小を図ることができるため、ダイサイズの縮小を実現することができる。また、ダイサイズの縮小により、半導体装置作製のコストを低減することができる、または、歩留まりを向上させることができる。
【００９４】
また、本実施の形態で示す半導体装置の駆動方法を用いることで、スタンバイ期間及び保持期間において、トランジスタ１６２のドレインとソース間の電圧を小さくすることが可能である。よって、トランジスタ１６２のリーク電流（オフ電流）をより削減することができるため、保持特性の向上を図ることができる。また、スタンバイ期間及び保持期間のトランジスタ１６２のドレインとソース間の電圧を小さくすることで、トランジスタ１６２の電圧ストレスを軽減することが可能となるため、半導体装置の信頼性を向上させることができる。
【００９５】
〈応用例１〉
次に、図１に示す回路を応用したより具体的な回路構成について、図４および図５を参照して説明する。なお、以下の説明においては、書き込み用トランジスタ（トランジスタ１６２）にｎチャネル型トランジスタを用い、読み出し用トランジスタ（トランジスタ１６０）にｐチャネル型トランジスタを用いる場合を例に説明する。なお、図４の回路図において、斜線を有する配線は、複数の信号線を含む配線である。
【００９６】
図４は、（ｍ×ｎ）個のメモリセル１７０を有する半導体装置の回路図の一例である。図４中のメモリセル１７０の構成は、図１（Ａ）と同様である。
【００９７】
図４に示す半導体装置は、ｍ本（ｍは２以上の整数）の書き込みワード線ＯＳＧと、ｍ本の書き込み及び読み出しワード線Ｃと、ｎ本（ｎは２以上の整数）のビット線ＢＬと、ソース線ＳＬと、メモリセル１７０が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメモリセルアレイと、昇圧回路１８０と、アドレスデコーダを含む第１の駆動回路１８２と、ロードライバを含む第２の駆動回路１９２と、ページバッファを含む第３の駆動回路１９０と、コントローラを含む第４の駆動回路１８４と、入出力制御回路を含む第５の駆動回路１８６と、ソース線切り替え回路１９４と、を有する。なお、駆動回路の数は、図４に限られるものではなく、各機能を有する駆動回路を組み合わせて用いてもよく、または、各駆動回路に含まれる機能を分割して用いてもよい。
【００９８】
図４に示す半導体装置において、第１の駆動回路１８２はアドレスデコーダを含む。アドレスデコーダは、アドレス選択信号線Ａをデコードし、デコードしたアドレス選択信号を、行選択信号線ＲＡＤＲと、ページバッファアドレス選択信号線ＰＢＡＤＲに出力する回路である。アドレス選択信号線Ａは、メモリセル１７０の行方向のアドレス選択信号と、ページバッファのアドレス選択信号が入力される端子であり、メモリセル１７０の行数、列数、またはページバッファの構成によって、１本〜複数本となる。行選択信号線ＲＡＤＲは、メモリセルの行方向のアドレスを指定する信号線である。ページバッファアドレス選択信号線ＰＢＡＤＲは、ページバッファのアドレスを指定する信号線である。
【００９９】
第２の駆動回路１９２は、ロードライバを含む。ロードライバは、第１の駆動回路１８２に含まれるアドレスデコーダから出力される行選択信号線ＲＡＤＲからの信号をもとに、メモリセル１７０の行方向の選択信号、書き込みワード線ＯＳＧへの信号、書き込み及び読み出しワード線Ｃへの信号を出力する。
【０１００】
昇圧回路１８０は、配線ＶＨ−Ｌによって第２の駆動回路１９２と接続され、昇圧回路１８０に入力される一定電位（例えば、電源電位ＶＤＤ）を昇圧して、第２の駆動回路１９２に該一定電位よりも高い電位（ＶＨ）を出力する。メモリセル１７０のノードＦＧに書き込む電位を、書き込み用トランジスタであるトランジスタ１６２のしきい値電圧（Ｖｔｈ＿ＯＳ）分降下させないようにするためには、書き込みワード線ＯＳＧの電位をビット線ＢＬの電位＋Ｖｔｈ＿ＯＳよりも高くする必要がある。したがって、例えば、ノードＦＧに電源電位ＶＤＤを書き込む場合には、ＶＨをＶＤＤ＋Ｖｔｈ＿ＯＳ以上とする。ただし、ノードＦＧに書き込まれる電位がＶｔｈ＿ＯＳ分降下しても問題がない場合には、昇圧回路１８０を設けなくともよい。
【０１０１】
第３の駆動回路１９０は、ページバッファを含む。ページバッファは、データラッチとセンスアンプの機能を有している。データラッチとしての機能は、内部データ入出力信号線ＩＮＴＤＩＯ、若しくはビット線ＢＬから出力されるデータを一時的に保存し、その保存したデータを内部データ入出力信号線ＩＮＴＤＩＯ、若しくはビット線ＢＬに出力する。センスアップとしての機能は、読み出し時にメモリセルから出力されるビット線ＢＬをセンシングするものである。
【０１０２】
第４の駆動回路１８４は、コントローラを含み、チップイネーブルバー信号線ＣＥＢ、ライトイネーブルバー信号線ＷＥＢ、またはリードイネーブルバー信号線ＲＥＢからの信号によって、第１の駆動回路１８２、第２の駆動回路１９２、第３の駆動回路１９０、第５の駆動回路１８６、ソース線切り替え回路１９４、昇圧回路１８０を制御する信号を生成する回路である。
【０１０３】
チップイネーブルバー信号線ＣＥＢは、回路全体の選択信号を出力する信号線であり、アクティブ時のみ、入力信号の入力受け付け、及び出力信号の出力を行う。また、ライトイネーブルバー信号線ＷＥＢは、第３の駆動回路１９０内のページバッファのラッチデータを、メモリセルアレイへ書き込みを行うことを許可する信号を出力する信号線である。また、リードイネーブルバー信号線ＲＥＢは、メモリセルアレイのデータの読み出しを許可する信号を出力する信号線である。また、第４の駆動回路１８４は、昇圧回路制御信号線ＢＣＣによって、昇圧回路１８０と接続されている。昇圧回路制御信号線ＢＣＣは、第４の駆動回路１８４内のコントローラから出力させる昇圧回路の制御信号を伝達する配線であり、回路構成によって、０本〜複数本となる。また、第４の駆動回路１８４は、ページバッファ制御信号線ＰＢＣによって第３の駆動回路１９０と接続されている。ページバッファ制御信号線ＰＢＣは、第４の駆動回路１８４内のコントローラから出力させるページバッファの制御信号を伝達する配線であり、回路構成によって、０本〜複数本となる。また、第４の駆動回路１８４は、ロードライバ制御信号線ＲＤＲＶＣによって、第２の駆動回路１９２と接続されている。また、第４の駆動回路１８４は、ソース線切り替え信号線ＳＬＣによって、ソース線切り替え回路１９４と接続されている。
【０１０４】
また、第４の駆動回路１８４内には、遅延回路を設け、該遅延回路をページバッファ制御信号線ＰＢＣ、ロードライバ制御信号線ＲＤＲＶＣ、ソース線切り替え信号線ＳＬＣと接続するのが好ましい。例えば、遅延回路とページバッファ制御信号線ＰＢＣとを接続し、ページバッファ制御信号線ＰＢＣへ遅延信号を供給することで、ビット線ＢＬの電位の変化を遅らせることができる。また、遅延回路とロードライバ制御信号線ＲＤＲＶＣとを接続し、ロードライバ制御信号線ＲＤＲＶＣへ遅延信号を供給することで、書き込み及び読み出しワード線Ｃの電位の変化を遅らせることができる。また、遅延回路とソース線切り替え信号線ＳＬＣとを接続し、ソース線切り替え信号線ＳＬＣへ遅延信号を供給することで、ソース線ＳＬの電位の変化を遅らせることができる。これらによって、メモリセル１７０への誤書き込みを抑制することができる。
【０１０５】
ソース線切り替え回路１９４は、第４の駆動回路１８４内のコントローラからのソース線切り替え信号を基にソース線ＳＬの電位を切り替える回路である。ソース線切り替え回路１９４は、ソース線ＳＬの電位を切り替える機能を有していれば良く、マルチプレクサ、インバータ等を用いても良い。ソース線切り替え信号線ＳＬＣは、第４の駆動回路１８４内のコントローラから出力されるソース線ＳＬの電位を切り替える信号を伝達する配線である。回路構成によって、信号線本数は１本〜複数本となる。
【０１０６】
第５の駆動回路１８６は、入出力制御回路を含む。入出力制御回路は、データ入出力信号線ＤＩＯからの入力信号を内部データ入出力信号線ＩＮＴＤＩＯに出力するか、内部データ入出力信号線ＩＮＴＤＩＯからの入力信号をデータ入出力信号線ＤＩＯに出力するための回路である。データ入出力信号線ＤＩＯ端子は、外部からのデータが入力されるか、外部へメモリデータが出力される端子である。回路構成によって、信号線本数は１本〜複数本となる。内部データ入出力信号線ＩＮＴＤＩＯは、入出力制御回路の出力信号をページバッファに入力するか、ページバッファの出力信号を入出力制御回路に入力する信号線である。回路構成によって、信号線本数は１本〜複数本となる。また、データ入出力信号線ＤＩＯは、データ入力用信号線とデータ出力用信号線に分けても良い。
【０１０７】
なお、第４の駆動回路１８４内に設けられる遅延回路として、図５（Ａ）に示すような偶数個のインバータを直列に接続した回路を用いることができる。また、図５（Ｂ）に示すように、直列に接続した偶数個のインバータに容量素子を付加した構成や、図５（Ｃ）に示すように、直列に接続した偶数個のインバータに抵抗を付加した構成としてもよい。さらに、図５（Ｄ）に示すように、直列に接続した偶数個のインバータ回路に、抵抗および容量素子を付加した構成としてもよい。なお、遅延回路の構成は、これらに限られるものではない。
【０１０８】
以上のように、図４に示す回路構成の半導体装置では、ソース線ＳＬを複数列で共通化することで、メモリセルアレイの面積の縮小を図ることができるため、ダイサイズの縮小を実現することができる。また、ダイサイズの縮小により、半導体装置作製のコストを低減することができ、または、歩留まりを向上させることができる。
【０１０９】
なお、開示する発明の半導体装置に関する動作方法、動作電圧などについては、上述の構成に限定されず、半導体装置の動作が実現される態様において適宜変更することが可能である。
【０１１０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０１１１】
（実施の形態２）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について図６乃至図１１を参照して説明する。
【０１１２】
〈半導体装置の断面構成および平面構成〉
図６は、半導体装置の構成の一例である。図６（Ａ）には、半導体装置の断面を、図６（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図６（Ａ）は、図６（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。図６（Ａ）および図６（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有する。ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。図６に示す半導体装置は、メモリセルとして用いることができる。
【０１１３】
なお、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【０１１４】
図６におけるトランジスタ１６０は、半導体基板５００上の半導体層中に設けられたチャネル形成領域１３４と、チャネル形成領域１３４を挟むように設けられた不純物領域１３２（ソース領域およびドレイン領域とも記す）と、チャネル形成領域１３４上に設けられたゲート絶縁層１２２ａと、ゲート絶縁層１２２ａ上にチャネル形成領域１３４と重畳するように設けられたゲート電極１２８ａと、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
【０１１５】
また、半導体基板５００上の半導体層中に設けられた不純物領域１２６には、導電層１２８ｂが接続されている。ここで、導電層１２８ｂは、トランジスタ１６０のソース電極やドレイン電極としても機能する。また、不純物領域１３２と不純物領域１２６との間には、不純物領域１３０が設けられている。また、トランジスタ１６０を覆うように絶縁層１３６、絶縁層１３８、および絶縁層１４０が設けられている。なお、高集積化を実現するためには、図６に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１２８ａの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１３２を設けても良い。
【０１１６】
図６におけるトランジスタ１６２は、絶縁層１４０などの上に設けられた酸化物半導体層１４４と、酸化物半導体層１４４と電気的に接続されているソース電極（またはドレイン電極）１４２ａ、およびドレイン電極（またはソース電極）１４２ｂと、酸化物半導体層１４４、ソース電極１４２ａおよびドレイン電極１４２ｂを覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８ａと、を有する。
【０１１７】
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去され、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
【０１１８】
また、酸化物半導体層１４４は、アルカリ金属及びアルカリ土類金属等の不純物が十分に除去されたものであるのが好ましい。例えば、酸化物半導体層１４４のナトリウム濃度は、５×１０１６ｃｍ−３以下、好ましくは１×１０１６ｃｍ−３以下、さらに好ましくは１×１０１５ｃｍ−３以下であり、リチウム濃度は、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下であり、カリウム濃度は、５×１０１５ｃｍ−３以下、好ましくは１×１０１５ｃｍ−３以下とする。なお、上述の酸化物半導体層１４４中のナトリウム濃度、リチウム濃度、及びカリウム濃度は、それぞれ二次イオン質量分析法（ＳＩＭＳ）で測定されるものである。
【０１１９】
アルカリ金属及びアルカリ土類金属は酸化物半導体にとっては悪性の不純物であり、少ないほうがよい。特にアルカリ金属のうち、Ｎａは酸化物半導体層に接する絶縁層が酸化物であった場合、その中に拡散し、Ｎａ＋となる。また、酸化物半導体層内において、金属と酸素の結合を分断し、あるいは結合中に割り込む。その結果、トランジスタ特性の劣化（例えば、ノーマリオン化（しきい値の負へのシフト）、移動度の低下等）をもたらす。加えて、特性のばらつきの原因ともなる。このような問題は、特に酸化物半導体層中の水素の濃度が十分に低い場合において顕著となる。したがって、酸化物半導体層中の水素の濃度が５×１０１９ｃｍ−３以下、特に５×１０１８ｃｍ−３以下である場合には、アルカリ金属の濃度を上記の値にすることが強く求められる。
【０１２０】
なお、図６のトランジスタ１６２では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層１４４を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層１４４の汚染を防止できる。
【０１２１】
図６における容量素子１６４は、ドレイン電極１４２ｂ、ゲート絶縁層１４６、および導電層１４８ｂ、とで構成される。すなわち、ドレイン電極１４２ｂは、容量素子１６４の一方の電極として機能し、導電層１４８ｂは、容量素子１６４の他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。また、酸化物半導体層１４４とゲート絶縁層１４６とを積層させる場合には、ドレイン電極１４２ｂと、導電層１４８ｂとの絶縁性を十分に確保することができる。さらに、容量が不要の場合は、容量素子１６４を設けない構成とすることもできる。
【０１２２】
本実施の形態では、トランジスタ１６２および容量素子１６４が、トランジスタ１６０と少なくとも一部が重畳するように設けられている。このような平面レイアウトを採用することにより、高集積化を図ることができる。例えば、最小加工寸法をＦとして、メモリセルの占める面積を１５Ｆ２〜２５Ｆ２とすることが可能である。
【０１２３】
トランジスタ１６２および容量素子１６４の上には、絶縁層１５０が設けられている。そして、ゲート絶縁層１４６および絶縁層１５０に形成された開口には、配線１５４が設けられている。配線１５４は、メモリセルの一と他のメモリセルとを接続する配線であり、図２の回路図におけるビット線ＢＬに相当する。配線１５４は、ソース電極１４２ａ及び導電層１２８ｂを介して、不純物領域１２６に接続されている。これにより、トランジスタ１６０におけるソース領域またはドレイン領域と、トランジスタ１６２におけるソース電極１４２ａと、をそれぞれ異なる配線に接続する場合と比較して、配線の数を削減することができるため、半導体装置の集積度を向上させることができる。
【０１２４】
また、導電層１２８ｂを設けることにより、不純物領域１２６とソース電極１４２ａとが接続する位置と、ソース電極１４２ａと配線１５４とが接続する位置を、重畳して設けることができる。このような平面レイアウトを採用することにより、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。
【０１２５】
〈ＳＯＩ基板の作製方法〉
次に、上記半導体装置の作製に用いられるＳＯＩ基板の作製方法の一例について、図７を参照して説明する。
【０１２６】
まず、ベース基板として半導体基板５００を準備する（図７（Ａ）参照）。半導体基板５００としては、単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いることができる。また、半導体基板として、太陽電池級シリコン（ＳＯＧ−Ｓｉ：Ｓｏｌａｒ Ｇｒａｄｅ Ｓｉｌｉｃｏｎ）基板などを用いても良い。また、多結晶半導体基板を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。
【０１２７】
なお、半導体基板５００に変えて、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。
【０１２８】
半導体基板５００は、その表面をあらかじめ洗浄しておくことが好ましい。具体的には、半導体基板５００に対して、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）等を用いて洗浄を行うのが好ましい。
【０１２９】
次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板５１０を用いる（図７（Ｂ）参照）。なお、ここでは、ボンド基板として単結晶のものを用いるが、ボンド基板の結晶性を単結晶に限る必要はない。
【０１３０】
単結晶半導体基板５１０としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることもできる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）、直径１６インチ（４００ｍｍ）サイズの円形のものが代表的である。なお、単結晶半導体基板５１０の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結晶半導体基板５１０は、ＣＺ（チョクラルスキー）法やＦＺ（フローティングゾーン）法を用いて作製することができる。
【０１３１】
単結晶半導体基板５１０の表面には酸化膜５１２を形成する（図７（Ｃ）参照）。なお、汚染物除去の観点から、酸化膜５１２の形成前に、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）等を用いて単結晶半導体基板５１０の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に吐出して洗浄してもよい。
【０１３２】
酸化膜５１２は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層させて形成することができる。上記酸化膜５１２の作製方法としては、熱酸化法、ＣＶＤ法、スパッタリング法などがある。また、ＣＶＤ法を用いて酸化膜５１２を形成する場合、良好な貼り合わせを実現するためには、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）等の有機シランを用いて酸化シリコン膜を形成することが好ましい。
【０１３３】
本実施の形態では、単結晶半導体基板５１０に熱酸化処理を行うことにより酸化膜５１２（ここでは、ＳｉＯｘ膜）を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。
【０１３４】
例えば、塩素（Ｃｌ）が添加された酸化性雰囲気中で単結晶半導体基板５１０に熱酸化処理を行うことにより、塩素酸化された酸化膜５１２を形成することができる。この場合、酸化膜５１２は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不純物である重金属（例えば、Ｆｅ、Ｃｒ、Ｎｉ、Ｍｏ等）を捕集して金属の塩化物を形成し、これを外方に除去して単結晶半導体基板５１０の汚染を低減させることができる。
【０１３５】
なお、酸化膜５１２に含有させるハロゲン原子は塩素原子に限られない。酸化膜５１２にはフッ素原子を含有させてもよい。単結晶半導体基板５１０表面をフッ素酸化する方法としては、ＨＦ溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、ＮＦ３を酸化性雰囲気に添加して熱酸化処理を行う方法などがある。
【０１３６】
次に、イオンを電界で加速して単結晶半導体基板５１０に照射し、添加することで、単結晶半導体基板５１０の所定の深さに結晶構造が損傷した脆化領域５１４を形成する（図７（Ｄ）参照）。
【０１３７】
脆化領域５１４が形成される領域の深さは、イオンの運動エネルギー、イオンの質量と電荷、イオンの入射角などによって調節することができる。また、脆化領域５１４は、イオンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さで、単結晶半導体基板５１０から分離される単結晶半導体層の厚さを調節することができる。例えば、単結晶半導体層の厚さが、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下程度となるように平均侵入深さを調節すれば良い。
【０１３８】
当該イオンの照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことができる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成された全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する。
【０１３９】
本実施の形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板５１０に添加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンについては、Ｈ３＋の比率を高くすると良い。具体的には、Ｈ＋、Ｈ２＋、Ｈ３＋の総量に対してＨ３＋の割合が５０％以上（より好ましくは８０％以上）となるようにする。Ｈ３＋の割合を高めることで、イオン照射の効率を向上させることができる。
【０１４０】
なお、添加するイオンは水素に限定されない。ヘリウムなどのイオンを添加しても良い。また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例えば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、異なる工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体層の表面荒れを抑えることが可能である。
【０１４１】
なお、イオンドーピング装置を用いて脆化領域５１４を形成する場合には、重金属も同時に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜５１２を介してイオンの照射を行うことによって、これら重金属による単結晶半導体基板５１０の汚染を防ぐことができる。
【０１４２】
次に、半導体基板５００と、単結晶半導体基板５１０とを対向させ、酸化膜５１２を介して密着させる。これにより、半導体基板５００と、単結晶半導体基板５１０とが貼り合わされる（図７（Ｅ）参照）。なお、単結晶半導体基板５１０と貼り合わせる半導体基板５００の表面に酸化膜または窒化膜を成膜してもよい。
【０１４３】
貼り合わせの際には、半導体基板５００または単結晶半導体基板５１０の一箇所に、０．００１Ｎ／ｃｍ２以上１００Ｎ／ｃｍ２以下、例えば、１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると、密着させた部分において半導体基板５００と酸化膜５１２の接合が生じ、当該部分を始点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素結合が作用しており、常温で行うことができる。
【０１４４】
なお、単結晶半導体基板５１０と半導体基板５００とを貼り合わせる前には、貼り合わせに係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導体基板５１０と半導体基板５００との界面での接合強度を向上させることができる。
【０１４５】
表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理の組み合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いても良いし、異なるドライ処理どうしを組み合わせて用いても良い。
【０１４６】
なお、貼り合わせの後には、接合強度を増加させるための熱処理を行ってもよい。この熱処理の温度は、脆化領域５１４における分離が生じない温度（例えば、室温以上４００℃未満）とする。また、この温度範囲で加熱しながら、半導体基板５００と酸化膜５１２とを接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、マイクロ波加熱装置などを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の一態様がこれに限定して解釈されるものではない。
【０１４７】
次に、熱処理を行うことにより、単結晶半導体基板５１０を脆化領域において分離して、半導体基板５００上に、酸化膜５１２を介して単結晶半導体層５１６を形成する（図７（Ｆ）参照）。
【０１４８】
なお、上記分離の際の熱処理温度は、できる限り低いものであることが望ましい。分離の際の温度が低いほど、単結晶半導体層５１６の表面荒れを抑制できるためである。具体的には、例えば、上記分離の際の熱処理温度は、３００℃以上６００℃以下とすればよく、４００℃以上５００℃以下とすると、より効果的である。
【０１４９】
なお、単結晶半導体基板５１０を分離した後には、単結晶半導体層５１６に対して、５００℃以上の温度で熱処理を行い、単結晶半導体層５１６中に残存する水素の濃度を低減させてもよい。
【０１５０】
次に、単結晶半導体層５１６の表面にレーザー光を照射することによって、表面の平坦性を向上させ、かつ欠陥を低減させた単結晶半導体層５１８を形成する（図７（Ｇ）参照）。なお、レーザー光の照射処理に代えて、熱処理を行っても良い。
【０１５１】
なお、本実施の形態においては、単結晶半導体層５１６の分離に係る熱処理の直後に、レーザー光の照射処理を行っているが、本発明の一態様はこれに限定して解釈されない。単結晶半導体層５１６の分離に係る熱処理の後にエッチング処理を施して、単結晶半導体層５１６表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行っても良いし、単結晶半導体層５１６表面の平坦性を向上させてからレーザー光の照射処理を行ってもよい。なお、上記エッチング処理としては、ウェットエッチング、ドライエッチングのいずれを用いてもよい。また、本実施の形態においては、上述のようにレーザー光を照射した後、単結晶半導体層５１６の膜厚を小さくする薄膜化工程を行ってもよい。単結晶半導体層５１６の薄膜化には、ドライエッチングまたはウェットエッチングの一方、または双方を用いればよい。
【０１５２】
以上の工程により、良好な特性の単結晶半導体層５１８を有するＳＯＩ基板を得ることができる（図７（Ｇ）参照）。
【０１５３】
〈半導体装置の作製方法〉
次に、上記のＳＯＩ基板を用いた半導体装置の作製方法について、図８乃至図１１を参照して説明する。
【０１５４】
〈下部のトランジスタの作製方法〉
はじめに下部のトランジスタ１６０の作製方法について、図８および図９を参照して説明する。なお、図８および図９は、図７に示す方法で作成したＳＯＩ基板の一部であって、図６（Ａ）に示す下部のトランジスタに相当する断面工程図である。
【０１５５】
まず、単結晶半導体層５１８を島状に加工して、半導体層１２０を形成する（図８（Ａ）参照）。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素や、ｐ型の導電性を付与する不純物元素を半導体層に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
【０１５６】
次に、半導体層１２０を覆うように絶縁層１２２を形成する（図８（Ｂ）参照）。絶縁層１２２は、後にゲート絶縁層となるものである。絶縁層１２２は、例えば、半導体層１２０表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層１２２は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層１２２の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。ここでは、プラズマＣＶＤ法を用いて、酸化シリコンを含む絶縁層を単層で形成することとする。
【０１５７】
次に、絶縁層１２２上にマスク１２４を形成し、一導電性を付与する不純物元素を半導体層１２０に添加して、不純物領域１２６を形成する（図８（Ｃ）参照）。なお、ここでは、不純物元素を添加した後、マスク１２４は除去する。
【０１５８】
次に、絶縁層１２２上にマスクを形成し、絶縁層１２２が不純物領域１２６と重畳する領域の一部を除去することにより、ゲート絶縁層１２２ａを形成する（図８（Ｄ）参照）。絶縁層１２２の除去方法として、ウェットエッチングまたはドライエッチングなどのエッチング処理を用いることができる。
【０１５９】
次に、ゲート絶縁層１２２ａ上にゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極１２８ａおよび導電層１２８ｂを形成する（図８（Ｅ）参照）。
【０１６０】
ゲート電極１２８ａおよび導電層１２８ｂに用いる導電層としては、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。また、導電層の加工は、レジストマスクを用いたエッチングによって行うことができる。
【０１６１】
次に、ゲート電極１２８ａおよび導電層１２８ｂをマスクとして、一導電型を付与する不純物元素を半導体層に添加して、チャネル形成領域１３４、不純物領域１３２、および不純物領域１３０を形成する（図９（Ａ）参照）。ここでは、ｐ型トランジスタを形成するために、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加する。ここで、添加される不純物元素の濃度は適宜設定することができる。また、不純物元素を添加した後には、活性化のための熱処理を行う。ここで、不純物領域の濃度は、不純物領域１２６、不純物領域１３２、不純物領域１３０の順に高くなる。
【０１６２】
次に、ゲート絶縁層１２２ａ、ゲート電極１２８ａ、導電層１２８ｂを覆うように、絶縁層１３６、絶縁層１３８および絶縁層１４０を形成する（図９（Ｂ）参照）。
【０１６３】
絶縁層１３６、絶縁層１３８、絶縁層１４０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１３６、絶縁層１３８、絶縁層１４０に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１３６、絶縁層１３８、絶縁層１４０には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１３６や絶縁層１３８、絶縁層１４０は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。本実施の形態では、絶縁層１３６として酸化窒化シリコン、絶縁層１３８として窒化酸化シリコン、絶縁層１４０として酸化シリコンを用いる場合について説明する。なお、ここでは、絶縁層１３６、絶縁層１３８および絶縁層１４０の積層構造としているが、開示する発明の一態様はこれに限定されない。１層または２層としても良いし、４層以上の積層構造としても良い。
【０１６４】
次に、絶縁層１３８および絶縁層１４０にＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、絶縁層１３８および絶縁層１４０を平坦化する（図９（Ｃ）参照）。ここでは、絶縁層１３８が一部露出されるまで、ＣＭＰ処理を行う。絶縁層１３８に窒化酸化シリコンを用い、絶縁層１４０に酸化シリコンを用いた場合、絶縁層１３８はエッチングストッパとして機能する。
【０１６５】
次に、絶縁層１３８および絶縁層１４０にＣＭＰ処理やエッチング処理を行うことにより、ゲート電極１２８ａおよび導電層１２８ｂの上面を露出させる（図９（Ｄ）参照）。ここでは、ゲート電極１２８ａおよび導電層１２８ｂが一部露出されるまで、エッチング処理を行う。当該エッチング処理は、ドライエッチングを用いることが好適であるが、ウェットエッチングを用いてもよい。ゲート電極１２８ａおよび導電層１２８ｂの一部を露出させる工程において、後に形成されるトランジスタ１６２の特性を向上させるために、絶縁層１３６、絶縁層１３８、絶縁層１４０の表面は可能な限り平坦にしておくことが好ましい。
【０１６６】
以上の工程により、下部のトランジスタ１６０を形成することができる（図９（Ｄ）参照）。
【０１６７】
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
【０１６８】
〈上部のトランジスタの作製方法〉
次に、上部のトランジスタ１６２の作製方法について、図１０および図１１を参照して説明する。
【０１６９】
まず、ゲート電極１２８ａ、導電層１２８ｂ、絶縁層１３６、絶縁層１３８、絶縁層１４０などの上に酸化物半導体層を形成し、当該酸化物半導体層を加工して、酸化物半導体層１４４を形成する（図１０（Ａ）参照）。なお、酸化物半導体層を形成する前に、絶縁層１３６、絶縁層１３８、絶縁層１４０の上に、下地として機能する絶縁層を設けても良い。当該絶縁層は、スパッタリング法をはじめとするＰＶＤ法やプラズマＣＶＤ法などのＣＶＤ法などを用いて形成することができる。
【０１７０】
酸化物半導体層に用いる材料としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材料や、Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いることができる。また、上記の材料にＳｉＯ２を含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物膜、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
【０１７１】
また、酸化物半導体層は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いた薄膜とすることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎ、またはＧａおよびＣｏなどを用いることができる。
【０１７２】
また、酸化物半導体層の厚さは、３ｎｍ以上３０ｎｍ以下とするのが望ましい。酸化物半導体層を厚くしすぎると（例えば、膜厚を５０ｎｍ以上）、トランジスタがノーマリオンとなる恐れがあるためである。
【０１７３】
酸化物半導体層は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。
【０１７４】
本実施の形態では、酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物ターゲットを用いたスパッタリング法により形成する。
【０１７５】
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物ターゲットとしては、例えば、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の酸化物ターゲットを用いることができる。なお、ターゲットの材料および組成を上述に限定する必要はない。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比の酸化物ターゲットを用いることもできる。
【０１７６】
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
【０１７７】
酸化物ターゲットの充填率は、９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。充填率の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができるためである。
【０１７８】
成膜の雰囲気は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。
【０１７９】
例えば、酸化物半導体層は、次のように形成することができる。
【０１８０】
まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、２００℃を超えて５００℃以下、好ましくは３００℃を超えて５００℃以下、より好ましくは３５０℃以上４５０℃以下となるように加熱する。
【０１８１】
次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素化物などの不純物（より好ましくは炭素原子を含む化合物も）などが除去されているため、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を低減することができる。
【０１８２】
成膜中の基板温度が低温（例えば、１００℃以下）の場合、酸化物半導体に水素原子を含む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温となるため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込まれにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減することができる。
【０１８３】
成膜条件の一例として、基板とターゲットの間との距離を６０ｍｍ、圧力を０．４Ｐａ、直流（ＤＣ）電源を０．５ｋＷ、基板温度を４００℃、成膜雰囲気を酸素（酸素流量比率１００％）雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるため好ましい。
【０１８４】
なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、基板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。
【０１８５】
酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
【０１８６】
その後、酸化物半導体層１４４に対して、熱処理（第１の熱処理）を行ってもよい。熱処理を行うことによって、酸化物半導体層１４４中に含まれる水素原子を含む物質をさらに除去し、酸化物半導体層１４４の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。熱処理の温度は、不活性ガス雰囲気下、２５０℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
【０１８７】
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層１４４は大気に触れさせず、水や水素の混入が生じないようにする。
【０１８８】
ところで、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁膜の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
【０１８９】
次に、酸化物半導体層１４４などの上に、ソース電極およびドレイン電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ソース電極１４２ａ、ドレイン電極１４２ｂを形成する（図１０（Ｂ）参照）。
【０１９０】
導電層は、ＰＶＤ法や、ＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【０１９１】
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極１４２ａおよびドレイン電極１４２ｂへの加工が容易であるというメリットがある。
【０１９２】
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
【０１９３】
導電層のエッチングは、形成されるソース電極１４２ａおよびドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソース電極１４２ａ、ドレイン電極１４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４６の被覆性を向上し、段切れを防止することができる。
【０１９４】
上部のトランジスタのチャネル長（Ｌ）は、ソース電極１４２ａ、およびドレイン電極１４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
【０１９５】
次に、ソース電極１４２ａ、ドレイン電極１４２ｂを覆い、かつ、酸化物半導体層１４４の一部と接するように、ゲート絶縁層１４６を形成する（図１０（Ｃ）参照）。
【０１９６】
ゲート絶縁層１４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
【０１９７】
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
【０１９８】
また、酸化物半導体層１４４に接する絶縁層（本実施の形態においては、ゲート絶縁層１４６）は、第１３族元素および酸素を含む絶縁材料としてもよい。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁層に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。
【０１９９】
ここで、第１３族元素を含む絶縁材料とは、絶縁材料に一または複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
【０２００】
例えば、ガリウムを含有する酸化物半導体層に接してゲート絶縁層を形成する場合に、ゲート絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層とゲート絶縁層の界面特性を良好に保つことができる。また、酸化物半導体層と酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半導体層と絶縁層の界面における水素のパイルアップを低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。
【０２０１】
また、酸化物半導体層１４４に接する絶縁層は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。
【０２０２】
例えば、酸化物半導体層１４４に接する絶縁層として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２Ｏｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。また、酸化物半導体層１４４に接する絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。または、酸化物半導体層１４４に接する絶縁層として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
【０２０３】
酸素ドープ処理等を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁層を形成することができる。このような領域を備える絶縁層と酸化物半導体層が接することにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、または酸化物半導体層と絶縁層の界面における酸素不足欠陥を低減することができる。
【０２０４】
なお、化学量論的組成比より酸素が多い領域を有する絶縁層は、ゲート絶縁層１４６に代えて、酸化物半導体層１４４の下地膜として形成する絶縁層に適用しても良く、ゲート絶縁層１４６および下地絶縁層の双方に適用しても良い。
【０２０５】
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、脱水化または脱水素化処理後の酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することもできる。
【０２０６】
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。
【０２０７】
上述のように、第１の熱処理及び第２の熱処理を適用することで、酸化物半導体層１４４を、その主成分以外の不純物が極力含まれないように高純度化することができる。
【０２０８】
次に、ゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極１４８ａおよび導電層１４８ｂを形成する（図１０（Ｄ）参照）。
【０２０９】
ゲート電極１４８ａおよび導電層１４８ｂは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極１４８ａおよび導電層１４８ｂは、単層構造としても良いし、積層構造としても良い。
【０２１０】
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および導電層１４８ｂ上に、絶縁層１５０を形成する（図１１（Ａ）参照）。絶縁層１５０は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層１５０には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１５０の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層１５０の単層構造としているが、開示する発明の一態様はこれに限定されず、２層以上の積層構造としても良い。
【０２１１】
次に、ゲート絶縁層１４６、絶縁層１５０に、ソース電極１４２ａにまで達する開口を形成する。その後、絶縁層１５０上にソース電極１４２ａと接する配線１５４を形成する（図１１（Ｂ）参照）。なお、当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
【０２１２】
配線１５４は、ＰＶＤ法や、ＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
【０２１３】
より具体的には、例えば、絶縁層１５０の開口を含む領域にＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではソース電極１４２ａ）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
【０２１４】
絶縁層１５０に形成する開口は、導電層１２８ｂと重畳する領域に形成することが望ましい。このような領域に開口を形成することで、コンタクト領域に起因する素子面積の増大を抑制することができる。
【０２１５】
ここで、導電層１２８ｂを用いずに、不純物領域１２６とソース電極１４２ａとの接続と、ソース電極１４２ａと配線１５４との接続とを重畳させる場合について説明する。この場合、不純物領域１２６上に形成された絶縁層１３６、絶縁層１３８および絶縁層１４０に開口（下部のコンタクトと呼ぶ）を形成し、下部のコンタクトにソース電極１４２ａを形成した後、ゲート絶縁層１４６および絶縁層１５０において、下部のコンタクトと重畳する領域に開口（上部のコンタクトと呼ぶ）を形成し、配線１５４を形成することになる。下部のコンタクトと重畳する領域に上部のコンタクトを形成する際に、エッチングにより下部のコンタクトに形成されたソース電極１４２ａが断線してしまうおそれがある。これを避けるために、下部のコンタクトと上部のコンタクトが重畳しないように形成することにより、素子面積が増大するという問題がおこる。
【０２１６】
本実施の形態に示すように、導電層１２８ｂを用いることにより、ソース電極１４２ａを断線させることなく、上部のコンタクトの形成が可能となる。これにより、下部のコンタクトと上部のコンタクトを重畳させて設けることができるため、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。
【０２１７】
次に、配線１５４を覆うように絶縁層１５６を形成する（図１１（Ｃ）参照）。
【０２１８】
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２、および容量素子１６４が完成する（図１１（Ｃ）参照）。
【０２１９】
なお、トランジスタ１６２において、酸化物半導体層１４４とソース電極１４２ａ、ドレイン電極１４２ｂとの間に、ソース領域及びドレイン領域として機能する酸化物導電層をバッファ層として設けてもよい。図６（Ａ）のトランジスタ１６２に酸化物導電層を設けたトランジスタ１６２Ａ、１６２Ｂを図１３（Ａ）（Ｂ）に示す。
【０２２０】
図１３（Ａ）（Ｂ）のトランジスタ１６２Ａ、１６２Ｂは、酸化物半導体層１４４とソース電極１４２ａ、ドレイン電極１４２ｂとの間に、ソース領域及びドレイン領域として機能する酸化物導電層４０４ａ、４０４ｂが形成されている。図１３（Ａ）（Ｂ）のトランジスタ１６２Ａ、１６２Ｂは作製工程により酸化物導電層４０４ａ、４０４ｂの形状が異なる例である。
【０２２１】
図１３（Ａ）のトランジスタ１６２Ａでは、酸化物半導体膜と酸化物導電膜の積層を形成し、酸化物半導体膜と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層１４４と酸化物導電膜を形成する。酸化物半導体層及び酸化物導電膜上にソース電極１４２ａ、ドレイン電極１４２ｂを形成した後、ソース電極１４２ａ、ドレイン電極１４２ｂをマスクとして、島状の酸化物導電膜をエッチングし、ソース領域およびドレイン領域となる酸化物導電層４０４ａ、４０４ｂを形成する。
【０２２２】
図１３（Ｂ）のトランジスタ１６２Ｂでは、酸化物半導体層１４４上に酸化物導電膜を形成し、その上に金属導電膜を形成し、酸化物導電膜および金属導電膜を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層４０４ａ、４０４ｂ、ソース電極１４２ａ、ドレイン電極１４２ｂを形成する。
【０２２３】
なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件（エッチング材の種類、濃度、エッチング時間等）を適宜調整する。
【０２２４】
酸化物導電層４０４ａ、４０４ｂの成膜方法は、スパッタリング法や真空蒸着法（電子ビーム蒸着法など）や、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化シリコンとインジウムスズ酸化物の化合物、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。また、上記材料に酸化珪素を含ませてもよい。
【０２２５】
ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層１４４とソース電極１４２ａ、ドレイン電極１４２ｂとの間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ１６２Ａ、１６２Ｂが高速動作をすることができる。
【０２２６】
また、酸化物半導体層１４４、酸化物導電層４０４ａ、４０４ｂ、ソース電極１４２ａ、ドレイン電極１４２ｂの構成とすることによって、トランジスタ１６２Ａ、１６２Ｂの耐圧を向上させることができる。
【０２２７】
本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。そして、オフ電流も十分に小さくなる。例えば、トランジスタ１６２の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。
【０２２８】
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタのオフ電流を十分に低減することが容易になる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
【０２２９】
また、本実施の形態において示す半導体装置では、配線を共通化することも可能であり、集積度が十分に高められた半導体装置を実現することができる。
【０２３０】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【０２３１】
（実施の形態３）
本実施の形態では、上記実施の形態２において、トランジスタ１６２の半導体層に用いることのできる酸化物半導体層の一形態を、図１４を用いて説明する。
【０２３２】
本実施の形態の酸化物半導体層は、第１の結晶性酸化物半導体層上に第１の結晶性酸化物半導体層よりも厚い第２の結晶性酸化物半導体層を有する積層構造である。
【０２３３】
絶縁層４００上に絶縁層４３７を形成する。なお、図１４における絶縁層４３７は、上記実施の形態２における絶縁層１４０に相当する。本実施の形態では、絶縁層４３７として、ＰＣＶＤ法またはスパッタリング法を用いて、５０ｎｍ以上６００ｎｍ以下の膜厚の酸化物絶縁層を形成する。例えば、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層を用いることができる。
【０２３４】
次に、絶縁層４３７上に膜厚１ｎｍ以上１０ｎｍ以下の第１の酸化物半導体膜を形成する。第１の酸化物半導体膜の形成は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は２００℃以上４００℃以下とする。
【０２３５】
本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度２５０℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚５ｎｍの第１の酸化物半導体膜を成膜する。
【０２３６】
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下とする。第１の加熱処理によって第１の結晶性酸化物半導体層４５０ａを形成する（図１４（Ａ）参照）。
【０２３７】
第１の加熱処理の温度にもよるが、第１の加熱処理によって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、ｃ軸配向した結晶が得られる。第１の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に１層または複数層形成され、これが膜厚方向に成長して重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。
【０２３８】
第１の加熱処理によって、酸化物絶縁層である絶縁層４３７中の酸素を第１の結晶性酸化物半導体層４５０ａとの界面またはその近傍（界面からプラスマイナス５ｎｍ）に拡散させて、第１の結晶性酸化物半導体層の酸素欠損を低減する。従って、下地絶縁層として用いられる絶縁層４３７は、膜中（バルク中）、第１の結晶性酸化物半導体層４５０ａと絶縁層４３７の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在することが好ましい。
【０２３９】
次いで、第１の結晶性酸化物半導体層４５０ａ上に１０ｎｍよりも厚い第２の酸化物半導体膜を形成する。第２の酸化物半導体膜の形成は、スパッタリング法を用い、その成膜時における基板温度は２００℃以上４００℃以下とする。成膜時における基板温度を２００℃以上４００℃以下とすることにより、第１の結晶性酸化物半導体層の表面上に接して成膜する酸化物半導体層にプリカーサの整列が起き、所謂、秩序性を持たせることができる。
【０２４０】
本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度４００℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚２５ｎｍの第２の酸化物半導体膜を成膜する。
【０２４１】
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第２の加熱処理を行う。第２の加熱処理の温度は、４００℃以上７５０℃以下とする。第２の加熱処理によって第２の結晶性酸化物半導体層４５０ｂを形成する（図１４（Ｂ）参照）。第２の加熱処理は、窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行うことにより、第２の結晶性酸化物半導体層の高密度化及び欠陥数の減少を図る。第２の加熱処理によって、第１の結晶性酸化物半導体層４５０ａを核として膜厚方向、即ち底部から内部に結晶成長が進行して第２の結晶性酸化物半導体層４５０ｂが形成される。
【０２４２】
また、絶縁層４３７の形成から第２の加熱処理までの工程を大気に触れることなく連続的に行うことが好ましい。絶縁層４３７の形成から第２の加熱処理までの工程は、水素及び水分をほとんど含まない雰囲気（不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など）下に制御することが好ましく、例えば、水分については露点−４０℃以下、好ましくは露点−５０℃以下の乾燥窒素雰囲気とする。
【０２４３】
次いで、第１の結晶性酸化物半導体層４５０ａと第２の結晶性酸化物半導体層４５０ｂからなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層４５３を形成する（図１４（Ｃ）参照）。図では、第１の結晶性酸化物半導体層４５０ａと第２の結晶性酸化物半導体層４５０ｂの界面を点線で示し、酸化物半導体積層と説明しているが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示している。
【０２４４】
酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、当該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。
【０２４５】
なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
【０２４６】
また、上記作製方法により、得られる第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、ｃ軸配向を有していることを特徴の一つとしている。ただし、第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造でもない構造であり、ｃ軸配向を有した結晶（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ； ＣＡＡＣとも呼ぶ）を含む酸化物を有する。なお、第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、一部に結晶粒界を有している。
【０２４７】
なお、第１及び第２の結晶性酸化物半導体層は、少なくともＺｎを有する酸化物材料であり、四元系金属酸化物であるＩｎ−Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料や、Ｚｎ−Ｏ系の材料などがある。また、Ｉｎ−Ｓｉ−Ｇａ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｇａ−Ｂ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｂ−Ｚｎ−Ｏ系の材料を用いてもよい。また、上記の材料にＳｉＯ２を含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物膜、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
【０２４８】
また、第１の結晶性酸化物半導体層上に第２の結晶性酸化物半導体層を形成する２層構造に限定されず、第２の結晶性酸化物半導体層の形成後に第３の結晶性酸化物半導体層を形成するための成膜と加熱処理のプロセスを繰り返し行って、３層以上の積層構造としてもよい。
【０２４９】
上記作製方法で形成された酸化物半導体積層からなる酸化物半導体層４５３を、本明細書に開示する半導体装置に適用できるトランジスタ１６２に、適宜用いることができる。
【０２５０】
また、酸化物半導体層として本実施の形態の酸化物半導体積層を用いたトランジスタにおいては、酸化物半導体層の一方の面から他方の面に電界が印加されることはなく、また、電流が酸化物半導体積層の厚さ方向（一方の面から他方の面に流れる方向、具体的に図６（Ａ）では上下方向）に流れる構造ではない。電流は、主として、酸化物半導体積層の界面を流れるトランジスタ構造であるため、トランジスタに光照射が行われ、またはＢＴストレスが与えられても、トランジスタ特性の劣化は抑制される、または低減される。
【０２５１】
本実施の形態で示す酸化物半導体層４５３のような第１の結晶性酸化物半導体層と第２の結晶性酸化物半導体層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。
【０２５２】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【０２５３】
（実施の形態４）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１２を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラなどのカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
【０２５４】
図１２（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０２５５】
図１２（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
【０２５６】
図１２（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
【０２５７】
図１２（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１２（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
【０２５８】
図１２（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【０２５９】
図１２（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込み及び読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０２６０】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
【０２６１】
（実施の形態５）
本実施の形態では、図１（Ａ）に示した回路構成を有する半導体装置において、情報の書き込みと、読み出しに要する時間について説明する。
【０２６２】
まず、図１（Ａ）に示した回路構成を有する半導体装置において、書き込み時にビット線ＢＬに電源電位ＶＤＤまたは接地電位ＧＮＤを与えたときの、ビット線ＢＬの電位の時間変化を測定した。図１５に、測定により得られた、ビット線ＢＬにおける電位の時間変化を示す。
【０２６３】
なお、電源電位ＶＤＤは、メモリセルにデータ”１”を書き込む場合に、ビット線に与えられる電位である。また、接地電位ＧＮＤは、メモリセルにデータ”０”を書き込む場合に、ビット線に与えられる電位である。
【０２６４】
図１５では、データ”１”の書き込み時におけるビット線ＢＬの波形として、接地電位ＧＮＤに保たれていたビット線ＢＬに、３Ｖの電源電位ＶＤＤを、測定開始から約８０ｎｓｅｃ後に与えた場合の、ビット線ＢＬの電位の時間変化を実線６００で示している。また、図１５では、データ”０”の書き込み時におけるビット線ＢＬの波形として、ビット線ＢＬに接地電位ＧＮＤを与えている場合の、ビット線ＢＬの電位の時間変化を実線６０１で示している。
【０２６５】
図１５の実線６０１に示すように、データ”０”を書き込む場合、ビット線ＢＬの電位は約０Ｖを維持している。一方、図１５の実線６００に示すように、データ”１”を書き込む場合、ビット線ＢＬへの電源電位ＶＤＤの供給が開始されてから、約４０ｎｓｅｃ後には、ビット線ＢＬの電位は約２．４Ｖまで上昇していることが確認された。
【０２６６】
よって、ビット線ＢＬへの電源電位ＶＤＤの供給に要する時間は、４０ｎｓｅｃ程度であることが分かった。
【０２６７】
次いで、図１（Ａ）に示した回路構成を有する半導体装置において、トランジスタ１６２が有するゲート電極に電位ＶＨが供給されている時間（書き込み時間：Ｗｒｉｔｅ Ｔｉｍｅ）を変化させた場合の、メモリセルの閾値ウィンドウを測定した。図１６に、測定により得られた、書き込み時間と、メモリセルの閾値ウィンドウの関係を示す。
【０２６８】
なお、測定は、データ”０”を書き込む場合に、ビット線ＢＬに接地電位ＧＮＤを与え、データ”１”を書き込む場合に、ビット線ＢＬに電源電位ＶＤＤを与えて行った。そして、電位ＶＨは４．５Ｖ、電源電位ＶＤＤは３Ｖとした。
【０２６９】
なお、メモリセルの閾値ウィンドウとは、データ”０”を書き込んだ時におけるメモリセルの閾値電圧と、データ”１”を書き込んだ時におけるメモリセルの閾値電圧によって構成される。また、メモリセルの閾値電圧とは、トランジスタ１６０をオンの状態にするのに必要な、書き込み及び読み出しワード線Ｃの電位を意味する。
【０２７０】
図１６では、データ”１”を書き込んだ場合の、書き込み時間と、メモリセルの閾値電圧の関係を実線６０２で示す。また、図１６では、データ”０”を書き込んだ場合の、書き込み時間と、メモリセルの閾値電圧の関係を、実線６０３で示す。
【０２７１】
図１６の実線６０２に示すように、ビット線ＢＬに電源電位ＶＤＤが与えられている場合、書き込み時間が１０ｍｓｅｃの時に、メモリセルの閾値電圧は約−２Ｖであった。また、図１６の実線６０３に示すように、ビット線ＢＬに接地電位ＧＮＤが与えられている場合、書き込み時間が１０ｍｓｅｃの時に、メモリセルの閾値電圧は約３Ｖであった。そして、いずれの場合も、書き込み時間を１０ｎｓｅｃまで短くしても、メモリセルの閾値電圧に大きな変化は見られなかった。
【０２７２】
よって、１０ｎｓｅｃ程度の書き込み時間で、メモリセルへの情報の書き込みが可能であることが分かった。
【０２７３】
次いで、図１（Ａ）に示した回路構成を有する半導体装置において、データの読み出し時において、ソース線ＳＬに電位ＶＲを供給し、書き込み及び読み出しワード線Ｃに電源電位ＶＤＤを供給したときの、ビット線ＢＬの電位の時間変化を測定した。図１７に、測定により得られた、ビット線ＢＬにおける電位の時間変化を示す。
【０２７４】
なお、ビット線ＢＬは、予め接地電位ＧＮＤを与えることでプリチャージしておく。また、ソース線ＳＬに与える電位ＶＲは２Ｖとし、電源電位ＶＤＤは３Ｖとした。
【０２７５】
また、図１７では、データの書き込み時にデータ”１”が書き込まれたメモリセルにて、読み出し時のビット線ＢＬの電位の時間変化を、実線６０４で示した。そして、データの書き込み時にデータ”０”が書き込まれたメモリセルにて、読み出し時のビット線ＢＬの電位の時間変化を、実線６０５で示した。
【０２７６】
図１７の実線６０４及び実線６０５に示すように、プリチャージが終了するとビット線ＢＬの電位が上昇し始め、プリチャージ終了から約１５０ｎｓｅｃ後に、データ”０”に対応するビット線ＢＬと、データ”１”に対応するビット線ＢＬの電位差が、約０．２Ｖとなっていることが確認された。また、データ”０”に対応するビット線ＢＬの電位は、プリチャージ終了から約７０ｎｓｅｃ後で、約０．２Ｖまで上昇していることから、１００ｎｓｅｃ以下の読み出し動作の可能性があると考えられる。
【０２７７】
従って、本発明の一態様に係る半導体装置は、高速動作を実現することができる。
【０２７８】
なお、携帯電話、スマートフォン、電子書籍などの携帯用の電子機器では、画像データを一時的に記憶する場合などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが携帯用の電子機器において用いられる理由として、フラッシュメモリなどに比べて書き込みや読み出しなどの動作が速く、画像データの処理を行う際に用いるのに適しているからである。しかし、ＳＲＡＭは動作が速いという利点があるが、１つのメモリセルが６つのトランジスタで構成されているため、メモリセルの面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときに、ＳＲＡＭのメモリセルの面積は、通常１００Ｆ２〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が、各種の半導体メモリの中で最も高い。それに対して、ＤＲＡＭは、メモリセルが１つのトランジスタと１つの容量素子で構成されている。よって、ＤＲＡＭのメモリセルの面積は、通常１０Ｆ２以下と小さい。しかし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えを行わない場合でも消費電力が発生する。本発明の一態様に係る半導体装置は、メモリセルの面積が１０Ｆ２前後であり、且つ頻繁なリフレッシュは不要である。従って、上記半導体装置は、一般的なＳＲＡＭやＤＲＡＭとは異なり、メモリセルの面積縮小化と、消費電力低減という携帯用の電子機器に適した２つのメリットを併せ持っていると言える。
【符号の説明】
【０２７９】
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１７０ メモリセル
１８０ 昇圧回路
１８２ 第１の駆動回路
１８４ 第４の駆動回路
１８６ 第５の駆動回路
１９０ 第３の駆動回路
１９２ 第２の駆動回路
１９４ ソース線切り替え回路
【特許請求の範囲】
【請求項１】
ビット線に第１のトランジスタのソース電極と第２のトランジスタのソース電極とが電気的に接続され、
書き込みワード線に前記第２のトランジスタのゲート電極が電気的に接続され、
ソース線に前記第１のトランジスタのドレイン電極が電気的に接続され、
書き込み及び読み出しワード線に容量素子の一方の電極が電気的に接続され、
前記第１のトランジスタのゲート電極と、前記第２のトランジスタのドレイン電極と、前記容量素子の他方の電極が電気的に接続され、電荷が保持されるノードが構成されており、
書き込み期間において、前記書き込みワード線に前記第２のトランジスタがオン状態となる電位を供給し、前記ソース線に接地電位を供給して、前記ノードに電荷を蓄積し、
前記書き込み期間に続く保持期間において、前記書き込みワード線と、前記書き込み及び読み出しワード線とに接地電位を供給し、且つ、前記ソース線と、前記ビット線とに同電位を供給して、前記ノードに蓄積された電荷を保持する半導体装置の駆動方法。
【請求項２】
ビット線と、ソース線と、複数の書き込みワード線と、複数の書き込み及び読み出しワード線と、複数のメモリセルを含むメモリセルアレイと、を有し、
前記メモリセルの一において、
前記ビット線に第１のトランジスタのソース電極と第２のトランジスタのソース電極とが電気的に接続され、
前記書き込みワード線に前記第２のトランジスタのゲート電極が電気的に接続され、
前記ソース線に前記第１のトランジスタのドレイン電極が電気的に接続され、
前記書き込み及び読み出しワード線に容量素子の一方の電極が電気的に接続され、
前記第１のトランジスタのゲート電極と、前記第２のトランジスタのドレイン電極と、前記容量素子の他方の電極が電気的に接続され、電荷が保持されるノードが構成されており、
書き込み期間において、
前記複数の書き込みワード線に、前記複数のメモリセルにそれぞれ含まれる前記第２のトランジスタがオン状態となる電位を供給し、前記ソース線に接地電位を供給して、前記複数のメモリセルにそれぞれ含まれる前記ノードに電荷を蓄積し、
前記書き込み期間に続く保持期間において、
前記複数の書き込みワード線と、前記複数の書き込み及び読み出しワード線と、のそれぞれに、接地電位を供給し、前記ビット線と前記ソース線とに同電位を供給して、前記複数のメモリセルにそれぞれ含まれる前記ノードに蓄積された電荷を保持し、
読み出し期間において、
非選択とする前記メモリセルの一と接続された前記書き込み及び読み出しワード線の一に電源電位を供給し、選択する前記メモリセルの一と接続された前記書き込み及び読み出しワード線の一に接地電位を供給して、前記選択するメモリセルの一に含まれる前記ノードに保持された電荷を読み出す半導体装置の駆動方法。
【請求項３】
前記保持期間において、
前記ソース線と、前記ビット線と、に接地電位を供給する、請求項１または２に記載の半導体装置の駆動方法。
【請求項４】
複数のビット線と、ソース線と、複数の書き込みワード線と、複数の書き込み及び読み出しワード線と、複数のメモリセルを含むメモリセルアレイと、を有し、
前記メモリセルの一において、
前記ビット線に第１のトランジスタのソース電極と第２のトランジスタのソース電極とが電気的に接続され、
前記書き込みワード線に前記第２のトランジスタのゲート電極が電気的に接続され、
前記ソース線に前記第１のトランジスタのドレイン電極が電気的に接続され、
前記書き込み及び読み出しワード線に容量素子の一方の電極が電気的に接続され、
前記第１のトランジスタのゲート電極と、前記第２のトランジスタのドレイン電極と、前記容量素子の他方の電極が電気的に接続され、電荷が保持されるノードが構成されており、
書き込み期間において、
前記複数の書き込みワード線に、前記複数のメモリセルにそれぞれ含まれる前記第２のトランジスタがオン状態となる電位を供給し、前記ソース線に接地電位を供給して、前記複数のメモリセルにそれぞれ含まれる前記ノードに電荷を蓄積し、
前記書き込み期間に続く保持期間において、
前記複数の書き込みワード線と、前記複数の書き込み及び読み出しワード線と、のそれぞれに、接地電位を供給し、前記複数のビット線と前記ソース線とに同電位を供給して、前記複数のメモリセルにそれぞれ含まれる前記ノードに蓄積された電荷を保持し、
読み出し期間において、
非選択とする前記メモリセルの一と接続された前記書き込み及び読み出しワード線の一に電源電位を供給し、選択する前記メモリセルの一と接続された前記書き込み及び読み出しワード線の一に接地電位を供給して、前記選択するメモリセルの一に含まれる前記ノードに保持された電荷を読み出す半導体装置の駆動方法。
【請求項５】
前記保持期間において、
前記ソース線と、前記複数のビット線と、に接地電位を供給する、請求項４に記載の半導体装置の駆動方法。
【請求項６】
前記第２のトランジスタのチャネル形成領域は、酸化物半導体を含んでなる請求項１乃至５のいずれか一に記載の半導体装置の駆動方法。
【請求項１】
ビット線に第１のトランジスタのソース電極と第２のトランジスタのソース電極とが電気的に接続され、
書き込みワード線に前記第２のトランジスタのゲート電極が電気的に接続され、
ソース線に前記第１のトランジスタのドレイン電極が電気的に接続され、
書き込み及び読み出しワード線に容量素子の一方の電極が電気的に接続され、
前記第１のトランジスタのゲート電極と、前記第２のトランジスタのドレイン電極と、前記容量素子の他方の電極が電気的に接続され、電荷が保持されるノードが構成されており、
書き込み期間において、前記書き込みワード線に前記第２のトランジスタがオン状態となる電位を供給し、前記ソース線に接地電位を供給して、前記ノードに電荷を蓄積し、
前記書き込み期間に続く保持期間において、前記書き込みワード線と、前記書き込み及び読み出しワード線とに接地電位を供給し、且つ、前記ソース線と、前記ビット線とに同電位を供給して、前記ノードに蓄積された電荷を保持する半導体装置の駆動方法。
【請求項２】
ビット線と、ソース線と、複数の書き込みワード線と、複数の書き込み及び読み出しワード線と、複数のメモリセルを含むメモリセルアレイと、を有し、
前記メモリセルの一において、
前記ビット線に第１のトランジスタのソース電極と第２のトランジスタのソース電極とが電気的に接続され、
前記書き込みワード線に前記第２のトランジスタのゲート電極が電気的に接続され、
前記ソース線に前記第１のトランジスタのドレイン電極が電気的に接続され、
前記書き込み及び読み出しワード線に容量素子の一方の電極が電気的に接続され、
前記第１のトランジスタのゲート電極と、前記第２のトランジスタのドレイン電極と、前記容量素子の他方の電極が電気的に接続され、電荷が保持されるノードが構成されており、
書き込み期間において、
前記複数の書き込みワード線に、前記複数のメモリセルにそれぞれ含まれる前記第２のトランジスタがオン状態となる電位を供給し、前記ソース線に接地電位を供給して、前記複数のメモリセルにそれぞれ含まれる前記ノードに電荷を蓄積し、
前記書き込み期間に続く保持期間において、
前記複数の書き込みワード線と、前記複数の書き込み及び読み出しワード線と、のそれぞれに、接地電位を供給し、前記ビット線と前記ソース線とに同電位を供給して、前記複数のメモリセルにそれぞれ含まれる前記ノードに蓄積された電荷を保持し、
読み出し期間において、
非選択とする前記メモリセルの一と接続された前記書き込み及び読み出しワード線の一に電源電位を供給し、選択する前記メモリセルの一と接続された前記書き込み及び読み出しワード線の一に接地電位を供給して、前記選択するメモリセルの一に含まれる前記ノードに保持された電荷を読み出す半導体装置の駆動方法。
【請求項３】
前記保持期間において、
前記ソース線と、前記ビット線と、に接地電位を供給する、請求項１または２に記載の半導体装置の駆動方法。
【請求項４】
複数のビット線と、ソース線と、複数の書き込みワード線と、複数の書き込み及び読み出しワード線と、複数のメモリセルを含むメモリセルアレイと、を有し、
前記メモリセルの一において、
前記ビット線に第１のトランジスタのソース電極と第２のトランジスタのソース電極とが電気的に接続され、
前記書き込みワード線に前記第２のトランジスタのゲート電極が電気的に接続され、
前記ソース線に前記第１のトランジスタのドレイン電極が電気的に接続され、
前記書き込み及び読み出しワード線に容量素子の一方の電極が電気的に接続され、
前記第１のトランジスタのゲート電極と、前記第２のトランジスタのドレイン電極と、前記容量素子の他方の電極が電気的に接続され、電荷が保持されるノードが構成されており、
書き込み期間において、
前記複数の書き込みワード線に、前記複数のメモリセルにそれぞれ含まれる前記第２のトランジスタがオン状態となる電位を供給し、前記ソース線に接地電位を供給して、前記複数のメモリセルにそれぞれ含まれる前記ノードに電荷を蓄積し、
前記書き込み期間に続く保持期間において、
前記複数の書き込みワード線と、前記複数の書き込み及び読み出しワード線と、のそれぞれに、接地電位を供給し、前記複数のビット線と前記ソース線とに同電位を供給して、前記複数のメモリセルにそれぞれ含まれる前記ノードに蓄積された電荷を保持し、
読み出し期間において、
非選択とする前記メモリセルの一と接続された前記書き込み及び読み出しワード線の一に電源電位を供給し、選択する前記メモリセルの一と接続された前記書き込み及び読み出しワード線の一に接地電位を供給して、前記選択するメモリセルの一に含まれる前記ノードに保持された電荷を読み出す半導体装置の駆動方法。
【請求項５】
前記保持期間において、
前記ソース線と、前記複数のビット線と、に接地電位を供給する、請求項４に記載の半導体装置の駆動方法。
【請求項６】
前記第２のトランジスタのチャネル形成領域は、酸化物半導体を含んでなる請求項１乃至５のいずれか一に記載の半導体装置の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１２−１６０２４７（Ｐ２０１２−１６０２４７Ａ）
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願番号】特願２０１１−１８２３２１（Ｐ２０１１−１８２３２１）
【出願日】平成２３年８月２４日（２０１１．８．２４）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願日】平成２３年８月２４日（２０１１．８．２４）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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