不揮発性メモリ装置
【課題】一定の上昇傾斜を有する駆動信号をメモリセルアレイに提供することによって、読出しマージン減少による信頼性の下落を防止できる不揮発性メモリ装置が提供される。
【解決手段】本発明の実施形態による不揮発性メモリ装置は、基板と直交する方向に積層された複数のメモリセルを含むメモリセルアレイと、ワードラインを通じて前記メモリセルアレイに連結された行選択回路と、前記ワードラインに提供される電圧を発生する電圧発生回路と、を含み、前記電圧発生回路は、目標電圧レベルまで段階的に増加させる方式に前記電圧を発生する。本発明の実施形態による不揮発性メモリ装置は、一定の上昇傾斜を有する駆動信号をメモリセルアレイに提供できる。したがって、読出しマージン減少による信頼性の下落が防止され得る。
【解決手段】本発明の実施形態による不揮発性メモリ装置は、基板と直交する方向に積層された複数のメモリセルを含むメモリセルアレイと、ワードラインを通じて前記メモリセルアレイに連結された行選択回路と、前記ワードラインに提供される電圧を発生する電圧発生回路と、を含み、前記電圧発生回路は、目標電圧レベルまで段階的に増加させる方式に前記電圧を発生する。本発明の実施形態による不揮発性メモリ装置は、一定の上昇傾斜を有する駆動信号をメモリセルアレイに提供できる。したがって、読出しマージン減少による信頼性の下落が防止され得る。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に関し、より具体的には不揮発性メモリ装置に関する。
【背景技術】
【０００２】
半導体メモリ装置（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）はシリコン（Ｓｉ、ｓｉｌｉｃｏｎ）、ゲルマニウム（Ｇｅ、Ｇｅｒｍａｎｉｕｍ）、ヒ化ガリウム（ＧａＡｓ、ｇａｌｌｉｕｍ ａｒｓｅｎｉｄｅ）、リン化インジウム（ＩｎＰ、ｉｎｄｉｕｍ ｐｈｏｓｐｉｄｅ）等のような半導体を利用して具現される記憶装置である。半導体メモリ装置は大きく揮発性メモリ装置（Ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）と不揮発性メモリ装置（Ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）とに区分される。
【０００３】
揮発性メモリ装置は電源供給が遮断されれば、格納しているデータが消滅されるメモリ装置である。揮発性メモリ装置にはＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）等がある。不揮発性メモリ装置は電源供給が遮断されても格納しているデータを維持するメモリ装置である。不揮発性メモリ装置にはＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、フラッシュメモリ装置、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＲＲＡＭ（登録商標）（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＦＲＡＭ（登録商標）（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）等がある。フラッシュメモリ装置は大きくＮＯＲタイプとＮＡＮＤタイプとに区分される。
【０００４】
最近、半導体メモリ装置の集積度を向上させるために、３次元アレイ構造を有する半導体メモリ装置が研究されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】日本国特許公開第２０１０−００１０２７５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は一定の上昇傾斜を有する駆動信号をメモリセルアレイに提供する不揮発性メモリ装置及びそれを含むメモリシステムを提供することにある。
【課題を解決するための手段】
【０００７】
本発明の実施形態による不揮発性メモリ装置は基板と直交する方向に積層された複数のメモリセルを含むメモリセルアレイと、ワードラインを通じて前記メモリセルアレイに連結された行選択回路と、前記ワードラインに提供される電圧を発生する電圧発生回路と、を含み、前記電圧発生回路は目標電圧レベルまで段階的に増加させる方式に前記電圧を発生する。
【０００８】
実施形態として、前記電圧発生回路はプログラム動作の時にパス電圧レベルまで段階的に増加する電圧信号を生成する。
【０００９】
実施形態として、前記電圧発生回路はプログラム電圧レベルまで段階的に増加する第１電圧信号を発生する第１電圧発生器と、パス電圧レベルまで段階的に増加する第２電圧信号を発生する第２電圧発生器と、を含む。
【００１０】
実施形態として、前記行選択回路は前記第２電圧信号を前記ワードラインの中で非選択されたワードラインに駆動信号として提供し、前記非選択されたワードラインに提供される前記駆動信号は同一な上昇傾斜を有する。
【００１１】
実施形態として、前記電圧発生回路は読出し動作の時に非選択読出し電圧レベルまで段階的に増加する電圧信号を生成する。
【００１２】
実施形態として、前記電圧発生回路は選択読出し電圧レベルまで段階的に増加する第１電圧信号を発生する第１電圧発生器と、非選択読出し電圧レベルまで段階的に増加する第２電圧信号を発生する第２電圧発生器と、を含む。
【００１３】
実施形態として、前記行選択回路は前記第２電圧信号を前記ワードラインの中で非選択されたワードラインに駆動信号として提供し、前記非選択されたワードラインに提供される前記駆動信号は同一な上昇傾斜を有する。
【００１４】
実施形態として、前記電圧発生回路はプログラム電圧レベルまで段階的に増加する第１電圧信号を発生する第１電圧発生器と、パス電圧レベルまで段階的に増加する第２電圧信号を発生する第２電圧発生器と、選択読出し電圧レベルまで段階的に増加する第３電圧信号を発生する第３電圧発生器と、非選択読出し電圧レベルまで段階的に増加する第４電圧信号を発生する第４電圧発生器と、を含む。
【００１５】
実施形態として、前記電圧の目標電圧レベルによって互に異なるランピングステップの大きさを有するように前記電圧発生回路を制御するランピングロジックをさらに含む。
【００１６】
実施形態として、前記基板と平行な平面上のメモリセルは同一なワードラインを共有する。
【発明の効果】
【００１７】
本発明の実施形態による不揮発性メモリ装置は一定の上昇傾斜を有する駆動信号をメモリセルアレイに提供できる。したがって、読出しマージン減少による信頼性の下落が防止され得る。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施形態による不揮発性メモリ装置を示すブロック図である。
【図２】図１のメモリセルアレイを示すブロック図である。
【図３】図２のメモリブロックの中で１つの第１実施形態を示す斜視図である。
【図４】図３のメモリブロックのI−I’線に沿う断面図である。
【図５】図４のトランジスター構造を示す断面図である。
【図６】図３乃至図５を参照して説明されたメモリブロックの第１実施形態による等価回路を示す回路図である。
【図７】一般的な場合の駆動信号の上昇傾斜を示す図面である。
【図８】図１の高電圧発生回路及びランピングロジックをより詳細に示すブロック図である。
【図９】図８の第１電圧発生器によって生成された第１電圧信号を示す図面である。
【図１０】図８の第２電圧発生器によって生成された第２電圧信号を示す図面である。
【図１１】図１の行選択回路をより詳細に示すブロック図である。
【図１２】図１１のドライビングブロックをより詳細に説明するための図面である。
【図１３】図１の高電圧発生回路によって生成された電圧信号が駆動信号としてワードラインに提供される時、駆動信号の上昇傾斜を示す図面である。
【図１４】図１の高電圧発生回路によって生成された電圧信号が駆動信号としてワードラインに提供される時、駆動信号の上昇傾斜を示す図面である。
【図１５】本発明の他の実施形態による不揮発性メモリ装置を示すブロック図である。
【図１６】互に異なる上昇傾斜を有する駆動信号による読出し攪乱を説明するための図面である。
【図１７】互に異なる上昇傾斜を有する駆動信号による読出し攪乱を説明するための図面である。
【図１８】互に異なる上昇傾斜を有する駆動信号による読出し攪乱を説明するための図面である。
【図１９】図１の高電圧発生回路及びランピングロジックの一実施形態を示すブロック図である。
【図２０】図１の高電圧発生回路及びランピングロジックの他の実施形態を示すブロック図である。
【図２１】図３乃至図５を参照して説明されたメモリブロックＢＬＫｉの第２実施形態による等価回路ＢＬＫｉ＿２を示す回路図である。
【図２２】図３乃至図５を参照して説明されたメモリブロックの第３実施形態による等価回路を示す回路図である。
【図２３】図３乃至図５を参照して説明されたメモリブロックの第４実施形態による等価回路を示す回路図である。
【図２４】図３乃至図５を参照して説明されたメモリブロックの第５実施形態による等価回路を示す回路図である。
【図２５】図２のメモリブロックの中で１つの第２実施形態を示す斜視図である。
【図２６】図２５のメモリブロックの変形形態を示す斜視図である。
【図２７】図３のメモリブロックの中で１つの第３実施形態を示す斜視図である。
【図２８】図２７のメモリブロックのＩＩＩ−ＩＩＩ’線に沿う断面図である。
【図２９】図２７のメモリブロックの変形形態を示す斜視図である。
【図３０】図２９のメモリブロックのＩＶ−ＩＶ’線に沿う断面図である。
【図３１】図３のメモリブロックの中で１つの第４実施形態を示す斜視図である。
【図３２】図３１のメモリブロックのＶ−Ｖ’線に沿う断面図である。
【図３３】図３１のメモリブロックの変形形態を示す斜視図である。
【図３４】図３３のメモリブロックのＶＩ−ＶＩ’線に沿う断面図である。
【図３５】図２のメモリブロックの中で１つの第５実施形態を示す斜視図である。
【図３６】図３５のメモリブロックのＶＩＩ−ＶＩＩ’線に沿う断面図である。
【図３７】図１又は図１４の不揮発性メモリ装置を含むメモリシステムを示すブロック図である。
【図３８】図３７のメモリシステムの応用例を示すブロック図である。
【図３９】図３８を参照して説明されたメモリシステムを含むコンピューティングシステムを示すブロック図である。
【発明を実施するための形態】
【００１９】
以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できるように詳細に説明するために、本発明の実施形態を添付されたの図面を参照して説明する。説明の便宜上、同一な構成要素は同一な参照番号を利用して引用される。類似の構成要素は類似の参照番号を利用して引用される。
【００２０】
３次元構造のメモリブロックを含む不揮発性メモリ装置は、工程上の要因によって、ワードラインに提供される駆動信号の上昇傾斜（ｒｉｓｉｎｇ ｓｌｏｐｅ）が各々異なり得る。このような上昇傾斜の差異は読出しマージンの減少による読出しフェイル（ｒｅａｄ ｆａｉｌ）等を発生させ得る。本発明の実施形態による不揮発性メモリ装置は、ランピング（ｒａｍｐｉｎｇ）技術を利用して駆動信号の上昇傾斜を一定に維持する。したがって、読出しマージンの減少が最小化になり得る。以下では説明の便宜上、プログラム動作を中心に本発明の実施形態が説明される。しかし、本発明の技術的思想は読出し動作及び消去動作にも適用され得る。
【００２１】
図１は、本発明の実施形態による不揮発性メモリ装置を示すブロック図である。図１を参照すれば、不揮発性メモリ装置１００はメモリセルアレイ１１０、高電圧発生回路１２０、行選択回路１３０、読出し及び書込み回路１４０、データ入出力回路１５０、制御ロジック１６０、及びランピングロジック１７０を含む。
【００２２】
メモリセルアレイ１１０は、複数のワードラインＷＬを通じて行選択回路１３０に連結され、ビットラインＢＬを通じて読出し及び書込み回路１４０に連結される。メモリセルアレイ１１０は３次元構造のメモリブロックを含み、各メモリブロックは複数のメモリセルを含む。例示的に、メモリセルアレイ１１０の各メモリブロックはセル当り１つ又はその以上のビットを格納できる複数のメモリセルで構成される。
【００２３】
高電圧発生回路１２０はランピングロジック１７０の制御に応答して、第１電圧信号ＶＳ＿１及び第２電圧信号ＶＳ＿２を発生する。ここで、第１電圧信号ＶＳ＿１は、目標電圧（ｔａｒｇｅｔ ｖｏｌｔａｇｅ）がプログラム電圧Ｖｐｇｍである電圧信号であり、第２電圧信号ＶＳ＿２は、目標電圧がパス電圧である電圧信号を意味する。
【００２４】
プログラム動作の時に、高電圧発生回路１２０は、ランピングロジック１７０の制御に応答して、第１電圧信号ＶＳ＿１の電圧レベルを一定なランピングステップ（Ｒａｍｐｉｎｇ Ｓｔｅｐ）単位にプログラム電圧Ｖｐｇｍまで上昇させる。第１電圧信号ＶＳ＿１は行選択回路１３０を通じて選択されたワードラインに提供される。即ち、選択されたワードラインにはプログラム電圧Ｖｐｇｍまで段階的に増加する第１電圧信号ＶＳ＿１が提供される。
【００２５】
同様に、高電圧発生回路１２０は、ランピングロジック１７０の制御に応答して、第２電圧信号ＶＳ＿２の電圧レベルを一定なランピングステップ単位にパス電圧Ｖｐａｓｓまで上昇させる。第２電圧信号ＶＳ＿２は行選択回路１３０を通じて選択されたワードラインに提供される。
【００２６】
行選択回路１３０は、高電圧発生回路１２０から第１電圧信号ＶＳ＿１及び第２電圧信号ＶＳ＿２を受信する。プログラム動作の時に、行選択回路１３０は選択されたワードラインに第１電圧信号ＶＳ＿１を提供し、非選択されたワードラインに第２電圧信号ＶＳ＿２を提供する。行選択回路１３０はワードラインドライバー１３１及び行デコーダー１３３を含む。
【００２７】
ワードラインドライバー１３１は、高電圧発生回路１２０から第１電圧信号ＶＳ＿１及び第２電圧信号ＶＳ＿２を受信する。ワードラインドライバー１３１は、行アドレスＲＡの中で一部のアドレスＲＡｉに応答して、各々の信号ラインＳＬに第１電圧信号ＶＳ＿１又は第２電圧信号ＶＳ＿２を提供する。
【００２８】
例えば、プログラム動作の時に、ワードラインドライバー１３１は、選択されたワードラインに対応する信号ラインに駆動信号ＤＳとして第１電圧信号ＶＳ＿１を提供する。ワードラインドライバー１３１は、非選択されたワードラインに対応する信号ラインに駆動信号ＤＳとして第２電圧信号ＶＳ＿２を提供する。
【００２９】
行デコーダー１３３はワードラインドライバー１３１から駆動信号ＤＳを受信する。行デコーダー１３３は、行アドレスＲＡの中で残りのアドレスＲＡｊに応答して、駆動信号ＤＳが提供されるワードラインＷＬを選択する。
【００３０】
例えば、行デコーダー１３３に提供されたアドレスＲＡｊは、メモリブロックを選択するためのアドレスであり得る。この場合、行デコーダー１３３は、アドレスＲＡｊに応答してメモリブロックを選択し、選択されたメモリブロックのワードラインに駆動信号ＤＳを各々伝達する。したがって、選択されたワードラインには駆動信号ＤＳとして第１電圧信号ＶＳ＿１が提供され、非選択されたワードラインには各々駆動信号ＤＳとして第２電圧信号ＶＳ＿２が提供される。
【００３１】
読出し及び書込み回路１４０は、ビットラインＢＬを通じてメモリセルアレイ１１０に連結され、データラインＤＬを通じてデータ入出力回路１５０に連結される。読出し及び書込み回路１４０はデータ入出力回路１５０からデータを受信し、受信したデータをメモリセルアレイ１１０に書き込む。読出し及び書込み回路１４０はメモリセルアレイ１１０からデータを読み出し、読み出したデータをデータ入出力回路１５０へ伝達する。例示的に、読出し及び書込み回路１４０はデータの読出し及び書込みを遂行するページバッファ（又はページレジスター）、ビットラインＢＬを選択する列選択回路等の構成要素を包含できる。
【００３２】
データ入出力回路１５０は、データラインＤＬを通じて読出し及び書込み回路１４０に連結される。データ入出力回路１５０は制御ロジック１６０の制御に応答して動作する。データ入出力回路１５０は外部とデータＤＡＴＡを交換するように構成される。データ入出力回路１５０は外部から伝達されたデータＤＡＴＡをデータラインＤＬを通じて読出し及び書込み回路１４０へ伝達する。データ入出力回路１５０は、読出し及び書込み回路１４０からデータラインＤＬを通じて伝達されたデータＤＡＴＡを外部へ出力する。例示的に、データ入出力回路１５０はデータバッファのような構成要素を包含できる。
【００３３】
制御ロジック１６０は不揮発性メモリ装置１００の諸般動作を制御する。制御ロジック１６０は高電圧発生回路１２０、行選択回路１３０、読出し及び書込み回路１４０、及びデータ入出力回路１５０を制御するように構成される。図１を参照すれば、制御ロジック１６０はランピングロジック１７０を含む。
【００３４】
ランピングロジック１７０は、段階的に増加する第１及び第２電圧信号ＶＳ＿１、ＶＳ＿２が生成されるように高電圧発生回路１２０を制御する。即ち、プログラム動作の時に、ランピングロジック１７０は、プログラム電圧Ｖｐｇｍまで段階的に増加する第１電圧信号ＶＳ＿１を生成するように高電圧発生回路１２０を制御する。また、ランピングロジック１７０は、パス電圧Ｖｐａｓｓまで段階的に増加する第２電圧信号ＶＳ＿２を生成するように高電圧発生回路１２０を制御する。
【００３５】
上述したように、本発明の実施形態による不揮発性メモリ装置１００は、目標電圧まで段階的に（即ち、ランピングステップ単位に）増加する第１及び第２電圧信号ＶＳ＿１、ＶＳ＿２を発生し、これを駆動信号ＤＳとしてワードラインに提供する。
【００３６】
第１及び第２電圧信号ＶＳ＿１、ＶＳ＿２の電圧レベルがランピングステップ単位に段階的に増加するので、ワードラインに提供される駆動信号は各ワードラインの抵抗の差に関わらず一定の上昇傾斜を維持することができる。したがって、不揮発性メモリ装置１００はプログラム速度の差による読出しマージンの減少を防止することができる。以下では本発明の実施形態によるメモリセルアレイ１１０の構造がより詳細に説明される。
【００３７】
図２は図１のメモリセルアレイを示すブロック図である。図２を参照すれば、メモリセルアレイ１１０は、複数のメモリブロックＢＬＫ１〜ＢＬＫｚを含む。各メモリブロックＢＬＫは３次元構造（又は垂直構造）を有する。例えば、各メモリブロックＢＬＫは第１乃至第３方向に沿って伸張された構造物を含む。例えば、各メモリブロックＢＬＫは、第２方向に沿って伸張された複数のＮＡＮＤストリングＮＳを含む。例えば、第１及び第３方向に沿って複数のＮＡＮＤストリングＮＳが提供される。
【００３８】
各ＮＡＮＤストリングＮＳは、ビットラインＢＬ、ストリング選択ラインＳＳＬ、接地選択ラインＧＳＬ、ワードラインＷＬ、及び共通ソースラインＣＳＬに連結される。即ち、各メモリブロックは複数のビットラインＢＬ、複数のストリング選択ラインＳＳＬ、複数の接地選択ラインＧＳＬ、複数のワードラインＷＬ、及び共通ソースラインＣＳＬに連結される。メモリブロックＢＬＫ１〜ＢＬＫｚは図３を参照してより詳細に説明される。
【００３９】
例示的に、メモリブロックＢＬＫ１〜ＢＬＫｚは図１に図示された行選択回路１３０によって選択される。例えば、行選択回路１３０はメモリブロックＢＬＫ１〜ＢＬＫｚの中でデコーディングされた行アドレスに対応するメモリブロックＢＬＫを選択する。
【００４０】
図３は、図２のメモリブロックＢＬＫ１〜ＢＬＫｚの中で１つＢＬＫｉの第１実施形態を示す斜視図である。図４は、図３のメモリブロックＢＬＫｉのI−I’線に沿う断面図である。図３及び図４を参照すれば、メモリブロックＢＬＫｉは第１乃至第３方向に沿って伸張された構造物を含む。
【００４１】
先ず、基板１１１が提供される。例示的に、基板１１１は第１タイプを有するウェル（ｗｅｌｌ）である。例えば、基板１１１はホウ素Ｂ（Ｂｏｒｏｎ）のような５族元素が注入されて形成されたｐウェルである。例えば、基板１１１はｎウェル内に提供されるポケットｐウェルである。以下で、基板１１１はｐウェルであることと仮定する。しかし、基板１１１はｐウェルであることに限定されない。
【００４２】
基板１１１の上に、第１方向に沿って伸張された複数のドーピング領域３１１〜３１４が提供される。例えば、複数のドーピング領域３１１〜３１４は基板１１１と相異なる第２タイプを有する。例えば、複数のドーピング領域３１１〜３１４はｎタイプを有する。以下で、第１乃至第４ドーピング領域３１１〜３１４はｎタイプを有することと仮定する。しかし、第１乃至第４ドーピング領域３１１〜３１４はｎタイプを有することに限定されない。
【００４３】
第１及び第２ドーピング領域３１１、３１２の間の基板１１１の領域の上に、第１方向に沿って伸張される複数の絶縁物質１１２が第２方向に沿って順次的に提供される。例えば、複数の絶縁物質１１２は第２方向に沿って特定距離程度離隔されて提供される。例示的に、絶縁物質１１２はシリコン酸化物（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ）のような絶縁物質を包含する。
【００４４】
第１及び第２ドーピング領域３１１、３１２の間の基板１１１の領域の上に、第１方向に沿って順次的に配置され、第２方向に沿って絶縁物質１１２を貫通する複数のピラー１１３が提供される。例示的に、複数のピラー１１３は絶縁物質１１２を貫通して基板１１１と連結される。
【００４５】
例示的に、各ピラー１１３は複数の物質で構成される。例えば、各ピラー１１３の表面層１１４は第１タイプを有するシリコン物質を包含する。例えば、各ピラー１１３の表面層１１４は基板１１１と同一なタイプを有するシリコン物質を包含する。以下で、各ピラー１１３の表面層１１４はｐタイプシリコンを含むことと仮定する。しかし、各ピラー１１３の表面層１１４はｐタイプシリコンを含むことに限定されない。
【００４６】
各ピラー１１３の内部層１１５は絶縁物質で構成される。例えば、各ピラー１１３の内部層１１５は、シリコン酸化物（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ）のような絶縁物質を包含する。例えば、各ピラー１１３の内部層１１５はエアーギャップ（ａｉｒ ｇａｐ）を包含できる。
【００４７】
第１及び第２ドーピング領域３１１、３１２の間の領域で、絶縁物質１１２、ピラー１１３、及び基板１１１の露出された表面に沿って絶縁膜１１６が提供される。例示的に、第２方向に沿って提供される最後の絶縁物質１１２の第２方向側の露出面に提供される絶縁膜１１６は除去できる。
【００４８】
例示的に、絶縁膜１１６の厚さは複数の絶縁物質１１２の間の距離がの１／２より小さい。即ち、複数の絶縁物質１１２の中で第１絶縁物質の下部面に提供された絶縁膜１１６、及び第１絶縁物質下部の第２絶縁物質の上部面に提供された絶縁膜１１６の間に、絶縁物質１１２及び絶縁膜１１６以外の物質が配置できる領域が提供される。
【００４９】
第１及び第２ドーピング領域３１１、３１２の間の領域で、絶縁膜１１６の露出された表面の上に第１導電物質２１１〜２９１が提供される。例えば、基板１１１に隣接する絶縁物質１１２及び基板１１１の間に第１方向に沿って伸張される第１導電物質２１１が提供される。より詳細には、基板１１１に隣接する絶縁物質１１２の下部面の絶縁膜１１６及び基板１１１の間に、第１方向に伸張される第１導電物質２１１が提供される。
【００５０】
以下で、第１導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３の高さが定義される。第１導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３は基板１１１から順次的に第１乃至第９の高さを有することと定義される。即ち、基板１１１と隣接する第１導電物質２１１〜２１３は第１の高さを有する。第２導電物質３３１〜３３３と隣接する第１導電物質２９１〜２９３は第９の高さを有する。第１導電物質及び基板１１１の間の距離が増加するほど、第１導電物質の高さは増加する。
【００５１】
絶縁物質１１２の中で特定絶縁物質の上部面の絶縁膜１１６及び特定絶縁物質の上部に配置された絶縁物質の下部面の絶縁膜１１６の間に、第１方向に沿って伸張される第１導電物質が提供される。例示的に、複数の絶縁物質１１２の間に、第１方向に伸張される複数の第１導電物質２２１〜２８１が提供される。例示的に、第１導電物質２１１〜２９１は金属物質である。例示的に、第１導電物質２１１〜２９１はポリシリコン等のような導電物質である。
【００５２】
第２及び第３ドーピング領域３１２、３１３の間の領域で、第１及び第２ドーピング領域３１１、３１２の上の構造物と同一な構造物が提供される。例示的に、第２及び第３ドーピング領域３１２、３１３の間の領域で、第１方向に伸張される複数の絶縁物質１１２、第１方向に沿って順次的に配置され、第３方向に沿って複数の絶縁物質１１２を貫通する複数のピラー１１３、複数の絶縁物質１１２及び複数のピラー１１３の露出された表面に提供される絶縁膜１１６、及び第１方向に沿って伸張される複数の第１導電物質２１２〜２９２が提供される。
【００５３】
第３及び第４ドーピング領域３１３、３１４の間の領域で、第１及び第２ドーピング領域３１１、３１２の上の構造物と同一な構造物が提供される。例示的に、第３及び第４ドーピング領域３１２、３１３の間の領域で、第１方向に伸張される複数の絶縁物質１１２、第１方向に沿って順次的に配置され、第３方向に沿って複数の絶縁物質１１２を貫通する複数のピラー１１３、複数の絶縁物質１１２及び複数のピラー１１３の露出された表面に提供される絶縁膜１１６、及び第１方向に沿って伸張される複数の第１導電物質２１３〜２９３が提供される。
【００５４】
複数のピラー１１３の上にドレーン３２０が各々提供される。例示的に、ドレーン３２０は第２タイプでドーピングされたシリコン物質である。例えば、ドレーン３２０はｎタイプでドーピングされたシリコン物質である。以下で、ドレーン３２０はｎタイプシリコンを含むことと仮定する。しかし、ドレーン３２０はｎタイプシリコンを含むことに限定されない。例示的に、各ドレーン３２０の幅は対応するピラー１１３の幅より大きい。例えば、各ドレーン３２０は対応するピラー１１３の上部面にパッド形態に提供される。
【００５５】
ドレーン３２０の上に、第３方向に伸張された第２導電物質３３１〜３３３が提供される。第２導電物質３３１〜３３３は第１方向に沿って順次的に配置される。第２導電物質３３１〜３３３の各々は対応する領域のドレーン３２０と連結される。例示的に、ドレーン３２０及び第３方向に伸張された第２導電物質３３３は各々コンタクトプラグ（ｃｏｎｔａｃｔ ｐｌｕｇ）を通じて連結される。例示的に、第２導電物質３３１〜３３３は金属物質である。例示的に、第２導電物質３３１〜３３３はポリシリコン等のような導電物質である。
【００５６】
図３及び図４で、各ピラー１１３は、絶縁膜１１６の隣接する領域及び複数の第１導電ライン２１１〜２９１、２１２〜２９２、２１３〜２９３の中で隣接する領域と共にストリングを形成する。例えば、各ピラー１１３は絶縁膜１１６の隣接する領域及び第１導電ライン２１１〜２９１、２１２〜２９２、２１３〜２９３の中で隣接する領域と共にＮＡＮＤストリングＮＳを形成する。ＮＡＮＤストリングＮＳは複数のトランジスター構造ＴＳを含む。トランジスター構造ＴＳは図５を参照してより詳細に説明される。
【００５７】
図５は、図４のトランジスター構造を示す断面図である。図３乃至図５を参照すれば、絶縁膜１１６は第１乃至第３サブ絶縁膜１１７、１１８、１１９を含む。
【００５８】
ピラー１１３のｐタイプシリコンを含む表面層１１４はボディー（ｂｏｄｙ）として動作する。ピラー１１３に隣接する第１サブ絶縁膜１１７はトンネルリング絶縁膜として動作する。例えば、ピラー１１３に隣接する第１サブ絶縁膜１１７は熱酸化膜を包含する。
【００５９】
第２サブ絶縁膜１１８は電荷格納膜として動作する。例えば、第２サブ絶縁膜１１８は電荷捕獲層として動作する。例えば、第２サブ絶縁膜１１８は窒化膜又は金属酸化膜（例えば、アルミニウム酸化膜、ハフニウム酸化膜等）を包含する。
【００６０】
第１導電物質２３３に隣接する第３サブ絶縁膜１１９はブロッキング絶縁膜として動作する。例示的に、第１方向に伸張された第１導電物質２３３と隣接する第３サブ絶縁膜１１９は単一層又は多層に形成される。第３サブ絶縁膜１１９は、第１及び第２サブ絶縁膜１１７、１１８より高い誘電常数を有する高誘電膜（例えば、アルミニウム酸化膜、ハフニウム酸化膜等）であり得る。
【００６１】
第１導電物質２３３はゲート（又は制御ゲート）として動作する。即ち、ゲート（又は制御ゲート）として動作する第１導電物質２３３、ブロッキング絶縁膜として動作する第３サブ絶縁膜１１９、電荷格納膜として動作する第２サブ絶縁膜１１８、トンネルリング絶縁膜として動作する第１サブ絶縁膜１１７、及びボディーとして動作するｐタイプシリコンを含む表面層１１４はトランジスター（又はメモリセルトランジスター構造）を形成する。例示的に、第１乃至第３サブ絶縁膜１１７〜１１９はＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）を構成する。以下で、ピラー１１３のｐタイプシリコンを含む表面層１１４は第２方向のボディーとして動作することと定義される。
【００６２】
メモリブロックＢＬＫｉは複数のピラー１１３を含む。即ち、メモリブロックＢＬＫｉは複数のＮＡＮＤストリングＮＳを含む。より詳細には、メモリブロックＢＬＫｉは第２方向（又は基板と垂直になる方向）に伸張された複数のＮＡＮＤストリングＮＳを含む。
【００６３】
各ＮＡＮＤストリングＮＳは、第２方向に沿って配置される複数のトランジスター構造ＴＳを含む。各ＮＡＮＤストリングＮＳの複数のトランジスター構造ＴＳの中で少なくとも１つはストリング選択トランジスターＳＳＴとして動作する。各ＮＡＮＤストリングＮＳの複数のトランジスター構造ＴＳの中で少なくとも１つは接地選択トランジスターＧＳＴとして動作する。
【００６４】
ゲート（又は制御ゲート）は第１方向に伸張された第１導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３に対応する。即ち、ゲート（又は制御ゲート）は第１方向に伸張されてワードライン、及び少なくとも２つの選択ライン（例えば、少なくとも１つのストリング選択ラインＳＳＬ及び少なくとも１つの接地選択ラインＧＳＬを形成する。
【００６５】
第３方向に伸張された第２導電物質３３１〜３３３はＮＡＮＤストリングＮＳの一端に連結される。例示的に、第３方向に伸張された第２導電物質３３１〜３３３はビットラインＢＬとして動作する。即ち、１つのメモリブロックＢＬＫｉで、１つのビットラインＢＬに複数のＮＡＮＤストリングが連結される。
【００６６】
第１方向に伸張された第２タイプドーピング領域３１１〜３１４がＮＡＮＤストリングの他端に提供される。第１方向に伸張された第２タイプドーピング領域３１１〜３１４は共通ソースラインＣＳＬとして動作する。
【００６７】
要約すれば、メモリブロックＢＬＫｉは基板１１１と垂直になる方向（第２方向）に伸張された複数のＮＡＮＤストリングを含み、１つのビットラインＢＬに複数のＮＡＮＤストリングＮＳが連結されるＮＡＮＤフラッシュメモリブロック（例えば、電荷捕獲形）として動作する。
【００６８】
図３乃至図５で、第１導電ライン２１１〜２９１、２１２〜２９２、２１３〜２９３は９つの層に提供されることで説明した。しかし、第１導電ライン２１１〜２９１、２１２〜２９２、２１３〜２９３は９つの層に提供されることに限定されない。例えば、第１導電ラインはメモリセルを形成する少なくとも８個の層、そして選択トランジスターを形成する少なくとも２個の層に提供され得る。第１導電ラインはメモリセル電荷構成する少なくとも１６個の層、そして選択トランジスターを形成する少なくとも２個の層に提供され得る。また、第１導電ラインは、メモリセルを形成する複数の層、そして選択トランジスターを形成する少なくとも２個の層に提供され得る。例えば、第１導電ラインはダミーメモリセルを形成する層にも提供され得る。
【００６９】
図３乃至図５で、１つのビットラインＢＬに３つのＮＡＮＤストリングＮＳが連結されることで説明した。しかし、１つのビットラインＢＬに３つのＮＡＮＤストリングＮＳが連結されることに限定されない。例示的に、メモリブロックＢＬＫｉで、１つのビットラインＢＬにｍ個のＮＡＮＤストリングＮＳが連結され得る。この時、１つのビットラインＢＬに連結されるＮＡＮＤストリングＮＳの数ほど、第１方向に伸張される第１導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３の数及び共通ソースラインＣＳＬとして動作するドーピング領域３１１〜３１４の数もまた調節される。
【００７０】
図３乃至図５で、第１方向に伸張された１つの第１導電物質に３つのＮＡＮＤストリングＮＳが連結されることで説明した。しかし、１つの第１導電物質に３つのＮＡＮＤストリングＮＳが連結されることに限定されない。例えば、１つの第１導電物質に、ｎ個のＮＡＮＤストリングＮＳが連結され得る。この時、１つの第１導電物質に連結されるＮＡＮＤストリングＮＳの数ほど、ビットライン３３１〜３３３の数もまた調節される。
【００７１】
図３乃至図５を参照して説明されたように、ピラー１１３の第１及び第３方向に沿う断面積は基板１１１に近くなるほど、減少することができる。例えば、工程上の特性又は誤差によって、ピラー１１３の第１及び第３方向に沿う断面積が可変され得る。
【００７２】
例示的に、ピラー１１３は蝕刻によって形成されたホールにシリコン物質及び絶縁物質のような物質が提供されて形成される。蝕刻される深さが増加するほど、蝕刻によって形成されるホールの第１及び第３方向に沿う面積は減少することができる。即ち、ピラー１１３の第１及び第３方向に沿う断面積は基板１１１に近くなるほど、減少することができる。
【００７３】
図６は図３乃至図５を参照して説明されたメモリブロックＢＬＫｉの第１実施形態による等価回路ＢＬＫｉ＿１を示す回路図である。図３乃至図６を参照すれば、第１ビットラインＢＬ１及び共通ソースラインＣＳＬの間にＮＡＮＤストリングＮＳ１１〜ＮＳ３１が提供される。第２ビットラインＢＬ２及び共通ソースラインＣＳＬの間にＮＡＮＤストリングＮＳ１２、ＮＳ２２、ＮＳ３２が提供される。第３ビットラインＢＬ３及び共通ソースラインＣＳＬの間に、ＮＡＮＤストリングＮＳ１３、ＮＳ２３、ＮＳ３３が提供される。第１乃至第３ビットラインＢＬ１〜ＢＬ３は、第３方向に伸張された第２導電物質３３１〜３３３に各々対応する。
【００７４】
各ＮＡＮＤストリングＮＳのストリング選択トランジスターＳＳＴは対応するビットラインＢＬと連結される。各ＮＡＮＤストリングＮＳの接地選択トランジスターＧＳＴは共通ソースラインＣＳＬと連結される。各ＮＡＮＤストリングＮＳのストリング選択トランジスターＳＳＴ及び接地選択トランジスターＧＳＴの間にメモリセルＭＣが提供される。
【００７５】
以下で、行及び列単位にＮＡＮＤストリングＮＳが定義される。１つのビットラインに共通に連結されたＮＡＮＤストリングＮＳは１つの列を形成する。例えば、第１ビットラインＢＬ１に連結されたＮＡＮＤストリングＮＳ１１〜ＮＳ３１は、第１列に対応する。第２ビットラインＢＬ２に連結されたＮＡＮＤストリングＮＳ１２〜ＮＳ３２は、第２列に対応する。第３ビットラインＢＬ３に連結されたＮＡＮＤストリングＮＳ１３〜ＮＳ３３は第３列に対応する。
【００７６】
１つのストリング選択ラインＳＳＬに連結されるＮＡＮＤストリングＮＳは、１つの行を形成する。例えば、第１ストリング選択ラインＳＳＬ１に連結されたＮＡＮＤストリングＮＳ１１〜ＮＳ１３は第１行を形成する。第２ストリング選択ラインＳＳＬ２に連結されたＮＡＮＤストリングＮＳ２１〜ＮＳ２３は第２行を形成する。第３ストリング選択ラインＳＳＬ３に連結されたＮＡＮＤストリングＮＳ３１〜ＮＳ３３は第３行を形成する。
【００７７】
各ＮＡＮＤストリングＮＳで、高さが定義される。例示的に、各ＮＡＮＤストリングＮＳで、接地選択トランジスターＧＳＴの高さは１であることで定義される。接地選択トランジスターＧＳＴに隣接するメモリセルＭＣ１の高さは２であることで定義される。ストリング選択トランジスターＳＳＴの高さは９であることで定義される。ストリング選択トランジスターＳＳＴと隣接するメモリセルＭＣ７の高さは８であることで定義される。メモリセルＭＣ及び接地選択トランジスターＧＳＴの間の距離が増加するほど、メモリセルＭＣの高さは増加する。即ち、第１乃至第７メモリセルＭＣ１〜ＭＣ７は各々第２乃至第８の高さを有することで定義される。
【００７８】
各ＮＡＮＤストリングＮＳは接地選択ラインＧＳＬを共有する。接地選択ラインＧＳＬは第１の高さを有する第１導電ライン２１１〜２１３に対応する。即ち、接地選択トランジスターＧＳＴもまた第１の高さを有することで理解できる。
【００７９】
同一の行のＮＡＮＤストリングＮＳの同一の高さのメモリセルＭＣはワードラインＷＬを共有する。同一の高さを有し、相異なる行に対応するＮＡＮＤストリングＮＳのワードラインＷＬは共通に連結される。即ち、同一の高さのメモリセルＭＣはワードラインＷＬを共有する。
【００８０】
第２の高さを有する第１導電ライン２２１〜２２３が共通に連結されて第１ワードラインＷＬ１を形成する。第３の高さを有する第１導電ライン２３１〜２３３が共通に連結されて第２ワードラインＷＬ２を形成する。第４の高さを有する第１導電ライン２４１〜２４３が共通に連結されて第３ワードラインＷＬ３を形成する。第５の高さを有する第１導電ライン２５１〜２５３が共通に連結されて第４ワードラインＷＬ４を形成する。第６の高さを有する第１導電ライン２６１〜２６３が共通に連結されて第５ワードラインＷＬ５を形成する。第７の高さを有する第１導電ライン２７１〜２７３が共通に連結されて第６ワードラインＷＬ６を形成する。第８の高さを有する第１導電ライン２８１〜２８３が共通に連結されて第７ワードラインＷＬ７を形成する。
【００８１】
同一の行のＮＡＮＤストリングＮＳはストリング選択ラインＳＳＬを共有する。相異なる行のＮＡＮＤストリングＮＳは相異なるストリング選択ラインＳＳＬ１、ＳＳＬ２、ＳＳＬ３に各々連結される。第１乃至第３ストリング選択ラインＳＳＬ１〜ＳＳＬ３は各々第９の高さを有する第１導電ライン２９１〜２９３に対応する。
【００８２】
以下で、第１ストリング選択トランジスターＳＳＴ１は、第１ストリング選択ラインＳＳＬ１に連結されたストリング選択トランジスターＳＳＴとして定義される。第２ストリング選択トランジスターＳＳＴ２は、第２ストリング選択ラインＳＳＬ２に連結されたストリング選択トランジスターＳＳＴとして定義される。第３ストリング選択トランジスターＳＳＴ３は、第３ストリング選択ラインＳＳＬ３に連結されたストリング選択トランジスターＳＳＴとして定義される。
【００８３】
共通ソースラインＣＳＬはＮＡＮＤストリングＮＳに共通に連結される。例えば、基板１１１の上の活性領域で、第１乃至第４ドーピング領域３１１〜３１４が互に連結されて共通ソースラインＣＳＬを形成する。
【００８４】
図６に示したように、同一の高さのワードラインＷＬは共通に連結されている。したがって、特定の高さのワードラインＷＬが選択される時、選択されたワードラインＷＬに連結された全てＮＡＮＤストリングＮＳが選択される。
【００８５】
相異なる行のＮＡＮＤストリングＮＳは相異なるストリング選択ラインＳＳＬに連結されている。したがって、ストリング選択ラインＳＳＬ１〜ＳＳＬ３を選択及び非選択することによって、同一ワードラインＷＬに連結されたＮＡＮＤストリングＮＳの中で非選択行のＮＡＮＤストリングＮＳが対応するビットラインから分離され、そして選択行のＮＡＮＤストリングＮＳが対応するビットラインに連結され得る。
【００８６】
例示的に、プログラム及び読出し動作の時に、ストリング選択ラインＳＳＬ１〜ＳＳＬ３の中で１つが選択される。即ち、プログラム及び読出し動作はＮＡＮＤストリングＮＳ１１〜ＮＳ１３、ＮＳ２１〜ＮＳ２３、ＮＳ３１〜ＮＳ３３の行単位に遂行される。
【００８７】
例示的に、プログラム及び読出し動作の時に、選択行の選択ワードラインに選択電圧が印加され、非選択ワードラインに非選択電圧が印加される。例えば、選択電圧は、プログラム電圧Ｖｐｇｍ又は選択読出し電圧Ｖｒｄであり得る。例えば、非選択電圧は、パス電圧Ｖｐａｓｓ又は非選択読出し電圧Ｖｒｅａｄであり得る。即ち、プログラム及び読出し動作は、ＮＡＮＤストリングＮＳ１１〜ＮＳ１３、ＮＳ２１〜ＮＳ２３、ＮＳ３１〜ＮＳ３３の行単位に遂行される。
【００８８】
図７は、一般的な場合の駆動信号の上昇傾斜を例示的に示す図面である。
図３乃至図５を参照して説明されたように、ピラー１１３の第１及び第３方向に沿う断面積は、工程上の特性又は誤差によって基板１１１に近くなるほど、減少する。例えば、第２の高さに対応するピラー１１３の第１及び第３方向に沿う断面積は、第８の高さに対応するピラー１１３の第１及び第３方向に沿う断面積より小さい。
【００８９】
ピラー１１３の第１及び第３方向に沿う断面積の減少は、第１導電ラインの第２及び第３方向に沿う断面積の増加を意味する。即ち、ワードラインの第２及び第３方向に沿う断面積が基板１１１に近くなるほど、増加することを意味する。例えば、図４に示したように、第２の高さを有する第１導電ライン２２１〜２２３の第２及び第３方向に沿う断面積は第８の高さを有する第１導電ライン２８１〜２８３の第２及び第３方向に沿う断面積より大きい。即ち、図６を参照すれば、第２の高さを有する第１ワードラインＷＬ１の第２及び第３方向に沿う断面積は、第８の高さを有する第７ワードラインＷＬ７の第２及び第３方向に沿う断面積より大きい。したがって、ワードラインの抵抗は、断面積に反比例するので、第１ワードラインＷＬ１の抵抗は第７ワードラインＷＬ７の抵抗より小さい。
【００９０】
上述したように、３次元構造を有するメモリセルアレイのワードライン抵抗は基板に近くなるほど、小さい。したがって、一般的な不揮発性メモリ装置の場合、基板と近いワードラインに提供される駆動信号は、基板と遠いワードラインに印加される駆動信号より大きい上昇傾斜を有する。このような上昇傾斜の勾配の差異は、プログラム速度の差による読出しマージンの減少等を発生させ得る。
【００９１】
例えば、図７を参照すれば、プログラム動作の時に、第１ワードラインＷＬ１に提供される第１駆動信号ＤＳ＜１＞は、パス電圧Ｖｐａｓｓまで上昇する間に‘γ’の上昇傾斜を有し、第７ワードラインＷＬ７に提供される第７駆動信号ＤＳ＜７＞は、パス電圧Ｖｐａｓｓまで増加する間に‘α’の上昇傾斜を有する。即ち、パス電圧Ｖｐａｓｓまで上昇する間に、第１駆動信号ＤＳ＜１＞の上昇傾斜は、第７駆動信号の上昇傾斜ＤＳ＜７＞より大きい。
【００９２】
また、例えば、第１駆動信号ＤＳ＜１＞及び第７駆動信号ＤＳ＜７＞はパス電圧Ｖｐａｓｓでプログラム電圧Ｖｐｇｍまで上昇する間に各々‘β’及び‘δ’の上昇傾斜を有する。即ち、パス電圧Ｖｐａｓｓまで上昇する間に、第１駆動信号ＤＳ＜１＞の上昇傾斜は第７駆動信号の上昇傾斜ＤＳ＜７＞より大きい。
【００９３】
したがって、第１ワードラインＷＬ１及び第７ワードラインＷＬ７に連結されたメモリセルが各々プログラムされる場合、第１ワードラインＷＬ１に連結されたメモリセルは第７ワードラインＷＬ７に連結されたメモリセルに比べて速やかにプログラムされる。このようなメモリセルのプログラム速度差異は読出しマージンの減少を生じる。
【００９４】
このような問題を最小化するために、本発明の実施形態による不揮発性メモリ装置１００（図１参照）は、ランピングロジック１７０（図１参照）の制御に応答してプログラム電圧Ｖｐｇｍまで段階的に増加する第１電圧信号ＶＳ＿１及びパス電圧Ｖｐａｓｓまで段階的に増加する第２電圧信号ＶＳ＿２を発生する。不揮発性メモリ装置１００は、第１電圧信号ＶＳ＿１及び第２電圧信号ＶＳ＿２を駆動信号ＤＳとして選択されたワードライン及び非選択されたワードラインに提供する。以下では本発明の実施形態による高電圧発生回路１２０及びランピングロジック１７０がより詳細に説明される。
【００９５】
図８は、図１の高電圧発生回路１２０及びランピングロジック１７０をより詳細に示すブロック図である。図８を参照すれば、高電圧発生回路１２０は第１高電圧発生器１２１及び第２高電圧発生器１２２を含む。ランピングロジック１７０は第１サブランピングロジック１７１及び第２サブランピングロジック１７２を含む。
【００９６】
第１電圧発生器１２１は、第１サブランピングロジック１７１の制御に応答して、プログラム電圧Ｖｐｇｍまで段階的に増加する第１電圧信号ＶＳ＿１を発生する。プログラム動作の時、第１電圧信号ＶＳ＿１は駆動信号ＤＳとして選択されたワードラインに提供される。
【００９７】
第２電圧発生器１２２は、第２サブランピングロジック１７２の制御に応答してパス電圧Ｖｐａｓｓまで段階的に増加する第２電圧信号ＶＳ＿２を発生する。プログラム動作の時、第２電圧信号ＶＳ＿２は駆動信号ＤＳとして選択されたワードラインに提供される。
【００９８】
図９は、図８の第１電圧発生器１２１によって生成された第１電圧信号ＶＳ＿１を示す図面である。
【００９９】
図９を参照すれば、第１電圧信号ＶＳ＿１の上昇傾斜は、一般的な場合（即ち、第１サブランピングロジック１７１（図８参照）が具備されない場合）に比べて低く設定される。例示的に図９に示したように、第１電圧信号ＶＳ＿１の上昇傾斜は、最も低い上昇傾斜を有する第７駆動信号ＤＳ＜７＞（図７参照）を基準に設定され得る。
【０１００】
この場合、第１電圧信号ＶＳ＿１の上昇傾斜は、最も大きい抵抗を有するワードライン（即ち、第７ワードラインＷＬ７（図６参照））に提供される第７駆動信号ＤＳ＜７＞の上昇傾斜と同一である。したがって、第１電圧信号ＶＳ＿１の上昇傾斜は、第７ワードラインＷＬ７に比べて相対的に低い抵抗を有するワードライン（即ち、第１乃至第６ワードラインＷＬ１〜ＷＬ６（図６参照））で一定に維持され得る。
【０１０１】
図１０は、図８の第２電圧発生器１２２によって生成された第２電圧信号ＶＳ＿２を示す図面である。
【０１０２】
図１０を参照すれば、第２電圧信号ＶＳ＿２の上昇傾斜は一般的な場合（即ち、第２サブランピングロジック１７２（図８参照）が具備されない場合）に比べて低く設定される。例示的に図９の第１電圧信号ＶＳ＿１と同様に、第２電圧信号ＶＳ＿２の上昇傾斜は第７駆動信号ＤＳ＜７＞の上昇傾斜を基準に設定され得る。したがって、第２電圧信号ＶＳ＿２の上昇傾斜は第１乃至第７ワードラインＷＬ１〜ＷＬ７（図６参照）で一定に維持され得る。
【０１０３】
図８乃至図１０で説明されたように、第１及び第２電圧発生器１２１、１２２は、各々第１及び第２サブランピングロジック１７１、１７２の制御に応答して低い上昇傾斜を有する第１及び第２電圧信号ＶＳ＿１、ＶＳ＿２を発生できる。例えば、第１及び第２電圧信号ＶＳ＿１、ＶＳ＿２の上昇傾斜は、第７駆動信号ＤＳ＜７＞の上昇傾斜と同様に設定され得る。但し、これは例示的なことであり、第１及び第２電圧信号ＶＳ＿１、ＶＳ＿２の上昇傾斜は第７駆動信号ＤＳ＜７＞の上昇傾斜より所定範囲内で低いか、或いは高いように設定され得る。
【０１０４】
一方、プログラム動作の時、第１電圧信号ＶＳ＿１は、選択されたワードラインに駆動信号に提供され、第２電圧信号ＶＳ＿２が非選択されたワードラインに駆動信号に提供される。以下の図１１及び図１２では、第１及び第２電圧信号ＶＳ＿１を駆動信号にワードラインに提供する行選択回路１３０（図１参照）の構成がより詳細に説明される。
【０１０５】
図１１は、図１の行選択回路１３０をより詳細に示すブロック図である。図１１を参照すれば、行選択回路１３０はワードラインドライバー１３１及び行デコーダー１３２を含む。ワードラインドライバー１３１は、デコーディングブロック１３１＿ａ、第１乃至第７ドライビングブロック１３１＿ｂ１〜１３１＿ｂ７を含む。
【０１０６】
デコーディングブロック１３１＿ａは行アドレスＲＡｉを受信する。デコーディングブロック１３１＿ａは、受信した行アドレスＲＡｉをデコーディングしてデコーディングされた行アドレスＤＲＡｉを発生する。デコーディングブロック１３１＿ａは、デコーディングされた行アドレスＤＲＡｉを各々第１乃至第７ドライビングブロック１３１＿ｂ１〜１３１＿ｂ７の中で対応するドライビングブロックに伝達する。
【０１０７】
第１乃至第７ドライビングブロック１３１＿ｂ１〜１３１＿ｂ７は、デコーディングブロック１３１＿ａからデコーディングされた行アドレスＤＲＡｉを各々受信する。第１乃至第７ドライビングブロック１３１＿ｂ１〜１３１＿ｂ７は、高電圧発生回路１２０（図１参照）から第１電圧信号ＶＳ＿１及び第２電圧信号ＶＳ＿２を各々受信する。第１乃至第７ドライビングブロック１３１＿ｂ１〜１３１＿ｂ７は、デコーディングされた行アドレスＤＲＡｉに応答して第１電圧信号ＶＳ＿１及び第２電圧信号ＶＳ＿２の中でいずれか１つを駆動信号ＤＳとして各々出力する。各ドライビングブロックは以下の図１２でより詳細に説明される。
【０１０８】
行デコーダー１３３は、信号ラインＳＬ１〜ＳＬ７を通じてワードラインドライバー１３１に連結される。行デコーダー１３３は、複数のメモリブロックＢＬＫ１〜ＢＬＫｚに連結され、各メモリブロックは、ワードラインＷＬ１〜ＷＬ７を通じて行デコーダー１３３に連結される。行デコーダー１３３は、行アドレスＲＡｊを受信し、行アドレスＲＡｊに応答してメモリブロックを選択する。行デコーダー１３３は、信号ラインＳＬ１〜ＳＬ７を通じて駆動信号ＤＳ＜１＞〜ＤＳ＜７＞を受信し、駆動信号ＤＳ＜１＞〜ＤＳ＜７＞を選択されたメモリブロックのワードラインＷＬ１〜ＷＬ７に提供する。
【０１０９】
図１２は、図１１のドライビングブロックをより詳細に説明するための図面である。図１２では例示的に第１ドライビングブロック１３１＿ｂ１が図示されている。図１２を参照すれば、第１ドライビングブロック１３１＿ｂ１は第１スイッチＳ／Ｗ１及び第２スイッチＳ／Ｗ２を含む。
【０１１０】
第１スイッチＳ／Ｗ１は、高電圧発生回路１２０（図１参照）及び制御ロジック１６０（図１参照）から第１電圧信号ＶＳ＿１及び第１活性化信号ＥＮ＿１を各々受信する。第２スイッチＳ／Ｗ２は、高電圧発生回路１２０及び制御ロジック１６０から第２電圧信号ＶＳ＿２及び第２活性化信号ＥＮ＿２を各々受信する。第１スイッチＳ／Ｗ１及び第２スイッチＳ／Ｗ２は、デコーディングブロック１３１＿ａから提供されたデコーディングされた行アドレスＤＲＡｉ１に応答して、第１電圧信号ＶＳ＿１及び第２電圧信号ＶＳ＿２の中でいずれか１つを第１駆動信号ＤＳ＜１＞として出力する。
【０１１１】
図１３及び図１４は、図１の高電圧発生回路１２０によって生成された電圧信号が駆動信号としてワードラインに提供される時、駆動信号の上昇傾斜を示す図面である。
【０１１２】
具体的に、図１３では、第１電圧信号ＶＳ＿１が駆動信号として選択された第７ワードラインＷＬ７に提供され、第２電圧信号ＶＳ＿２が駆動信号として非選択されたワードライン、即ち、第１乃至第６ワードラインＷＬ１〜ＷＬ６に提供される場合が図示されている。図１４では、第１電圧信号ＶＳ＿１が駆動信号として選択された第１ワードラインＷＬ１に提供され、第２電圧信号ＶＳ＿２が駆動信号として非選択されたワードライン（即ち、第２乃至第７ワードラインＷＬ２〜ＷＬ７）に提供される場合が図示されている。
【０１１３】
図１３に示したように、プログラム動作の時に第７ワードラインＷＬ７が選択された場合、第７駆動信号ＤＳ＜７＞は、パス電圧Ｖｐａｓｓ及びプログラム電圧Ｖｐｇｍまで上昇する間に各々‘α’及び‘β’の上昇傾斜を有する。この場合、非選択された第１乃至第６ワードラインＷＬ１〜ＷＬ６にはパス電圧Ｖｐａｓｓまで上昇する間に‘α’の上昇傾斜を有する駆動信号ＤＳ＜１＞〜ＤＳ＜６＞が各々提供される。
【０１１４】
また、図１４に図示されたように、プログラム動作第１ワードラインＷＬ１が選択された場合、第１駆動信号ＤＳ＜１＞は、第７駆動信号ＤＳ＜１＞と同じように、パス電圧Ｖｐａｓｓ及びプログラム電圧Ｖｐｇｍまで上昇する間に各々‘α’及び‘β’の上昇傾斜を有する。この場合、非選択された第２乃至第７ワードラインＷＬ２〜ＷＬ７にはパス電圧Ｖｐａｓｓまで上昇する間に‘α’の上昇傾斜を有する駆動信号ＤＳ＜２＞〜ＤＳ＜７＞が各々提供される。
【０１１５】
結局、複数のワードラインの間の抵抗の差に関わらず、本発明の実施形態による不揮発性メモリ装置１００（図１参照）は、同一な上昇傾斜を有する駆動信号をワードラインに提供できる。したがって、不揮発性メモリ装置１００は、プログラム速度の差による読出しマージンの減少を防止することができる。
【０１１６】
一方、図１乃至図１４で説明された実施形態は例示的なことあり、本発明の技術的思想はこれに限定されない。本発明の技術的思想は、多様な実施形態及び適用例にに応用され得る。以下では本発明の他の実施形態及び適用例がより詳細に説明される。
【０１１７】
図１５は、本発明の他の実施形態による不揮発性メモリ装置２００を示すブロック図である。図１５の不揮発性メモリ装置２００は、ランピング制御ユニット２７０が制御ロジック２６０の外部に具現されることを除外すれば、図１の不揮発性メモリ装置１００と類似である。即ち、図１の不揮発性メモリ装置１００が制御ロジック１６０（図１参照）の一部をランピングロジック１７０（図１参照）に割り当てることに比べて、図１５の不揮発性メモリ装置２００は、ランピング制御ユニット２７０が制御ロジック２６０と区別される別のモジュールで具現される。
【０１１８】
この場合、ランピング制御ユニット２７０は、制御ロジック２６０の制御に応答して動作し、高電圧発生ユニット２２０は、ランピング制御ユニット２７０の制御に応答して段階的に増加する第１及び第２電圧信号ＶＳ＿１、ＶＳ＿２を生成する。高電圧発生ユニット２２０の動作は、図１の高電圧発生回路１２０の動作と類似であるので、詳細な説明は省略される。
【０１１９】
図１乃至図１５で、本発明の実施形態による不揮発性メモリ装置１００、２００はプログラム動作の時に同一の上昇傾斜を有する駆動信号を各ワードラインに提供することで説明される。但し、これは例示的なことであり、本発明の実施形態による不揮発性メモリ装置１００、２００は読出し動作の時にも応用され得る。これは以下の図１６乃至図２０を参照して、より詳細に説明される。
【０１２０】
図１６乃至図１８は、互に異なる上昇傾斜を有する駆動信号による読出し攪乱（Ｒｅａｄ Ｄｉｓｔｕｒｂａｎｃｅ）を説明するための図面である。
【０１２１】
図１６では、メモリセルＭＣの閾値電圧の散布が図示されている。例示的に、メモリセルＭＣは４つの論理状態Ｅ、Ｐ１、Ｐ２、Ｐ３に対応する閾値電圧の散布を有することと仮定される。即ち、メモリセルＭＣは２ビットを格納することと仮定される。しかし、メモリセルＭＣは２ビットを格納することに限定されない。
【０１２２】
図１７では、互に異なる上昇傾斜を有する駆動信号による読出し動作が図示されている。説明の便宜上、第１乃至第７ワードラインＷＬ１〜ＷＬ７に提供される駆動信号の上昇傾斜は基板に近くなるほど、大きくなることと仮定される。また、第２ワードラインＷＬ２に対する読出し動作が遂行されることと仮定される。
【０１２３】
図１８では、図１７の選択されたストリングライン（Ｓｅｌｅｃｔｅｄ ＳＳＬ）に対応するＮＡＮＤストリングの中で１つのＮＡＮＤストリングのチャンネル電圧が図示されている。具体的に、図１８では、第６時間ｔ６（図１７参照）でのＮＡＮＤストリングのチャンネル電圧が図示されている。第１乃至第７メモリセルＭＣ１〜ＭＣ７は、各々図６の第１乃至第７ワードラインＷＬ１〜ＷＬ７のメモリセルの中で同一なＮＡＮＤストリングに属するメモリセルに対応する。説明の便宜上、第３メモリセルＭＣ３は、論理状態Ｐ３に対応する閾値電圧を有することと仮定される。第１、第２、第４乃至第７メモリセルＭＣ１、ＭＣ２、ＭＣ４〜ＭＣ７は消去状態Ｅに対応する閾値電圧を有することと仮定される。
【０１２４】
図１６乃至図１８を参照すれば、先ず、ビットラインＢＬがビットラインプリチャージ電圧ＶＢＬでプリチャージ（Ｐｒｅｃｈａｒｇｅ）される。以後、選択されたストリング選択ライン（Ｓｅｌｅｃｔｅｄ ＳＳＬ）と接地選択ラインＧＳＬとに各々ストリング選択電圧ＶＳＳＬと接地選択電圧ＶＧＳＬとが提供される。また、選択された第２ワードラインＷＬ２には、第１選択読出し電圧Ｖｒｄ１が提供され、非選択されたワードラインＷＬ１、ＷＬ３〜ＷＬ７には非選択読出し電圧Ｖｒｅａｄが提供される。
【０１２５】
基板１１１に近くなるほど、上昇傾斜が大きいので、第１乃至第７ワードラインＷＬ１〜ＷＬ７に提供される第１乃至第７駆動信号ＤＳ＜１＞〜ＤＳ＜７＞は各々順次的に第１選択読出し電圧Ｖｒｄ１レベルに到達する。この場合、第３メモリセルＭＣ３を除外したメモリセルＭＣ１、ＭＣ２、ＭＣ４〜ＭＣ７が消去状態Ｅの閾値電圧を有するので、メモリセルＭＣ１、ＭＣ２、ＭＣ４〜ＭＣ７は各々順次的にターンオンされる。例えば、第１メモリセルＭＣ１は他の消去状態のメモリセルに比べて最も速い第３時間ｔ３にターンオンされ、第７メモリセルＭＣ７は、他の消去状態のメモリセルに比べて最も遅い第５時間ｔ５にターンオンされる。
【０１２６】
一方、第３メモリセルＭＣ３は、論理状態Ｐ３に対応する閾値電圧を有するので、第３メモリセルＭＣ３は、第３ワードラインＷＬ３に提供される第３駆動信号ＤＳ＜３＞が、例えば、非選択読出し電圧Ｖｒｅａｄに到達すれば、ターンオンされる。したがって、第３メモリセルＭＣ３は、他のメモリセルＭＣ１、ＭＣ２、ＭＣ４〜ＭＣ７に比べて最も遅い第６時間ｔ６にターンオンされ得る。
【０１２７】
この場合、図１８に示したように、第１乃至第７メモリセルＭＣ１〜ＭＣ７を含むＮＡＮＤストリングのチャンネル電圧は第３メモリセルＭＣ３を中心に分離され得る。即ち、第６時間ｔ６で、第３メモリセルＭＣ３は、ターンオフされ、他のメモリセルＭＣ１、ＭＣ２、ＭＣ４〜ＭＣ７はターンオンされるので、ＮＡＮＤストリングのチャンネル電圧は、第３メモリセルＭＣ３を中心に各々接地電圧Ｖｓｓとビットラインプリチャージ電圧ＶＢＬとに区分される。このようなチャンネル電圧の差異は、熱電子注入（Ｈｏｔ ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔｉｏｎ）による読出し攪乱を発生し、このような読出し攪乱は読出しマージンの減少を発生させ得る。
【０１２８】
上述した読出し攪乱を防止するために本発明の実施形態による不揮発性メモリ装置１００、２００は、読出し動作の時に目標電圧まで段階的に増加する電圧信号を発生し、これを駆動信号としてワードラインに提供する。これは以下の図１９及び図２０でより詳細に説明される。
【０１２９】
図１９は、図１の高電圧発生回路１２０及びランピングロジック１７０の一実施形態を示すブロック図である。図１９を参照すれば、高電圧発生回路１２０は、第１及び第２電圧発生器１２１、１２２を含み、ランピングロジック１７０は、第１及び第２サブランピングロジック１７１、１７２を含む。
【０１３０】
図１９に示したように、第１電圧発生器１２１は、第１サブランピングロジック１７１の制御に応答して選択読出し電圧Ｖｒｄまで段階的に増加する第１電圧信号ＶＳ＿１を生成する。即ち、第１電圧発生器１２１は、プログラム動作の時にはプログラム電圧Ｖｐｇｍまで段階的に増加する第１電圧信号ＶＳ＿１を生成し、読出し動作の時に選択読出し電圧Ｖｒｄまで段階的に増加する第１電圧信号ＶＳ＿１を生成する。第１電圧発生器１２１によって生成された第１電圧信号ＶＳ＿１は以後に選択されたワードラインに駆動信号として提供される。
【０１３１】
同様に、第２電圧発生器１２２は、第２サブランピングロジック１７２の制御に応答してプログラム動作の時にはパス電圧Ｖｐａｓｓまで段階的に増加する第２電圧信号ＶＳ＿２を生成し、読出し動作の時に非選択読出し電圧Ｖｒｅａｄまで段階的に増加する第２電圧信号ＶＳ＿２を生成する。第２電圧発生器１２２によって生成された第２電圧信号ＶＳ＿２は以後に選択されたワードラインに駆動信号として提供される。
【０１３２】
上述したように、第１及び第２電圧発生器１２１、１２２は、読出し動作の時に段階的に増加する第１及び第２電圧信号ＶＳ＿１、ＶＳ＿２を各々発生することによって、読出し攪乱を防止することができる。
【０１３３】
一方、図１９で、第１及び第２電圧発生器１２１、１２２は、プログラム動作のみでなく読出し動作の時にも動作することと仮定される。但し、これは例示的なことであり、本発明の他の実施形態による高電圧発生回路１２０は、プログラム動作の時に動作する電圧発生器と読出し動作の時に動作する電圧発生器を各々具備することができる。これは以下の図２０でより詳細に説明される。
【０１３４】
図２０は、図１の高電圧発生回路１２０及びランピングロジック１７０の他の実施形態を示すブロック図である。図２０を参照すれば、高電圧発生回路１２０は第１乃至第４電圧発生器１２１〜１２４を含み、ランピングロジック１７０は第１乃至第４サブランピングロジック１７１〜１７４を含む。
【０１３５】
図２０に示したように、第１及び第２電圧発生器１２１、１２２は、プログラム動作が実行される場合に動作し、各々第１及び第２サブランピングロジック１７１、１７２の制御に応答してプログラム電圧Ｖｐｇｍまで段階的に増加する第１電圧信号ＶＳ＿１及びパス電圧Ｖｐａｓｓまで段階的に増加する第２電圧信号ＶＳ＿２を生成する。第３及び第４電圧発生器１２３、１２４は、読出し動作が実行される場合に動作し、各々第３及び第４サブランピングロジック１７３、１７４の制御に応答して選択読出し電圧Ｖｒｄまで段階的に増加する第３電圧信号ＶＳ＿３及び非選択読出し電圧Ｖｒｅａｄまで段階的に増加する第４電圧信号ＶＳ＿４を生成する。したがって、プログラム動作の時の読出しマージンの減少及び読出し動作の時の読出し攪乱が各々防止され得る。
【０１３６】
一方、説明の便宜上、図１９及び図２０の電圧発生回路は、図１の不揮発性メモリ装置１００に適用されることと仮定されたが、図１５の不揮発性メモリ装置２００にも適用され得ることは勿論である。
【０１３７】
一方、図１乃至図２０で、本発明の実施形態による不揮発性メモリ装置１００、２００は目標電圧まで段階的に増加する第１電圧信号ＶＳ＿１及び第２電圧信号ＶＳ＿２を発生することと仮定される。但し、これは例示的なことであり、本発明の技術的思想はこれに限定されない。例えば、本発明の実施形態による不揮発性メモリ装置は非選択されたワードラインに提供される第２電圧信号ＶＳ＿２のみを目標電圧まで段階的に増加させることによって、発生できる。
【０１３８】
一方、ランピングロジック１７０は、不揮発性メモリ装置１００の動作によって第１及び第２電圧信号ＶＳ＿１、ＶＳ＿２のランピングステップの大きさを柔軟に調整することができる。例えば、ランピングロジック１７０は、第１及び第２電圧信号ＶＳ＿１、ＶＳ＿２の目標電圧のレベルによって互に異なるランピングステップの大きさを有するように高電圧発生回路１２０を制御することができる。
【０１３９】
一方、図６では、図３乃至図５を参照して説明されたメモリブロックＢＬＫｉは第１実施形態による等価回路ＢＬＫ＿１に対応されると説明される。しかし、これは例示的なことであり、本発明の実施形態はこれに限定されない。以下では図３乃至図５を参照して説明されたメモリブロックＢＬＫｉの第２乃至第５実施形態による等価回路が説明される。
【０１４０】
図２１は、図３乃至図５を参照して説明されたメモリブロックＢＬＫｉの第２実施形態による等価回路ＢＬＫｉ＿２を示す回路図である。図６を参照して説明された等価回路と比較すれば、メモリブロックＢＬＫｉ＿３の各ＮＡＮＤストリングＮＳに側面トランジスターＬＴＲが追加的に提供される。
【０１４１】
各ＮＡＮＤストリングＮＳで、側面トランジスターＬＴＲは、接地選択トランジスターＧＳＴ及び共通ソースラインＣＳＬの間に連結される。側面トランジスターＬＴＲのゲート（又は制御ゲートは接地選択トランジスターＧＳＴのゲート（又は制御ゲート））と共に接地選択ラインＧＳＬに連結される。
【０１４２】
図３乃至図６を参照して説明されたように、第１の高さを有する第１導電ライン２１１、２１２、２１３は接地選択ラインＧＳＬに対応する。
【０１４３】
第１の高さを有する第１導電ライン２１１、２１２、２１３に特定電圧が印加されれば、第１導電ライン２１１、２１２、２１３に隣接する表面層１１４の領域にチャンネルが形成される。即ち、接地選択トランジスターＧＳＴにチャンネルが形成される。また、第１導電ライン２１１、２１２、２１３に特定電圧が印加されれば、第１導電ライン２１１、２１２、２１３に隣接する基板１１１の領域にチャンネルが形成される。
【０１４４】
第１ドーピング領域３１１は、第１導電ライン２１１の電圧によって基板１１１に生成されたチャンネルと連結される。第１導電ライン２１１の電圧によって基板１１１に生成されたチャンネルは、第１導電ライン２１１の電圧によって第２方向のボディーとして動作する表面層１１４に生成されたチャンネルと連結される。
【０１４５】
同様に、第１導電ライン２１１、２１２、２１３の電圧によって基板１１１にチャンネルが形成される。第１乃至第４ドーピング領域３１１〜３１４は第１導電ライン２１１、２１２、２１３の電圧によって基板１１１に生成されたチャンネルを通じて第２方向のボディーとして動作する表面層１１４に各々連結される。
【０１４６】
図３乃至図６を参照して説明されたように、第１乃至第４ドーピング領域３１１〜３１４は共通に連結されて共通ソースラインＣＳＬを形成する。共通ソースラインＣＳＬ及びメモリセルＭＣ１〜ＭＣ７のチャンネルは接地選択ラインＧＳＬの電圧によって形成される基板１１１に垂直になるチャンネル及び基板１１１に平行なチャンネルを通じて電気的に連結される。
【０１４７】
即ち、共通ソースラインＣＳＬ及びメモリセルＭＣ１〜ＭＣ３の間に、接地選択ラインＧＳＬによって駆動され、基板に垂直になるトランジスター及び基板と平行なトランジスターが提供されることで理解できる。基板に垂直になるトランジスターは接地選択トランジスターＧＳＴとして理解でき、基板に平行なトランジスターは側面トランジスターＬＴＲとして理解できる。
【０１４８】
図２２は、図３乃至図５を参照して説明されたメモリブロックＢＬＫｉの第３実施形態による等価回路ＢＬＫｉ＿４を示す回路図である。図６のメモリブロックＢＬＫｉ＿１と比較すれば、各ＮＡＮＤストリングＮＳで、メモリセルＭＣ１〜ＭＣ６及び共通ソースラインＣＳＬの間に２つの接地選択トランジスターＧＳＴ１、ＧＳＴ２が提供され得る。接地選択トランジスターＧＳＴ１、ＧＳＴ２は１つの接地選択ラインＧＳＬに連結される。
【０１４９】
図２３は、図３乃至図５を参照して説明されたメモリブロックＢＬＫｉの第４実施形態による等価回路ＢＬＫｉ＿５を示す回路図である。図２２のメモリブロックＢＬＫｉ＿３と比較すれば、各ＮＡＮＤストリングＮＳで、メモリセルＭＣ１〜ＭＣ５及びビットラインＢＬの間に２つのストリング選択トランジスターＳＳＴ１、ＳＳＴ２が提供され得る。
【０１５０】
同一の行のＮＡＮＤストリングで、同一の高さのストリング選択トランジスターＳＳＴは１つのストリング選択ラインＳＳＬを共有する。例えば、第１行のＮＡＮＤストリングＮＳ１１〜ＮＳ１３で、第１ストリング選択トランジスターＳＳＴ１は第１１ストリング選択ラインＳＳＬ１１を共有する。第２ストリング選択トランジスターＳＳＴ２は第２１ストリング選択ラインＳＳＬ２１を共有する。
【０１５１】
第２行のＮＡＮＤストリングＮＳ２１〜ＮＳ２３で、第１ストリング選択トランジスターＳＳＴ１は、第１２ストリング選択ラインＳＳＬ１２を共有する。第２ストリング選択トランジスターＳＳＴ２は、第２２ストリング選択ラインＳＳＬ２２を共有する。
【０１５２】
第３行のＮＡＮＤストリングＮＳ３１〜ＮＳ３３で、第１ストリング選択トランジスターＳＳＴ１は、第１３ストリング選択ラインＳＳＬ１３を共有する。第２ストリング選択トランジスターＳＳＴ２は第２３ストリング選択ラインＳＳＬ２３を共有する。
【０１５３】
図２４は図３乃至図５を参照して説明されたメモリブロックＢＬＫｉの第５実施形態による等価回路ＢＬＫｉ＿６を示す回路図である。図２３のメモリブロックＢＬＫｉ＿４と比較すれば、同一の行のＮＡＮＤストリングＮＳに対応するストリング選択ラインＳＳＬは共通に連結される。
【０１５４】
一方、図２のメモリブロックの中で図３乃至図５を参照して説明されたメモリブロックは多様な変形形態に具現され得る。以下では本発明の実施形態によるメモリブロックの変形形態が説明される。
【０１５５】
図２５は、図２のメモリブロックＢＬＫ１〜ＢＬＫｚの中で１つの第２実施形態ＢＬＫｊを示す斜視図である。メモリブロックＢＬＫｊのI−I’線に沿う断面図は、図４に図示された断面図と同一である。
【０１５６】
図３のメモリブロックＢＬＫｉと比較すれば、メモリブロックＢＬＫｊで、ピラー１１３’は方形柱の形態に提供される。また、第１方向に沿って特定距離程度離隔されて配置されたピラー１１３’の間に、絶縁物質１０１が提供される。例示的に、絶縁物質１０１は第２方向に沿って伸張されて基板１１１に接触される。
【０１５７】
図３を参照して説明された第１導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３は、絶縁物質１０１によって第１部分２１１ａ〜２９１ａ、２１２ａ〜２９２ａ、２１３ａ〜２９３ａ及び第２部分２１１ｂ〜２９１ｂ、２１２ｂ〜２９２ｂ、２１３ｂ〜２９３ｂに分離される。
【０１５８】
第１及び第２ドーピング領域３１１、３１２の上の領域で、各ピラー１１３’は、第１導電物質の第１部分２１１ａ〜２９１ａ及び絶縁膜１１６と１つのＮＡＮＤストリングＮＳを形成し、第１導電物質の第２部分２１１ｂ〜２９１ｂ及び絶縁膜１１６と他の１つのＮＡＮＤストリングＮＳを形成する。
【０１５９】
第２及び第３ドーピング領域３１２、３１３の上の領域で、各ピラー１１３’は、第１導電物質の第１部分２１２ａ〜２９２ａ及び絶縁膜１１６と１つのＮＡＮＤストリングＮＳを形成し、第１導電物質の第２部分２１２ｂ〜２９２ｂ及び絶縁膜１１６と他の１つのＮＡＮＤストリングＮＳを形成する。
【０１６０】
第３及び第４ドーピング領域３１３、３１４の上の領域で、各ピラー１１３’は、第１導電物質の第１部分２１３ａ〜２９３ａ及び絶縁膜１１６と１つのＮＡＮＤストリングＮＳを形成し、第１導電物質の第２部分２１３ｂ〜２９３ｂ及び絶縁膜１１６と他の１つのＮＡＮＤストリングＮＳを形成する。
【０１６１】
即ち、絶縁物質１０１を利用して各ピラー１１３’の両側面に提供される第１導電物質の第１及び第２部分２１１ａ〜２９１ａ、２１１ｂ〜２９１ｂに分離することによって、各ピラー１１３’は２つのＮＡＮＤストリングＮＳを形成できる。
【０１６２】
メモリブロックＢＬＫｊは、図６又は図２１乃至２４を参照して説明された等価回路に具現され得る。プログラム動作の時にメモリブロックＢＬＫｊのワードラインに提供されるプログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓの上昇傾斜は一定に維持される。したがって、プログラム速度差異による読出しマージンの減少が防止され得る。読出し動作の時にメモリブロックＢＬＫｊのワードラインに提供される選択読出し電圧Ｖｒｄ及び非選択読出し電圧Ｖｒｅａｄの上昇傾斜は一定に維持され得る。したがって、読出し攪乱が防止され得る。
【０１６３】
図２６は図２５のメモリブロックＢＬＫｊの変形形態ＢＬＫｊ’を示す斜視図である。メモリブロックＢＬＫｊ’のI−I’線に沿う断面図は図１８に図示された断面図と同一である。メモリブロックＢＬＫｊ’の１つのピラーが第１サブピラー１１３ａ及び第２サブピラー１１３ｂを含むことを除外すれば、メモリブロックＢＬＫｊ’は、図２５を参照して説明されたメモリブロックＢＬＫｊと同一である。
【０１６４】
メモリブロックＢＬＫｊ’で１つのピラーは、第１サブピラー１１３ａ及び第２サブピラー１１３ｂを含む。第１サブピラー１１３ａ及び第２サブピラー１１３ｂは、図１７及び図１８を参照して説明されたことと同様に構成される。
【０１６５】
１つのピラー１１３’は２つのＮＡＮＤストリングＮＳを形成する。第１導電物質の第１部分２１１ａ〜２９１ａ及び第２部分２１１ｂ〜２９１ｂ、２１２ｂ〜２９２ｂ、２１３ｂ〜２９３ｂは、接地選択ラインＧＳＬ、ワードラインＷＬ、及びストリング選択ラインＳＳＬに対応する。同一の高さのワードラインＷＬは共通に連結される。
【０１６６】
メモリブロックＢＬＫｊ’は、図６又は図２１乃至２４を参照して説明された等価回路に具現され得る。プログラム動作の時にメモリブロックＢＬＫｊのワードラインに提供されるプログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓの上昇傾斜は一定に維持される。したがって、プログラム速度差異による読出しマージンの減少が防止され得る。読出し動作の時にメモリブロックＢＬＫｊ’のワードラインに提供される選択読出し電圧Ｖｒｄ及び非選択読出し電圧Ｖｒｅａｄの上昇傾斜は調整され得る。したがって、読出し攪乱が防止され得る。
【０１６７】
図２７は、図３のメモリブロックＢＬＫ１〜ＢＬＫｚの中で１つの第３実施形態ＢＬＫｍを示す斜視図である。図２８は、図２７のメモリブロックＢＬＫｍのＩＩＩ−ＩＩＩ’線に沿う断面図である。共通ソースラインＣＳＬを形成するｎタイプドーピング領域３１５がプレート（ｐｌａｔｅ）形態に提供されることを除外すれば、メモリブロックＢＬＫｍは図３乃至図５を参照して説明されたメモリブロックＢＬＫｉと同様に構成される。例示的に、ｎタイプドーピング領域３１５はｎタイプウェルとして提供され得る。
【０１６８】
メモリブロックＢＬＫｍは、図６又は図２１乃至２４を参照して説明された等価回路に具現され得る。プログラム動作の時にメモリブロックＢＬＫｍのワードラインに提供されるプログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓの上昇傾斜は一定に維持される。したがって、プログラム速度差異による読出しマージンの減少が防止され得る。読出し動作の時にメモリブロックＢＬＫｍのワードラインに提供される選択読出し電圧Ｖｒｄ及び非選択読出し電圧Ｖｒｅａｄの上昇傾斜は一定に維持され得る。したがって、読出し攪乱が防止され得る。
【０１６９】
図２９は、図２７のメモリブロックＢＬＫｍの変形形態ＢＬＫｍ’を示す斜視図である。図３０は、図２９のメモリブロックＢＬＫｍ’のＩＶ−ＩＶ’線に沿う断面図である。メモリブロックＢＬＫｍ’の１つのピラーが第１サブピラー１１３ａ及び第２サブピラー１１３ｂを含むことを除外すれば、メモリブロックＢＬＫｍ’は図２７及び図２８を参照して説明されたメモリブロックＢＬＫｍと同一である。
【０１７０】
メモリブロックＢＬＫｍ’で１つのピラーは第１サブピラー１１３ａ及び第２サブピラー１１３ｂを含む。第１サブピラー１１３ａ及び第２サブピラー１１３ｂは、図２１及び図２２を参照して説明されたことと同様に構成される。図２７及び図２８を参照して説明されたことと同様に、共通ソースラインＣＳＬを形成するｎタイプドーピング領域３１５がプレート形態に提供される。
【０１７１】
メモリブロックＢＬＫｍ’は、図６又は図２１乃至２４を参照して説明された等価回路に具現され得る。プログラム動作の時にメモリブロックＢＬＫｍ’のワードラインに提供されるプログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓの上昇傾斜は一定に調整される。したがって、プログラム速度差異による読出しマージンの減少が防止され得る。読出し動作の時にメモリブロックＢＬＫｍ’のワードラインに提供される選択読出し電圧Ｖｒｄ及び非選択読出し電圧Ｖｒｅａｄの上昇傾斜は一定に調整され得る。したがって、読出し攪乱が防止され得る。
【０１７２】
図３１は、図３のメモリブロックＢＬＫ１〜ＢＬＫｚの中で１つの第４実施形態ＢＬＫｎを示す斜視図である。図３２は、図３１のメモリブロックＢＬＫｎのＶ−Ｖ’線に沿う断面図である。図３１及び図３２を参照すれば、共通ソースラインＣＳＬを形成するｎタイプドーピング領域３１５は図２７及び図２８を参照して説明されたようにプレート形態に提供される。
【０１７３】
図３及び図４を参照して説明されたメモリブロックＢＬＫｉと比較すれば、ワードラインＷＬ１〜ＷＬ７を形成する第１導電ライン２２１’〜２８１’はプレート形態に提供される。
【０１７４】
各ピラー１１３’の表面層１１６’は絶縁膜を含む。ピラー１１３’の表面層１１６’は、図５を参照して説明された絶縁膜１１６と同様にデータを格納するように構成される。例えば、表面層１１６’はトンネルリング絶縁膜、電荷格納膜、及びブロッキング絶縁膜を包含する。ピラー１１３’の中間層１１４’はｐタイプシリコンを含む。ピラー１１３’の中間層１１４’は、第２方向のボディーとして動作する。ピラー１１３’の内部層１１５’は絶縁物質を含む。
【０１７５】
例示的に、第８の高さの第１導電ライン２８１’がストリング選択ラインＳＳＬとして使用される時、第８の高さの第１導電ライン２８１’は第９の高さの第１導電ライン２９１’と同様に分割される。
【０１７６】
メモリブロックＢＬＫｎは、図６又は図２１乃至２４を参照して説明された等価回路に具現され得る。プログラム動作の時にメモリブロックＢＬＫｎのワードラインに提供されるプログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓの上昇傾斜は一定に維持される。したがって、プログラム速度差異による読出しマージンの減少が防止され得る。読出し動作の時にメモリブロックＢＬＫｎのワードラインに提供される選択読出し電圧Ｖｒｄ及び非選択読出し電圧Ｖｒｅａｄの上昇傾斜は一定に維持され得る。したがって、読出し攪乱が防止され得る。
【０１７７】
図３３は、図３１のメモリブロックＢＬＫｎの変形形態ＢＬＫｎ’を示す斜視図である。図３４は、図３３のメモリブロックＢＬＫｎ’のＶＩ−ＶＩ’線に沿う断面図である。メモリブロックＢＬＫｎ’の１つのピラーが第１サブピラー１１３ａ及び第２サブピラー１１３ｂを含むことを除外すれば、メモリブロックＢＬＫｎ’は、図３１及び図３２を参照して説明されたメモリブロックＢＬＫｎと同一である。
【０１７８】
メモリブロックＢＬＫｎ’で１つのピラーは、第１サブピラー１１３ａ及び第２サブピラー１１３ｂを含む。第１サブピラー１１３ａ及び第２サブピラー１１３ｂは、図２１及び図２２を参照して説明されたことと同様に構成される。
【０１７９】
メモリブロックＢＬＫｎ’は、図６又は図２１乃至２４を参照して説明された等価回路に具現され得る。プログラム動作の時にメモリブロックＢＬＫｎ’のワードラインに提供されるプログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓの上昇傾斜は一定に維持される。したがって、プログラム速度差異による読出しマージンの減少が防止され得る。読出し動作の時にメモリブロックＢＬＫｎ’のワードラインに提供される選択読出し電圧Ｖｒｄ及び非選択読出し電圧Ｖｒｅａｄの上昇傾斜は一定に維持され得る。したがって、読出し攪乱が防止され得る。
【０１８０】
図３５は、図２のメモリブロックＢＬＫ１〜ＢＬＫｚの中で１つの第５実施形態ＢＬＫｏを示す斜視図である。図３６は図３５のメモリブロックＢＬＫｏのＶＩＩ−ＶＩＩ’線に沿う断面図である。
【０１８１】
図３５及び図３６を参照すれば、基板１１１の上に、第１方向に沿って伸張される第１乃至第４上部ワードラインＵＷ１〜ＵＷ４が第２方向に沿って順次的に提供される。第１乃至第４上部ワードラインＵＷ１〜ＵＷ４は第２方向に沿って特定距離程度離隔されて提供される。第１方向に沿って特定距離程度離隔されて配置され、第２方向に沿って第１乃至第４上部ワードラインＵＷ１〜ＵＷ４を貫通する第１上部ピラーＵＰ１が提供される。
【０１８２】
第１乃至第４上部ワードラインＵＷ１〜ＵＷ４から第３方向に離隔された基板１１１の上に、第１方向に沿って伸張される第１乃至第４下部ワードラインＤＷ１〜ＤＷ４が第２方向に沿って順次的に提供される。第１乃至第４下部ワードラインＤＷ１〜ＤＷ４は第２方向に沿って特定距離程度離隔されて提供される。
【０１８３】
第１方向に沿って特定距離程度離隔されて第１乃至第３下部ワードラインＤＷ１〜ＤＷ４を貫通する第１下部ピラーＤＰ１が提供される。そして、第１方向に沿って特定距離程度離隔されて配置され、第２方向に沿って第１乃至第４下部ワードラインＤＷ１〜ＤＷ４を貫通する第２下部ピラーＤＰ２が提供される。例示的に、第１下部ピラーＤＰ１及び第２下部ピラーＤＰ２は第２方向に沿って平行に配置され得る。
【０１８４】
下部ワードラインＤＷ１〜ＤＷ４から第３方向に離隔された基板１１１の上に、第１方向に沿って伸張される第５乃至第８上部ワードラインＵＷ５〜ＵＷ８が第２方向に沿って順次的に提供される。第５乃至第８上部ワードラインＵＷ５〜ＵＷ８は、第２方向に沿って特定距離程度離隔されて提供される。第１方向に沿って特定距離程度離隔されて配置され、第２方向に沿って第５乃至第８上部ワードラインＵＷ５〜ＵＷ８を貫通する第２上部ピラーＵＰ２が提供される。
【０１８５】
第１及び第２下部ピラーＤＰ１、ＤＰ２の上部に第１方向に伸張される共通ソースラインＣＳＬが提供される。例示的に、共通ソースラインＣＳＬはｎタイプを有するシリコン物質を包含する。例示的に、共通ソースラインＣＳＬが金属又はポリシリコン等とように極性を有しない導電物質で構成される時、共通ソースラインＣＳＬ及び第１及び第２下部ピラーＤＰ１、ＤＰ２の間にｎタイプを有するソースが追加的に提供され得る。例示的に、共通ソースラインＣＳＬと第１及び第２下部ピラーＤＰ１、ＤＰ２はコンタクトプラグを通じて各々連結され得る。
【０１８６】
第１及び第２上部ピラーＵＰ１、ＵＰ２の上部にドレーン３２０が各々提供される。例示的に、ドレーン３２０はｎタイプを有するシリコン物質を包含する。ドレーン３２０の上部に第３方向に沿って伸張される複数のビットラインＢＬ１〜ＢＬ３が第１方向に沿って順次的に提供される。例示的に、ビットラインＢＬ１〜ＢＬ３は金属で構成される。例示的に、ビットラインＢＬ１〜ＢＬ３及びドレーン３２０はコンタクトプラグを通じて連結され得る。
【０１８７】
第１及び第２上部ピラーＵＰ１、ＵＰ２の各々は表面層１１６”及び内部層１１４”を含む。第１及び第２下部ピラーＤＰ１、ＤＰ２各々は表面層１１６”及び内部層１１４”を含む。表面層１１６”は図５を参照して説明された絶縁膜１１６と同様にデータを格納するように構成される。例えば、第１及び第２上部ピラーＵＰ１、ＵＰ２、及び第１及び第２下部ピラーＤＰ１、ＤＰ２の表面層１１６”はブロッキング絶縁膜、電荷格納膜、及びトンネルリング絶縁膜を包含する。
【０１８８】
トンネル絶縁膜は熱酸化膜を包含する。電荷格納膜１１８は、窒化膜又は金属酸化膜（例えば、アルミニウム酸化膜、ハフニウム酸化膜）等を包含する。ブロッキング絶縁膜１１９は、単一層又は多層に形成され得る。ブロッキング絶縁膜１１９は、トンネル絶縁膜及び電荷格納膜より高い誘電常数を有する高誘電膜（例えば、アルミニウム酸化膜、ハフニウム酸化膜等）であり得る。例示的に、トンネル絶縁膜、電荷格納膜、及びブロッキング絶縁膜はＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）を構成することができる。
【０１８９】
第１及び第２上部ピラーＵＰ１、ＵＰ２、及び第１及び第２下部ピラーＤＰ１、ＤＰ２の内部層１１４”は、ｐタイプを有するシリコン物質を包含する。第１及び第２上部ピラーＵＰ１、ＵＰ２、及び第１及び第２下部ピラーＤＰ１、ＤＰ２の内部層１１４”は第２方向のボディーとして動作する。
【０１９０】
基板１１１で、第１上部ピラーＵＰ１及び第１下部ピラーＤＰ１は、第１パイプラインコンタクトＰＣ１を通じて連結される。例示的に、第１上部ピラーＵＰ１及び第１下部ピラーＤＰ１の表面層１１６”は第１パイプラインコンタクトＰＣ１の表面層を通じて各々連結される。第１パイプラインコンタクトＰＣ１の表面層は、第１上部ピラーＵＰ１及び第１下部ピラーＤＰ１の表面層１１６”と同一な物質で構成される。
【０１９１】
例示的に、第１上部ピラーＵＰ１及び第１下部ピラーＤＰ１の内部層１１４”は、第１パイプラインコンタクトＰＣ１の内部層を通じて各々連結される。第１パイプラインコンタクトＰＣ１の表面層は、第１上部ピラーＵＰ１及び第１下部ピラーＤＰ１の内部層１１４”と同一な物質で構成される。
【０１９２】
即ち、第１上部ピラーＵＰ１及び第１乃至第４上部ワードラインＵＷ１〜ＵＷ４は、第１上部ストリングを形成し、第１下部ピラーＤＰ１、第１乃至第４下部ワードラインＤＷ１〜ＤＷ４は第１下部ストリングを形成する。第１上部ストリング及び第１下部ストリングは各々第１パイプラインコンタクトＰＣ１を通じて連結される。第１上部ストリングの一端にドレーン３２０及びビットラインＢＬ１〜ＢＬ３が連結される。第１下部ストリングの一端に共通ソースラインＣＳＬが連結される。即ち、第１上部ストリング及び第１下部ストリングはビットラインＢＬ１〜ＢＬ３及び共通ソースラインＣＳＬの間に連結された複数のストリングを形成する。
【０１９３】
同様に、第２上部ピラーＵＰ２及び第５乃至第８上部ワードラインＵＷ５〜ＵＷ８は、第２上部ストリングを形成し、第２下部ピラーＤＰ２、第１乃至第４下部ワードラインＤＷ１〜ＤＷ４は第２下部ストリングを形成する。第２上部ストリング及び第２下部ストリングは第２パイプラインコンタクトＰＣ２を通じて連結される。第２上部ストリングの一端にドレーン３２０及びビットラインＢＬ１〜ＢＬ３が連結される。第２下部ストリングの一端に共通ソースラインＣＳＬが連結される。即ち、第２上部ストリング及び第２下部ストリングはビットラインＢＬ１〜ＢＬ３及び共通ソースラインＣＳＬの間に連結された複数のストリングを形成する。
【０１９４】
１つのストリングに８つのトランジスターが提供され、第１乃至第３ビットラインＢＬ１〜ＢＬ３の各々に２つのストリングが連結されることを除外すれば、メモリブロックＢＬＫｏの等価回路は図６と同様である。しかし、メモリブロックＢＬＫｏのワードライン、ビットライン、及びストリングの数は限定されない。
【０１９５】
例示的に、第１及び第２パイプラインコンタクトＰＣ１、ＰＣ２でボディーとして動作する内部層にチャンネルを形成するために、第１及び第２パイプラインコンタクトゲート（図示せず）が各々提供され得る。例示的に、第１及び第２パイプラインコンタクトゲート（図示せず）は第１及び第２パイプラインコンタクトＰＣ１、ＰＣ２の表面の上に提供される。
【０１９６】
例示的に、説明を簡単にするために、第１方向に伸張される導電ラインＵＷ１〜ＵＷ８、ＤＷ１〜ＤＷ４はワードラインであることと説明した。しかし、ビットラインＢＬ１〜ＢＬ３と隣接する上部ワードラインＵＷ１、ＵＷ８はストリング選択ラインＳＳＬとして使用される。
【０１９７】
図３７は、図１又は図１４の不揮発性メモリ装置１００、２００を含むメモリシステム１０００を示すブロック図である。図３７を参照すれば、メモリシステム１０００は、不揮発性メモリ装置１１００及びコントローラ１２００を含む。
【０１９８】
不揮発性メモリ装置１１００は、図１乃至図３６を参照して説明されたことと同様に構成され、動作する。即ち、不揮発性メモリ装置１１００は、目標電圧まで段階的に増加する電圧（例えば、Ｖｐｇｍ／Ｖｐａｓｓ又はＶｒｄ／Ｖｒｅａｄを発生することによって、ワードラインに提供される駆動信号の上昇傾斜を一定に維持する。したがって、読出しマージンの減少及び読出し攪乱が防止される。
【０１９９】
コントローラ１２００は、ホスト及び不揮発性メモリ装置１１００に連結される。ホストからの要請に応答して、コントローラ１２００は、不揮発性メモリ装置１１００をアクセスするように構成される。例えば、コントローラ１２００は、不揮発性メモリ装置１１００の読出し、書込み、消去、及び背景（ｂａｃｋｇｒｏｕｎｄ）動作を制御するように構成される。コントローラ１２００は、不揮発性メモリ装置１１００及びホストの間にインターフェイスを提供するように構成される。コントローラ１２００は、不揮発性メモリ装置１１００を制御するためのファームウェア（ｆｉｒｍｗａｒｅ）を駆動するように構成される。
【０２００】
例示的に、コントローラ１２００は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、プロセシングユニット（ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、ホストインターフェイス（ｈｏｓｔ ｉｎｔｅｒｆａｃｅ）、及びメモリインターフェイス（ｍｅｍｏｒｙ ｉｎｔｅｒｆａｃｅ）のような広く公知された構成要素をさらに含む。ＲＡＭはプロセシングユニットの動作メモリ、不揮発性メモリ装置１１００及びホストの間のキャッシュメモリ、及び不揮発性メモリ装置１１００及びホストの間のバッファメモリの中で少なくとも１つとして利用される。プロセシングユニットはコントローラ１２００の諸般動作を制御する。
【０２０１】
ホストインターフェイスは、ホスト及びコントローラ１２００の間のデータ交換を遂行するためのプロトコルを含む。例示的に、コントローラ１２００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）プロトコル、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）プロトコル、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）プロトコル、ＰＣＩ−Ｅ（ＰＣＩ−ｅｘｐｒｅｓｓ）プロトコル、ＡＴＡ（Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）プロトコル、Ｓｅｒｉａｌ−ＡＴＡプロトコル、Ｐａｒａｌｌｅｌ−ＡＴＡプロトコル、ＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ｓｍａｌｌ ｉｎｔｅｒｆａｃｅ）プロトコル、ＥＳＤＩ（ｅｎｈａｎｃｅｄ ｓｍａｌｌ ｄｉｓｋ ｉｎｔｅｒｆａｃｅ）プロトコル、及びＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）プロトコル等のような多様なインターフェイスプロトコルの中で少なくとも１つを通じて外部（ホスト）と通信するように構成される。メモリインターフェイスは不揮発性メモリ装置１１００とインターフェイシングする。例えば、メモリインターフェイスはＮＡＮＤインターフェイス又はＮＯＲインターフェイスを含む。
【０２０２】
メモリシステム１０００は、誤謬訂正ブロックを追加的に包含するように構成され得る。誤謬訂正ブロックは、誤謬訂正コード（ＥＣＣ）を利用して不揮発性メモリ装置１１００から読み出されたデータの誤謬を検出し、訂正するように構成される。例示的に、誤謬訂正ブロックはコントローラ１２００の構成要素として提供される。誤謬訂正ブロックは不揮発性メモリ装置１１００の構成要素として提供され得る。
【０２０３】
コントローラ１２００及び不揮発性メモリ装置１１００は、１つの半導体装置に集積され得る。例示的に、コントローラ１２００及び不揮発性メモリ装置１１００は、１つの半導体装置に集積されてメモリカードを構成することができる。例えば、コントローラ１２００及び不揮発性メモリ装置１１００は１つの半導体装置に集積されて、ＰＣカード（ＰＣＭＣＩＡ、ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ ｍｅｍｏｒｙ ｃａｒｄ ｉｎｔｅｒｎａｔｉｏｎａｌ ａｓｓｏｃｉａｔｉｏｎ）、コンパクトフラッシュ（登録商標）カード（ＣＦ）、スマートメディアカード（ＳＭ、ＳＭＣ）、メモリースティック、マルチメディアカード（ＭＭＣ、ＲＳ−ＭＭＣ、ＭＭＣ−ｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、ユニバーサルフラッシュ記憶装置（ＵＦＳ）等のようなメモリカードを構成する。
【０２０４】
コントローラ１２００及び不揮発性メモリ装置１１００は、１つの半導体装置に集積されて半導体ドライブ（ＳＳＤ、Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）を構成することができる。半導体ドライブ（ＳＳＤ）は半導体メモリにデータを格納するように構成される格納装置を含む。メモリシステム１０が半導体ドライブ（ＳＳＤ）として利用される場合、メモリシステム１０００に連結されたホストの動作速度は画期的に改善される。
【０２０５】
他の例として、メモリシステム１０００はコンピューター、ＵＭＰＣ（Ｕｌｔｒａ Ｍｏｂｉｌｅ ＰＣ）、ワークステーション、ネットブック（ｎｅｔ−ｂｏｏｋ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、ポータブル（ｐｏｒｔａｂｌｅ）コンピューター、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、ｅ−ブック（ｅ−ｂｏｏｋ）、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、携帯用ゲーム機、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）装置、ブラックボックス（ｂｌａｃｋ ｂｏｘ）、デジタルカメラ（ｄｉｇｉｔａｌ ｃａｍｅｒａ）、３次元受像機（３−ｄｉｍｅｎｓｉｏｎａｌ ｔｅｌｅｖｉｓｉｏｎ）、デジタル音声録音機（ｄｉｇｉｔａｌ ａｕｄｉｏ ｒｅｃｏｒｄｅｒ）、デジタル音声再生器（ｄｉｇｉｔａｌ ａｕｄｉｏ ｐｌａｙｅｒ）、デジタル映像録画器（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｒｅｃｏｒｄｅｒ）、デジタル映像再生器（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｐｌａｙｅｒ）、デジタル動画録画器（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｒｅｃｏｒｄｅｒ）、デジタル動画再生器（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｐｌａｙｅｒ）、情報を無線環境で送受信できる装置、溝ネットワークを構成する多様な電子装置の中で１つ、コンピューターネットワークを構成する多様な電子装置の中で１つ、テレマティクスネットワークを構成する多様な電子装置の中で１つ、ＲＦＩＤ装置、又はコンピューティングシステムを構成する多様な構成要素の中で１つ等のような電子装置の多様な構成要素の中で１つに提供される。
【０２０６】
例示的に、不揮発性メモリ装置１１００又はメモリシステム１０００は、多様な形態のパッケージに実装され得る。例えば、不揮発性メモリ装置１１００又はメモリシステム１０００はＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）等のような方式にパッケージング化されて実装され得る。
【０２０７】
図３８は、図３７のメモリシステム１０００の応用例を示すブロック図である。図３８を参照すれば、メモリシステム２０００は不揮発性メモリ装置２１００及びコントローラ２２００を含む。不揮発性メモリ装置２１００は複数の不揮発性メモリチップを含む。複数の不揮発性メモリチップは複数のグループに分割される。複数の不揮発性メモリチップの各グループは１つの共通チャンネルを通じてコントローラ２２００と通信するように構成される。図３８で、複数の不揮発性メモリチップは第１乃至第ｋチャンネルＣＨ１〜ＣＨｋを通じてコントローラ２２００と通信することであって図示されている。
【０２０８】
各不揮発性メモリチップは、図１乃至図３６を参照して説明された不揮発性メモリ装置１００と同様に構成される。即ち、不揮発性メモリチップは目標電圧まで段階的に増加する電圧（例えば、Ｖｐｇｍ／Ｖｐａｓｓ又はＶｒｄ／Ｖｒｅａｄ）を発生することによって、ワードラインに提供される駆動信号の上昇傾斜を一定に維持する。したがって、読出しマージンの減少及び読出し攪乱が防止される。
【０２０９】
図３８で、１つのチャンネルに複数の不揮発性メモリチップが連結されることと説明した。しかし、１つのチャンネルに１つの不揮発性メモリチップが連結されるようにメモリシステム２０００が変形され得ることが理解できる。
【０２１０】
図３９は、図３８を参照して説明されたメモリシステム２０００を含むコンピューティングシステム３０００を示すブロック図である。図３９を参照すれば、コンピューティングシステム３０００は中央処理装置３１００、ＲＡＭ３２００、使用者インターフェイス３３００、電源３４００、及びメモリシステム２０００を含む。
【０２１１】
メモリシステム２０００は、システムバス３５００を通じて、中央処理装置３１００、ＲＡＭ３２００、使用者インターフェイス３３００、及び電源３４００に電気的に連結される。使用者インターフェイス３３００を通じて提供されるか、或いは中央処理装置３１００によって処理されたデータはメモリシステム２０００に格納される。
【０２１２】
図３９で、不揮発性メモリ装置２１００はコントローラ２２００を通じてシステムバス３５００に連結されることで図示されている。しかし、不揮発性メモリ装置２１００はシステムバス３５００に直接連結されるように構成され得る。
【０２１３】
図３９で、図３８を参照して説明されたメモリシステム２０００が提供されることで図示されている。しかし、メモリシステム２０００は図３７を参照して説明されたメモリシステム１０００で代替され得る。
【０２１４】
例示的に、コンピューティングシステム３０００は図３７及び図３８を参照して説明されたメモリシステム１０００、２０００を全て包含するように構成され得る。
【０２１５】
本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲と技術的思想から逸脱しない限度内で様々な変形が可能である。したがって、本発明の範囲は上述した実施形態に限定されて定められてはならないし、後述する特許請求の範囲のみでなく、発明の特許請求の範囲と均等なものによって定められなければならない。
【符号の説明】
【０２１６】
１００、２００ ・・・不揮発性メモリ装置
１１０、２１０ ・・・メモリセルアレイ
１２０、２２０ ・・・高電圧発生回路
１２１ ・・・第１電圧発生器
１２２ ・・・第２電圧発生器
１２３ ・・・第３電圧発生器
１２４ ・・・第４電圧発生器
１３０、２３０ ・・・行選択回路
１３１ ・・・ワードラインドライバー
１３３ ・・・行デコーダー
１４０、２４０ ・・・読出し及び書込み回路
１５０、２５０ ・・・データ入出力回路
１６０、２６０ ・・・制御ロジック
１７０，２７０ ・・・ランピングロジック
１７１ ・・・第１サブランピングロジック
１７２ ・・・第２サブランピングロジック
１７３ ・・・第３サブランピングロジック
１７４ ・・・第４サブランピングロジック
ＢＬＫ１〜ＢＬＫｚ ・・・メモリブロック
ＮＳ ・・・ＮＡＮＤストリング
Ｖｐｇｍ ・・・プログラム電圧
Ｖｐａｓｓ・・・パス電圧
Ｖｒｄ ・・・選択読出し電圧
Ｖｒｅａｄ・・・非選択読出し電圧
ＶＳ＿１ ・・・第１電圧信号
ＶＳ＿２ ・・・第２電圧信号
【技術分野】
【０００１】
本発明は半導体メモリ装置に関し、より具体的には不揮発性メモリ装置に関する。
【背景技術】
【０００２】
半導体メモリ装置（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）はシリコン（Ｓｉ、ｓｉｌｉｃｏｎ）、ゲルマニウム（Ｇｅ、Ｇｅｒｍａｎｉｕｍ）、ヒ化ガリウム（ＧａＡｓ、ｇａｌｌｉｕｍ ａｒｓｅｎｉｄｅ）、リン化インジウム（ＩｎＰ、ｉｎｄｉｕｍ ｐｈｏｓｐｉｄｅ）等のような半導体を利用して具現される記憶装置である。半導体メモリ装置は大きく揮発性メモリ装置（Ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）と不揮発性メモリ装置（Ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）とに区分される。
【０００３】
揮発性メモリ装置は電源供給が遮断されれば、格納しているデータが消滅されるメモリ装置である。揮発性メモリ装置にはＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）等がある。不揮発性メモリ装置は電源供給が遮断されても格納しているデータを維持するメモリ装置である。不揮発性メモリ装置にはＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、フラッシュメモリ装置、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＲＲＡＭ（登録商標）（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＦＲＡＭ（登録商標）（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）等がある。フラッシュメモリ装置は大きくＮＯＲタイプとＮＡＮＤタイプとに区分される。
【０００４】
最近、半導体メモリ装置の集積度を向上させるために、３次元アレイ構造を有する半導体メモリ装置が研究されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】日本国特許公開第２０１０−００１０２７５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は一定の上昇傾斜を有する駆動信号をメモリセルアレイに提供する不揮発性メモリ装置及びそれを含むメモリシステムを提供することにある。
【課題を解決するための手段】
【０００７】
本発明の実施形態による不揮発性メモリ装置は基板と直交する方向に積層された複数のメモリセルを含むメモリセルアレイと、ワードラインを通じて前記メモリセルアレイに連結された行選択回路と、前記ワードラインに提供される電圧を発生する電圧発生回路と、を含み、前記電圧発生回路は目標電圧レベルまで段階的に増加させる方式に前記電圧を発生する。
【０００８】
実施形態として、前記電圧発生回路はプログラム動作の時にパス電圧レベルまで段階的に増加する電圧信号を生成する。
【０００９】
実施形態として、前記電圧発生回路はプログラム電圧レベルまで段階的に増加する第１電圧信号を発生する第１電圧発生器と、パス電圧レベルまで段階的に増加する第２電圧信号を発生する第２電圧発生器と、を含む。
【００１０】
実施形態として、前記行選択回路は前記第２電圧信号を前記ワードラインの中で非選択されたワードラインに駆動信号として提供し、前記非選択されたワードラインに提供される前記駆動信号は同一な上昇傾斜を有する。
【００１１】
実施形態として、前記電圧発生回路は読出し動作の時に非選択読出し電圧レベルまで段階的に増加する電圧信号を生成する。
【００１２】
実施形態として、前記電圧発生回路は選択読出し電圧レベルまで段階的に増加する第１電圧信号を発生する第１電圧発生器と、非選択読出し電圧レベルまで段階的に増加する第２電圧信号を発生する第２電圧発生器と、を含む。
【００１３】
実施形態として、前記行選択回路は前記第２電圧信号を前記ワードラインの中で非選択されたワードラインに駆動信号として提供し、前記非選択されたワードラインに提供される前記駆動信号は同一な上昇傾斜を有する。
【００１４】
実施形態として、前記電圧発生回路はプログラム電圧レベルまで段階的に増加する第１電圧信号を発生する第１電圧発生器と、パス電圧レベルまで段階的に増加する第２電圧信号を発生する第２電圧発生器と、選択読出し電圧レベルまで段階的に増加する第３電圧信号を発生する第３電圧発生器と、非選択読出し電圧レベルまで段階的に増加する第４電圧信号を発生する第４電圧発生器と、を含む。
【００１５】
実施形態として、前記電圧の目標電圧レベルによって互に異なるランピングステップの大きさを有するように前記電圧発生回路を制御するランピングロジックをさらに含む。
【００１６】
実施形態として、前記基板と平行な平面上のメモリセルは同一なワードラインを共有する。
【発明の効果】
【００１７】
本発明の実施形態による不揮発性メモリ装置は一定の上昇傾斜を有する駆動信号をメモリセルアレイに提供できる。したがって、読出しマージン減少による信頼性の下落が防止され得る。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施形態による不揮発性メモリ装置を示すブロック図である。
【図２】図１のメモリセルアレイを示すブロック図である。
【図３】図２のメモリブロックの中で１つの第１実施形態を示す斜視図である。
【図４】図３のメモリブロックのI−I’線に沿う断面図である。
【図５】図４のトランジスター構造を示す断面図である。
【図６】図３乃至図５を参照して説明されたメモリブロックの第１実施形態による等価回路を示す回路図である。
【図７】一般的な場合の駆動信号の上昇傾斜を示す図面である。
【図８】図１の高電圧発生回路及びランピングロジックをより詳細に示すブロック図である。
【図９】図８の第１電圧発生器によって生成された第１電圧信号を示す図面である。
【図１０】図８の第２電圧発生器によって生成された第２電圧信号を示す図面である。
【図１１】図１の行選択回路をより詳細に示すブロック図である。
【図１２】図１１のドライビングブロックをより詳細に説明するための図面である。
【図１３】図１の高電圧発生回路によって生成された電圧信号が駆動信号としてワードラインに提供される時、駆動信号の上昇傾斜を示す図面である。
【図１４】図１の高電圧発生回路によって生成された電圧信号が駆動信号としてワードラインに提供される時、駆動信号の上昇傾斜を示す図面である。
【図１５】本発明の他の実施形態による不揮発性メモリ装置を示すブロック図である。
【図１６】互に異なる上昇傾斜を有する駆動信号による読出し攪乱を説明するための図面である。
【図１７】互に異なる上昇傾斜を有する駆動信号による読出し攪乱を説明するための図面である。
【図１８】互に異なる上昇傾斜を有する駆動信号による読出し攪乱を説明するための図面である。
【図１９】図１の高電圧発生回路及びランピングロジックの一実施形態を示すブロック図である。
【図２０】図１の高電圧発生回路及びランピングロジックの他の実施形態を示すブロック図である。
【図２１】図３乃至図５を参照して説明されたメモリブロックＢＬＫｉの第２実施形態による等価回路ＢＬＫｉ＿２を示す回路図である。
【図２２】図３乃至図５を参照して説明されたメモリブロックの第３実施形態による等価回路を示す回路図である。
【図２３】図３乃至図５を参照して説明されたメモリブロックの第４実施形態による等価回路を示す回路図である。
【図２４】図３乃至図５を参照して説明されたメモリブロックの第５実施形態による等価回路を示す回路図である。
【図２５】図２のメモリブロックの中で１つの第２実施形態を示す斜視図である。
【図２６】図２５のメモリブロックの変形形態を示す斜視図である。
【図２７】図３のメモリブロックの中で１つの第３実施形態を示す斜視図である。
【図２８】図２７のメモリブロックのＩＩＩ−ＩＩＩ’線に沿う断面図である。
【図２９】図２７のメモリブロックの変形形態を示す斜視図である。
【図３０】図２９のメモリブロックのＩＶ−ＩＶ’線に沿う断面図である。
【図３１】図３のメモリブロックの中で１つの第４実施形態を示す斜視図である。
【図３２】図３１のメモリブロックのＶ−Ｖ’線に沿う断面図である。
【図３３】図３１のメモリブロックの変形形態を示す斜視図である。
【図３４】図３３のメモリブロックのＶＩ−ＶＩ’線に沿う断面図である。
【図３５】図２のメモリブロックの中で１つの第５実施形態を示す斜視図である。
【図３６】図３５のメモリブロックのＶＩＩ−ＶＩＩ’線に沿う断面図である。
【図３７】図１又は図１４の不揮発性メモリ装置を含むメモリシステムを示すブロック図である。
【図３８】図３７のメモリシステムの応用例を示すブロック図である。
【図３９】図３８を参照して説明されたメモリシステムを含むコンピューティングシステムを示すブロック図である。
【発明を実施するための形態】
【００１９】
以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できるように詳細に説明するために、本発明の実施形態を添付されたの図面を参照して説明する。説明の便宜上、同一な構成要素は同一な参照番号を利用して引用される。類似の構成要素は類似の参照番号を利用して引用される。
【００２０】
３次元構造のメモリブロックを含む不揮発性メモリ装置は、工程上の要因によって、ワードラインに提供される駆動信号の上昇傾斜（ｒｉｓｉｎｇ ｓｌｏｐｅ）が各々異なり得る。このような上昇傾斜の差異は読出しマージンの減少による読出しフェイル（ｒｅａｄ ｆａｉｌ）等を発生させ得る。本発明の実施形態による不揮発性メモリ装置は、ランピング（ｒａｍｐｉｎｇ）技術を利用して駆動信号の上昇傾斜を一定に維持する。したがって、読出しマージンの減少が最小化になり得る。以下では説明の便宜上、プログラム動作を中心に本発明の実施形態が説明される。しかし、本発明の技術的思想は読出し動作及び消去動作にも適用され得る。
【００２１】
図１は、本発明の実施形態による不揮発性メモリ装置を示すブロック図である。図１を参照すれば、不揮発性メモリ装置１００はメモリセルアレイ１１０、高電圧発生回路１２０、行選択回路１３０、読出し及び書込み回路１４０、データ入出力回路１５０、制御ロジック１６０、及びランピングロジック１７０を含む。
【００２２】
メモリセルアレイ１１０は、複数のワードラインＷＬを通じて行選択回路１３０に連結され、ビットラインＢＬを通じて読出し及び書込み回路１４０に連結される。メモリセルアレイ１１０は３次元構造のメモリブロックを含み、各メモリブロックは複数のメモリセルを含む。例示的に、メモリセルアレイ１１０の各メモリブロックはセル当り１つ又はその以上のビットを格納できる複数のメモリセルで構成される。
【００２３】
高電圧発生回路１２０はランピングロジック１７０の制御に応答して、第１電圧信号ＶＳ＿１及び第２電圧信号ＶＳ＿２を発生する。ここで、第１電圧信号ＶＳ＿１は、目標電圧（ｔａｒｇｅｔ ｖｏｌｔａｇｅ）がプログラム電圧Ｖｐｇｍである電圧信号であり、第２電圧信号ＶＳ＿２は、目標電圧がパス電圧である電圧信号を意味する。
【００２４】
プログラム動作の時に、高電圧発生回路１２０は、ランピングロジック１７０の制御に応答して、第１電圧信号ＶＳ＿１の電圧レベルを一定なランピングステップ（Ｒａｍｐｉｎｇ Ｓｔｅｐ）単位にプログラム電圧Ｖｐｇｍまで上昇させる。第１電圧信号ＶＳ＿１は行選択回路１３０を通じて選択されたワードラインに提供される。即ち、選択されたワードラインにはプログラム電圧Ｖｐｇｍまで段階的に増加する第１電圧信号ＶＳ＿１が提供される。
【００２５】
同様に、高電圧発生回路１２０は、ランピングロジック１７０の制御に応答して、第２電圧信号ＶＳ＿２の電圧レベルを一定なランピングステップ単位にパス電圧Ｖｐａｓｓまで上昇させる。第２電圧信号ＶＳ＿２は行選択回路１３０を通じて選択されたワードラインに提供される。
【００２６】
行選択回路１３０は、高電圧発生回路１２０から第１電圧信号ＶＳ＿１及び第２電圧信号ＶＳ＿２を受信する。プログラム動作の時に、行選択回路１３０は選択されたワードラインに第１電圧信号ＶＳ＿１を提供し、非選択されたワードラインに第２電圧信号ＶＳ＿２を提供する。行選択回路１３０はワードラインドライバー１３１及び行デコーダー１３３を含む。
【００２７】
ワードラインドライバー１３１は、高電圧発生回路１２０から第１電圧信号ＶＳ＿１及び第２電圧信号ＶＳ＿２を受信する。ワードラインドライバー１３１は、行アドレスＲＡの中で一部のアドレスＲＡｉに応答して、各々の信号ラインＳＬに第１電圧信号ＶＳ＿１又は第２電圧信号ＶＳ＿２を提供する。
【００２８】
例えば、プログラム動作の時に、ワードラインドライバー１３１は、選択されたワードラインに対応する信号ラインに駆動信号ＤＳとして第１電圧信号ＶＳ＿１を提供する。ワードラインドライバー１３１は、非選択されたワードラインに対応する信号ラインに駆動信号ＤＳとして第２電圧信号ＶＳ＿２を提供する。
【００２９】
行デコーダー１３３はワードラインドライバー１３１から駆動信号ＤＳを受信する。行デコーダー１３３は、行アドレスＲＡの中で残りのアドレスＲＡｊに応答して、駆動信号ＤＳが提供されるワードラインＷＬを選択する。
【００３０】
例えば、行デコーダー１３３に提供されたアドレスＲＡｊは、メモリブロックを選択するためのアドレスであり得る。この場合、行デコーダー１３３は、アドレスＲＡｊに応答してメモリブロックを選択し、選択されたメモリブロックのワードラインに駆動信号ＤＳを各々伝達する。したがって、選択されたワードラインには駆動信号ＤＳとして第１電圧信号ＶＳ＿１が提供され、非選択されたワードラインには各々駆動信号ＤＳとして第２電圧信号ＶＳ＿２が提供される。
【００３１】
読出し及び書込み回路１４０は、ビットラインＢＬを通じてメモリセルアレイ１１０に連結され、データラインＤＬを通じてデータ入出力回路１５０に連結される。読出し及び書込み回路１４０はデータ入出力回路１５０からデータを受信し、受信したデータをメモリセルアレイ１１０に書き込む。読出し及び書込み回路１４０はメモリセルアレイ１１０からデータを読み出し、読み出したデータをデータ入出力回路１５０へ伝達する。例示的に、読出し及び書込み回路１４０はデータの読出し及び書込みを遂行するページバッファ（又はページレジスター）、ビットラインＢＬを選択する列選択回路等の構成要素を包含できる。
【００３２】
データ入出力回路１５０は、データラインＤＬを通じて読出し及び書込み回路１４０に連結される。データ入出力回路１５０は制御ロジック１６０の制御に応答して動作する。データ入出力回路１５０は外部とデータＤＡＴＡを交換するように構成される。データ入出力回路１５０は外部から伝達されたデータＤＡＴＡをデータラインＤＬを通じて読出し及び書込み回路１４０へ伝達する。データ入出力回路１５０は、読出し及び書込み回路１４０からデータラインＤＬを通じて伝達されたデータＤＡＴＡを外部へ出力する。例示的に、データ入出力回路１５０はデータバッファのような構成要素を包含できる。
【００３３】
制御ロジック１６０は不揮発性メモリ装置１００の諸般動作を制御する。制御ロジック１６０は高電圧発生回路１２０、行選択回路１３０、読出し及び書込み回路１４０、及びデータ入出力回路１５０を制御するように構成される。図１を参照すれば、制御ロジック１６０はランピングロジック１７０を含む。
【００３４】
ランピングロジック１７０は、段階的に増加する第１及び第２電圧信号ＶＳ＿１、ＶＳ＿２が生成されるように高電圧発生回路１２０を制御する。即ち、プログラム動作の時に、ランピングロジック１７０は、プログラム電圧Ｖｐｇｍまで段階的に増加する第１電圧信号ＶＳ＿１を生成するように高電圧発生回路１２０を制御する。また、ランピングロジック１７０は、パス電圧Ｖｐａｓｓまで段階的に増加する第２電圧信号ＶＳ＿２を生成するように高電圧発生回路１２０を制御する。
【００３５】
上述したように、本発明の実施形態による不揮発性メモリ装置１００は、目標電圧まで段階的に（即ち、ランピングステップ単位に）増加する第１及び第２電圧信号ＶＳ＿１、ＶＳ＿２を発生し、これを駆動信号ＤＳとしてワードラインに提供する。
【００３６】
第１及び第２電圧信号ＶＳ＿１、ＶＳ＿２の電圧レベルがランピングステップ単位に段階的に増加するので、ワードラインに提供される駆動信号は各ワードラインの抵抗の差に関わらず一定の上昇傾斜を維持することができる。したがって、不揮発性メモリ装置１００はプログラム速度の差による読出しマージンの減少を防止することができる。以下では本発明の実施形態によるメモリセルアレイ１１０の構造がより詳細に説明される。
【００３７】
図２は図１のメモリセルアレイを示すブロック図である。図２を参照すれば、メモリセルアレイ１１０は、複数のメモリブロックＢＬＫ１〜ＢＬＫｚを含む。各メモリブロックＢＬＫは３次元構造（又は垂直構造）を有する。例えば、各メモリブロックＢＬＫは第１乃至第３方向に沿って伸張された構造物を含む。例えば、各メモリブロックＢＬＫは、第２方向に沿って伸張された複数のＮＡＮＤストリングＮＳを含む。例えば、第１及び第３方向に沿って複数のＮＡＮＤストリングＮＳが提供される。
【００３８】
各ＮＡＮＤストリングＮＳは、ビットラインＢＬ、ストリング選択ラインＳＳＬ、接地選択ラインＧＳＬ、ワードラインＷＬ、及び共通ソースラインＣＳＬに連結される。即ち、各メモリブロックは複数のビットラインＢＬ、複数のストリング選択ラインＳＳＬ、複数の接地選択ラインＧＳＬ、複数のワードラインＷＬ、及び共通ソースラインＣＳＬに連結される。メモリブロックＢＬＫ１〜ＢＬＫｚは図３を参照してより詳細に説明される。
【００３９】
例示的に、メモリブロックＢＬＫ１〜ＢＬＫｚは図１に図示された行選択回路１３０によって選択される。例えば、行選択回路１３０はメモリブロックＢＬＫ１〜ＢＬＫｚの中でデコーディングされた行アドレスに対応するメモリブロックＢＬＫを選択する。
【００４０】
図３は、図２のメモリブロックＢＬＫ１〜ＢＬＫｚの中で１つＢＬＫｉの第１実施形態を示す斜視図である。図４は、図３のメモリブロックＢＬＫｉのI−I’線に沿う断面図である。図３及び図４を参照すれば、メモリブロックＢＬＫｉは第１乃至第３方向に沿って伸張された構造物を含む。
【００４１】
先ず、基板１１１が提供される。例示的に、基板１１１は第１タイプを有するウェル（ｗｅｌｌ）である。例えば、基板１１１はホウ素Ｂ（Ｂｏｒｏｎ）のような５族元素が注入されて形成されたｐウェルである。例えば、基板１１１はｎウェル内に提供されるポケットｐウェルである。以下で、基板１１１はｐウェルであることと仮定する。しかし、基板１１１はｐウェルであることに限定されない。
【００４２】
基板１１１の上に、第１方向に沿って伸張された複数のドーピング領域３１１〜３１４が提供される。例えば、複数のドーピング領域３１１〜３１４は基板１１１と相異なる第２タイプを有する。例えば、複数のドーピング領域３１１〜３１４はｎタイプを有する。以下で、第１乃至第４ドーピング領域３１１〜３１４はｎタイプを有することと仮定する。しかし、第１乃至第４ドーピング領域３１１〜３１４はｎタイプを有することに限定されない。
【００４３】
第１及び第２ドーピング領域３１１、３１２の間の基板１１１の領域の上に、第１方向に沿って伸張される複数の絶縁物質１１２が第２方向に沿って順次的に提供される。例えば、複数の絶縁物質１１２は第２方向に沿って特定距離程度離隔されて提供される。例示的に、絶縁物質１１２はシリコン酸化物（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ）のような絶縁物質を包含する。
【００４４】
第１及び第２ドーピング領域３１１、３１２の間の基板１１１の領域の上に、第１方向に沿って順次的に配置され、第２方向に沿って絶縁物質１１２を貫通する複数のピラー１１３が提供される。例示的に、複数のピラー１１３は絶縁物質１１２を貫通して基板１１１と連結される。
【００４５】
例示的に、各ピラー１１３は複数の物質で構成される。例えば、各ピラー１１３の表面層１１４は第１タイプを有するシリコン物質を包含する。例えば、各ピラー１１３の表面層１１４は基板１１１と同一なタイプを有するシリコン物質を包含する。以下で、各ピラー１１３の表面層１１４はｐタイプシリコンを含むことと仮定する。しかし、各ピラー１１３の表面層１１４はｐタイプシリコンを含むことに限定されない。
【００４６】
各ピラー１１３の内部層１１５は絶縁物質で構成される。例えば、各ピラー１１３の内部層１１５は、シリコン酸化物（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ）のような絶縁物質を包含する。例えば、各ピラー１１３の内部層１１５はエアーギャップ（ａｉｒ ｇａｐ）を包含できる。
【００４７】
第１及び第２ドーピング領域３１１、３１２の間の領域で、絶縁物質１１２、ピラー１１３、及び基板１１１の露出された表面に沿って絶縁膜１１６が提供される。例示的に、第２方向に沿って提供される最後の絶縁物質１１２の第２方向側の露出面に提供される絶縁膜１１６は除去できる。
【００４８】
例示的に、絶縁膜１１６の厚さは複数の絶縁物質１１２の間の距離がの１／２より小さい。即ち、複数の絶縁物質１１２の中で第１絶縁物質の下部面に提供された絶縁膜１１６、及び第１絶縁物質下部の第２絶縁物質の上部面に提供された絶縁膜１１６の間に、絶縁物質１１２及び絶縁膜１１６以外の物質が配置できる領域が提供される。
【００４９】
第１及び第２ドーピング領域３１１、３１２の間の領域で、絶縁膜１１６の露出された表面の上に第１導電物質２１１〜２９１が提供される。例えば、基板１１１に隣接する絶縁物質１１２及び基板１１１の間に第１方向に沿って伸張される第１導電物質２１１が提供される。より詳細には、基板１１１に隣接する絶縁物質１１２の下部面の絶縁膜１１６及び基板１１１の間に、第１方向に伸張される第１導電物質２１１が提供される。
【００５０】
以下で、第１導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３の高さが定義される。第１導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３は基板１１１から順次的に第１乃至第９の高さを有することと定義される。即ち、基板１１１と隣接する第１導電物質２１１〜２１３は第１の高さを有する。第２導電物質３３１〜３３３と隣接する第１導電物質２９１〜２９３は第９の高さを有する。第１導電物質及び基板１１１の間の距離が増加するほど、第１導電物質の高さは増加する。
【００５１】
絶縁物質１１２の中で特定絶縁物質の上部面の絶縁膜１１６及び特定絶縁物質の上部に配置された絶縁物質の下部面の絶縁膜１１６の間に、第１方向に沿って伸張される第１導電物質が提供される。例示的に、複数の絶縁物質１１２の間に、第１方向に伸張される複数の第１導電物質２２１〜２８１が提供される。例示的に、第１導電物質２１１〜２９１は金属物質である。例示的に、第１導電物質２１１〜２９１はポリシリコン等のような導電物質である。
【００５２】
第２及び第３ドーピング領域３１２、３１３の間の領域で、第１及び第２ドーピング領域３１１、３１２の上の構造物と同一な構造物が提供される。例示的に、第２及び第３ドーピング領域３１２、３１３の間の領域で、第１方向に伸張される複数の絶縁物質１１２、第１方向に沿って順次的に配置され、第３方向に沿って複数の絶縁物質１１２を貫通する複数のピラー１１３、複数の絶縁物質１１２及び複数のピラー１１３の露出された表面に提供される絶縁膜１１６、及び第１方向に沿って伸張される複数の第１導電物質２１２〜２９２が提供される。
【００５３】
第３及び第４ドーピング領域３１３、３１４の間の領域で、第１及び第２ドーピング領域３１１、３１２の上の構造物と同一な構造物が提供される。例示的に、第３及び第４ドーピング領域３１２、３１３の間の領域で、第１方向に伸張される複数の絶縁物質１１２、第１方向に沿って順次的に配置され、第３方向に沿って複数の絶縁物質１１２を貫通する複数のピラー１１３、複数の絶縁物質１１２及び複数のピラー１１３の露出された表面に提供される絶縁膜１１６、及び第１方向に沿って伸張される複数の第１導電物質２１３〜２９３が提供される。
【００５４】
複数のピラー１１３の上にドレーン３２０が各々提供される。例示的に、ドレーン３２０は第２タイプでドーピングされたシリコン物質である。例えば、ドレーン３２０はｎタイプでドーピングされたシリコン物質である。以下で、ドレーン３２０はｎタイプシリコンを含むことと仮定する。しかし、ドレーン３２０はｎタイプシリコンを含むことに限定されない。例示的に、各ドレーン３２０の幅は対応するピラー１１３の幅より大きい。例えば、各ドレーン３２０は対応するピラー１１３の上部面にパッド形態に提供される。
【００５５】
ドレーン３２０の上に、第３方向に伸張された第２導電物質３３１〜３３３が提供される。第２導電物質３３１〜３３３は第１方向に沿って順次的に配置される。第２導電物質３３１〜３３３の各々は対応する領域のドレーン３２０と連結される。例示的に、ドレーン３２０及び第３方向に伸張された第２導電物質３３３は各々コンタクトプラグ（ｃｏｎｔａｃｔ ｐｌｕｇ）を通じて連結される。例示的に、第２導電物質３３１〜３３３は金属物質である。例示的に、第２導電物質３３１〜３３３はポリシリコン等のような導電物質である。
【００５６】
図３及び図４で、各ピラー１１３は、絶縁膜１１６の隣接する領域及び複数の第１導電ライン２１１〜２９１、２１２〜２９２、２１３〜２９３の中で隣接する領域と共にストリングを形成する。例えば、各ピラー１１３は絶縁膜１１６の隣接する領域及び第１導電ライン２１１〜２９１、２１２〜２９２、２１３〜２９３の中で隣接する領域と共にＮＡＮＤストリングＮＳを形成する。ＮＡＮＤストリングＮＳは複数のトランジスター構造ＴＳを含む。トランジスター構造ＴＳは図５を参照してより詳細に説明される。
【００５７】
図５は、図４のトランジスター構造を示す断面図である。図３乃至図５を参照すれば、絶縁膜１１６は第１乃至第３サブ絶縁膜１１７、１１８、１１９を含む。
【００５８】
ピラー１１３のｐタイプシリコンを含む表面層１１４はボディー（ｂｏｄｙ）として動作する。ピラー１１３に隣接する第１サブ絶縁膜１１７はトンネルリング絶縁膜として動作する。例えば、ピラー１１３に隣接する第１サブ絶縁膜１１７は熱酸化膜を包含する。
【００５９】
第２サブ絶縁膜１１８は電荷格納膜として動作する。例えば、第２サブ絶縁膜１１８は電荷捕獲層として動作する。例えば、第２サブ絶縁膜１１８は窒化膜又は金属酸化膜（例えば、アルミニウム酸化膜、ハフニウム酸化膜等）を包含する。
【００６０】
第１導電物質２３３に隣接する第３サブ絶縁膜１１９はブロッキング絶縁膜として動作する。例示的に、第１方向に伸張された第１導電物質２３３と隣接する第３サブ絶縁膜１１９は単一層又は多層に形成される。第３サブ絶縁膜１１９は、第１及び第２サブ絶縁膜１１７、１１８より高い誘電常数を有する高誘電膜（例えば、アルミニウム酸化膜、ハフニウム酸化膜等）であり得る。
【００６１】
第１導電物質２３３はゲート（又は制御ゲート）として動作する。即ち、ゲート（又は制御ゲート）として動作する第１導電物質２３３、ブロッキング絶縁膜として動作する第３サブ絶縁膜１１９、電荷格納膜として動作する第２サブ絶縁膜１１８、トンネルリング絶縁膜として動作する第１サブ絶縁膜１１７、及びボディーとして動作するｐタイプシリコンを含む表面層１１４はトランジスター（又はメモリセルトランジスター構造）を形成する。例示的に、第１乃至第３サブ絶縁膜１１７〜１１９はＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）を構成する。以下で、ピラー１１３のｐタイプシリコンを含む表面層１１４は第２方向のボディーとして動作することと定義される。
【００６２】
メモリブロックＢＬＫｉは複数のピラー１１３を含む。即ち、メモリブロックＢＬＫｉは複数のＮＡＮＤストリングＮＳを含む。より詳細には、メモリブロックＢＬＫｉは第２方向（又は基板と垂直になる方向）に伸張された複数のＮＡＮＤストリングＮＳを含む。
【００６３】
各ＮＡＮＤストリングＮＳは、第２方向に沿って配置される複数のトランジスター構造ＴＳを含む。各ＮＡＮＤストリングＮＳの複数のトランジスター構造ＴＳの中で少なくとも１つはストリング選択トランジスターＳＳＴとして動作する。各ＮＡＮＤストリングＮＳの複数のトランジスター構造ＴＳの中で少なくとも１つは接地選択トランジスターＧＳＴとして動作する。
【００６４】
ゲート（又は制御ゲート）は第１方向に伸張された第１導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３に対応する。即ち、ゲート（又は制御ゲート）は第１方向に伸張されてワードライン、及び少なくとも２つの選択ライン（例えば、少なくとも１つのストリング選択ラインＳＳＬ及び少なくとも１つの接地選択ラインＧＳＬを形成する。
【００６５】
第３方向に伸張された第２導電物質３３１〜３３３はＮＡＮＤストリングＮＳの一端に連結される。例示的に、第３方向に伸張された第２導電物質３３１〜３３３はビットラインＢＬとして動作する。即ち、１つのメモリブロックＢＬＫｉで、１つのビットラインＢＬに複数のＮＡＮＤストリングが連結される。
【００６６】
第１方向に伸張された第２タイプドーピング領域３１１〜３１４がＮＡＮＤストリングの他端に提供される。第１方向に伸張された第２タイプドーピング領域３１１〜３１４は共通ソースラインＣＳＬとして動作する。
【００６７】
要約すれば、メモリブロックＢＬＫｉは基板１１１と垂直になる方向（第２方向）に伸張された複数のＮＡＮＤストリングを含み、１つのビットラインＢＬに複数のＮＡＮＤストリングＮＳが連結されるＮＡＮＤフラッシュメモリブロック（例えば、電荷捕獲形）として動作する。
【００６８】
図３乃至図５で、第１導電ライン２１１〜２９１、２１２〜２９２、２１３〜２９３は９つの層に提供されることで説明した。しかし、第１導電ライン２１１〜２９１、２１２〜２９２、２１３〜２９３は９つの層に提供されることに限定されない。例えば、第１導電ラインはメモリセルを形成する少なくとも８個の層、そして選択トランジスターを形成する少なくとも２個の層に提供され得る。第１導電ラインはメモリセル電荷構成する少なくとも１６個の層、そして選択トランジスターを形成する少なくとも２個の層に提供され得る。また、第１導電ラインは、メモリセルを形成する複数の層、そして選択トランジスターを形成する少なくとも２個の層に提供され得る。例えば、第１導電ラインはダミーメモリセルを形成する層にも提供され得る。
【００６９】
図３乃至図５で、１つのビットラインＢＬに３つのＮＡＮＤストリングＮＳが連結されることで説明した。しかし、１つのビットラインＢＬに３つのＮＡＮＤストリングＮＳが連結されることに限定されない。例示的に、メモリブロックＢＬＫｉで、１つのビットラインＢＬにｍ個のＮＡＮＤストリングＮＳが連結され得る。この時、１つのビットラインＢＬに連結されるＮＡＮＤストリングＮＳの数ほど、第１方向に伸張される第１導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３の数及び共通ソースラインＣＳＬとして動作するドーピング領域３１１〜３１４の数もまた調節される。
【００７０】
図３乃至図５で、第１方向に伸張された１つの第１導電物質に３つのＮＡＮＤストリングＮＳが連結されることで説明した。しかし、１つの第１導電物質に３つのＮＡＮＤストリングＮＳが連結されることに限定されない。例えば、１つの第１導電物質に、ｎ個のＮＡＮＤストリングＮＳが連結され得る。この時、１つの第１導電物質に連結されるＮＡＮＤストリングＮＳの数ほど、ビットライン３３１〜３３３の数もまた調節される。
【００７１】
図３乃至図５を参照して説明されたように、ピラー１１３の第１及び第３方向に沿う断面積は基板１１１に近くなるほど、減少することができる。例えば、工程上の特性又は誤差によって、ピラー１１３の第１及び第３方向に沿う断面積が可変され得る。
【００７２】
例示的に、ピラー１１３は蝕刻によって形成されたホールにシリコン物質及び絶縁物質のような物質が提供されて形成される。蝕刻される深さが増加するほど、蝕刻によって形成されるホールの第１及び第３方向に沿う面積は減少することができる。即ち、ピラー１１３の第１及び第３方向に沿う断面積は基板１１１に近くなるほど、減少することができる。
【００７３】
図６は図３乃至図５を参照して説明されたメモリブロックＢＬＫｉの第１実施形態による等価回路ＢＬＫｉ＿１を示す回路図である。図３乃至図６を参照すれば、第１ビットラインＢＬ１及び共通ソースラインＣＳＬの間にＮＡＮＤストリングＮＳ１１〜ＮＳ３１が提供される。第２ビットラインＢＬ２及び共通ソースラインＣＳＬの間にＮＡＮＤストリングＮＳ１２、ＮＳ２２、ＮＳ３２が提供される。第３ビットラインＢＬ３及び共通ソースラインＣＳＬの間に、ＮＡＮＤストリングＮＳ１３、ＮＳ２３、ＮＳ３３が提供される。第１乃至第３ビットラインＢＬ１〜ＢＬ３は、第３方向に伸張された第２導電物質３３１〜３３３に各々対応する。
【００７４】
各ＮＡＮＤストリングＮＳのストリング選択トランジスターＳＳＴは対応するビットラインＢＬと連結される。各ＮＡＮＤストリングＮＳの接地選択トランジスターＧＳＴは共通ソースラインＣＳＬと連結される。各ＮＡＮＤストリングＮＳのストリング選択トランジスターＳＳＴ及び接地選択トランジスターＧＳＴの間にメモリセルＭＣが提供される。
【００７５】
以下で、行及び列単位にＮＡＮＤストリングＮＳが定義される。１つのビットラインに共通に連結されたＮＡＮＤストリングＮＳは１つの列を形成する。例えば、第１ビットラインＢＬ１に連結されたＮＡＮＤストリングＮＳ１１〜ＮＳ３１は、第１列に対応する。第２ビットラインＢＬ２に連結されたＮＡＮＤストリングＮＳ１２〜ＮＳ３２は、第２列に対応する。第３ビットラインＢＬ３に連結されたＮＡＮＤストリングＮＳ１３〜ＮＳ３３は第３列に対応する。
【００７６】
１つのストリング選択ラインＳＳＬに連結されるＮＡＮＤストリングＮＳは、１つの行を形成する。例えば、第１ストリング選択ラインＳＳＬ１に連結されたＮＡＮＤストリングＮＳ１１〜ＮＳ１３は第１行を形成する。第２ストリング選択ラインＳＳＬ２に連結されたＮＡＮＤストリングＮＳ２１〜ＮＳ２３は第２行を形成する。第３ストリング選択ラインＳＳＬ３に連結されたＮＡＮＤストリングＮＳ３１〜ＮＳ３３は第３行を形成する。
【００７７】
各ＮＡＮＤストリングＮＳで、高さが定義される。例示的に、各ＮＡＮＤストリングＮＳで、接地選択トランジスターＧＳＴの高さは１であることで定義される。接地選択トランジスターＧＳＴに隣接するメモリセルＭＣ１の高さは２であることで定義される。ストリング選択トランジスターＳＳＴの高さは９であることで定義される。ストリング選択トランジスターＳＳＴと隣接するメモリセルＭＣ７の高さは８であることで定義される。メモリセルＭＣ及び接地選択トランジスターＧＳＴの間の距離が増加するほど、メモリセルＭＣの高さは増加する。即ち、第１乃至第７メモリセルＭＣ１〜ＭＣ７は各々第２乃至第８の高さを有することで定義される。
【００７８】
各ＮＡＮＤストリングＮＳは接地選択ラインＧＳＬを共有する。接地選択ラインＧＳＬは第１の高さを有する第１導電ライン２１１〜２１３に対応する。即ち、接地選択トランジスターＧＳＴもまた第１の高さを有することで理解できる。
【００７９】
同一の行のＮＡＮＤストリングＮＳの同一の高さのメモリセルＭＣはワードラインＷＬを共有する。同一の高さを有し、相異なる行に対応するＮＡＮＤストリングＮＳのワードラインＷＬは共通に連結される。即ち、同一の高さのメモリセルＭＣはワードラインＷＬを共有する。
【００８０】
第２の高さを有する第１導電ライン２２１〜２２３が共通に連結されて第１ワードラインＷＬ１を形成する。第３の高さを有する第１導電ライン２３１〜２３３が共通に連結されて第２ワードラインＷＬ２を形成する。第４の高さを有する第１導電ライン２４１〜２４３が共通に連結されて第３ワードラインＷＬ３を形成する。第５の高さを有する第１導電ライン２５１〜２５３が共通に連結されて第４ワードラインＷＬ４を形成する。第６の高さを有する第１導電ライン２６１〜２６３が共通に連結されて第５ワードラインＷＬ５を形成する。第７の高さを有する第１導電ライン２７１〜２７３が共通に連結されて第６ワードラインＷＬ６を形成する。第８の高さを有する第１導電ライン２８１〜２８３が共通に連結されて第７ワードラインＷＬ７を形成する。
【００８１】
同一の行のＮＡＮＤストリングＮＳはストリング選択ラインＳＳＬを共有する。相異なる行のＮＡＮＤストリングＮＳは相異なるストリング選択ラインＳＳＬ１、ＳＳＬ２、ＳＳＬ３に各々連結される。第１乃至第３ストリング選択ラインＳＳＬ１〜ＳＳＬ３は各々第９の高さを有する第１導電ライン２９１〜２９３に対応する。
【００８２】
以下で、第１ストリング選択トランジスターＳＳＴ１は、第１ストリング選択ラインＳＳＬ１に連結されたストリング選択トランジスターＳＳＴとして定義される。第２ストリング選択トランジスターＳＳＴ２は、第２ストリング選択ラインＳＳＬ２に連結されたストリング選択トランジスターＳＳＴとして定義される。第３ストリング選択トランジスターＳＳＴ３は、第３ストリング選択ラインＳＳＬ３に連結されたストリング選択トランジスターＳＳＴとして定義される。
【００８３】
共通ソースラインＣＳＬはＮＡＮＤストリングＮＳに共通に連結される。例えば、基板１１１の上の活性領域で、第１乃至第４ドーピング領域３１１〜３１４が互に連結されて共通ソースラインＣＳＬを形成する。
【００８４】
図６に示したように、同一の高さのワードラインＷＬは共通に連結されている。したがって、特定の高さのワードラインＷＬが選択される時、選択されたワードラインＷＬに連結された全てＮＡＮＤストリングＮＳが選択される。
【００８５】
相異なる行のＮＡＮＤストリングＮＳは相異なるストリング選択ラインＳＳＬに連結されている。したがって、ストリング選択ラインＳＳＬ１〜ＳＳＬ３を選択及び非選択することによって、同一ワードラインＷＬに連結されたＮＡＮＤストリングＮＳの中で非選択行のＮＡＮＤストリングＮＳが対応するビットラインから分離され、そして選択行のＮＡＮＤストリングＮＳが対応するビットラインに連結され得る。
【００８６】
例示的に、プログラム及び読出し動作の時に、ストリング選択ラインＳＳＬ１〜ＳＳＬ３の中で１つが選択される。即ち、プログラム及び読出し動作はＮＡＮＤストリングＮＳ１１〜ＮＳ１３、ＮＳ２１〜ＮＳ２３、ＮＳ３１〜ＮＳ３３の行単位に遂行される。
【００８７】
例示的に、プログラム及び読出し動作の時に、選択行の選択ワードラインに選択電圧が印加され、非選択ワードラインに非選択電圧が印加される。例えば、選択電圧は、プログラム電圧Ｖｐｇｍ又は選択読出し電圧Ｖｒｄであり得る。例えば、非選択電圧は、パス電圧Ｖｐａｓｓ又は非選択読出し電圧Ｖｒｅａｄであり得る。即ち、プログラム及び読出し動作は、ＮＡＮＤストリングＮＳ１１〜ＮＳ１３、ＮＳ２１〜ＮＳ２３、ＮＳ３１〜ＮＳ３３の行単位に遂行される。
【００８８】
図７は、一般的な場合の駆動信号の上昇傾斜を例示的に示す図面である。
図３乃至図５を参照して説明されたように、ピラー１１３の第１及び第３方向に沿う断面積は、工程上の特性又は誤差によって基板１１１に近くなるほど、減少する。例えば、第２の高さに対応するピラー１１３の第１及び第３方向に沿う断面積は、第８の高さに対応するピラー１１３の第１及び第３方向に沿う断面積より小さい。
【００８９】
ピラー１１３の第１及び第３方向に沿う断面積の減少は、第１導電ラインの第２及び第３方向に沿う断面積の増加を意味する。即ち、ワードラインの第２及び第３方向に沿う断面積が基板１１１に近くなるほど、増加することを意味する。例えば、図４に示したように、第２の高さを有する第１導電ライン２２１〜２２３の第２及び第３方向に沿う断面積は第８の高さを有する第１導電ライン２８１〜２８３の第２及び第３方向に沿う断面積より大きい。即ち、図６を参照すれば、第２の高さを有する第１ワードラインＷＬ１の第２及び第３方向に沿う断面積は、第８の高さを有する第７ワードラインＷＬ７の第２及び第３方向に沿う断面積より大きい。したがって、ワードラインの抵抗は、断面積に反比例するので、第１ワードラインＷＬ１の抵抗は第７ワードラインＷＬ７の抵抗より小さい。
【００９０】
上述したように、３次元構造を有するメモリセルアレイのワードライン抵抗は基板に近くなるほど、小さい。したがって、一般的な不揮発性メモリ装置の場合、基板と近いワードラインに提供される駆動信号は、基板と遠いワードラインに印加される駆動信号より大きい上昇傾斜を有する。このような上昇傾斜の勾配の差異は、プログラム速度の差による読出しマージンの減少等を発生させ得る。
【００９１】
例えば、図７を参照すれば、プログラム動作の時に、第１ワードラインＷＬ１に提供される第１駆動信号ＤＳ＜１＞は、パス電圧Ｖｐａｓｓまで上昇する間に‘γ’の上昇傾斜を有し、第７ワードラインＷＬ７に提供される第７駆動信号ＤＳ＜７＞は、パス電圧Ｖｐａｓｓまで増加する間に‘α’の上昇傾斜を有する。即ち、パス電圧Ｖｐａｓｓまで上昇する間に、第１駆動信号ＤＳ＜１＞の上昇傾斜は、第７駆動信号の上昇傾斜ＤＳ＜７＞より大きい。
【００９２】
また、例えば、第１駆動信号ＤＳ＜１＞及び第７駆動信号ＤＳ＜７＞はパス電圧Ｖｐａｓｓでプログラム電圧Ｖｐｇｍまで上昇する間に各々‘β’及び‘δ’の上昇傾斜を有する。即ち、パス電圧Ｖｐａｓｓまで上昇する間に、第１駆動信号ＤＳ＜１＞の上昇傾斜は第７駆動信号の上昇傾斜ＤＳ＜７＞より大きい。
【００９３】
したがって、第１ワードラインＷＬ１及び第７ワードラインＷＬ７に連結されたメモリセルが各々プログラムされる場合、第１ワードラインＷＬ１に連結されたメモリセルは第７ワードラインＷＬ７に連結されたメモリセルに比べて速やかにプログラムされる。このようなメモリセルのプログラム速度差異は読出しマージンの減少を生じる。
【００９４】
このような問題を最小化するために、本発明の実施形態による不揮発性メモリ装置１００（図１参照）は、ランピングロジック１７０（図１参照）の制御に応答してプログラム電圧Ｖｐｇｍまで段階的に増加する第１電圧信号ＶＳ＿１及びパス電圧Ｖｐａｓｓまで段階的に増加する第２電圧信号ＶＳ＿２を発生する。不揮発性メモリ装置１００は、第１電圧信号ＶＳ＿１及び第２電圧信号ＶＳ＿２を駆動信号ＤＳとして選択されたワードライン及び非選択されたワードラインに提供する。以下では本発明の実施形態による高電圧発生回路１２０及びランピングロジック１７０がより詳細に説明される。
【００９５】
図８は、図１の高電圧発生回路１２０及びランピングロジック１７０をより詳細に示すブロック図である。図８を参照すれば、高電圧発生回路１２０は第１高電圧発生器１２１及び第２高電圧発生器１２２を含む。ランピングロジック１７０は第１サブランピングロジック１７１及び第２サブランピングロジック１７２を含む。
【００９６】
第１電圧発生器１２１は、第１サブランピングロジック１７１の制御に応答して、プログラム電圧Ｖｐｇｍまで段階的に増加する第１電圧信号ＶＳ＿１を発生する。プログラム動作の時、第１電圧信号ＶＳ＿１は駆動信号ＤＳとして選択されたワードラインに提供される。
【００９７】
第２電圧発生器１２２は、第２サブランピングロジック１７２の制御に応答してパス電圧Ｖｐａｓｓまで段階的に増加する第２電圧信号ＶＳ＿２を発生する。プログラム動作の時、第２電圧信号ＶＳ＿２は駆動信号ＤＳとして選択されたワードラインに提供される。
【００９８】
図９は、図８の第１電圧発生器１２１によって生成された第１電圧信号ＶＳ＿１を示す図面である。
【００９９】
図９を参照すれば、第１電圧信号ＶＳ＿１の上昇傾斜は、一般的な場合（即ち、第１サブランピングロジック１７１（図８参照）が具備されない場合）に比べて低く設定される。例示的に図９に示したように、第１電圧信号ＶＳ＿１の上昇傾斜は、最も低い上昇傾斜を有する第７駆動信号ＤＳ＜７＞（図７参照）を基準に設定され得る。
【０１００】
この場合、第１電圧信号ＶＳ＿１の上昇傾斜は、最も大きい抵抗を有するワードライン（即ち、第７ワードラインＷＬ７（図６参照））に提供される第７駆動信号ＤＳ＜７＞の上昇傾斜と同一である。したがって、第１電圧信号ＶＳ＿１の上昇傾斜は、第７ワードラインＷＬ７に比べて相対的に低い抵抗を有するワードライン（即ち、第１乃至第６ワードラインＷＬ１〜ＷＬ６（図６参照））で一定に維持され得る。
【０１０１】
図１０は、図８の第２電圧発生器１２２によって生成された第２電圧信号ＶＳ＿２を示す図面である。
【０１０２】
図１０を参照すれば、第２電圧信号ＶＳ＿２の上昇傾斜は一般的な場合（即ち、第２サブランピングロジック１７２（図８参照）が具備されない場合）に比べて低く設定される。例示的に図９の第１電圧信号ＶＳ＿１と同様に、第２電圧信号ＶＳ＿２の上昇傾斜は第７駆動信号ＤＳ＜７＞の上昇傾斜を基準に設定され得る。したがって、第２電圧信号ＶＳ＿２の上昇傾斜は第１乃至第７ワードラインＷＬ１〜ＷＬ７（図６参照）で一定に維持され得る。
【０１０３】
図８乃至図１０で説明されたように、第１及び第２電圧発生器１２１、１２２は、各々第１及び第２サブランピングロジック１７１、１７２の制御に応答して低い上昇傾斜を有する第１及び第２電圧信号ＶＳ＿１、ＶＳ＿２を発生できる。例えば、第１及び第２電圧信号ＶＳ＿１、ＶＳ＿２の上昇傾斜は、第７駆動信号ＤＳ＜７＞の上昇傾斜と同様に設定され得る。但し、これは例示的なことであり、第１及び第２電圧信号ＶＳ＿１、ＶＳ＿２の上昇傾斜は第７駆動信号ＤＳ＜７＞の上昇傾斜より所定範囲内で低いか、或いは高いように設定され得る。
【０１０４】
一方、プログラム動作の時、第１電圧信号ＶＳ＿１は、選択されたワードラインに駆動信号に提供され、第２電圧信号ＶＳ＿２が非選択されたワードラインに駆動信号に提供される。以下の図１１及び図１２では、第１及び第２電圧信号ＶＳ＿１を駆動信号にワードラインに提供する行選択回路１３０（図１参照）の構成がより詳細に説明される。
【０１０５】
図１１は、図１の行選択回路１３０をより詳細に示すブロック図である。図１１を参照すれば、行選択回路１３０はワードラインドライバー１３１及び行デコーダー１３２を含む。ワードラインドライバー１３１は、デコーディングブロック１３１＿ａ、第１乃至第７ドライビングブロック１３１＿ｂ１〜１３１＿ｂ７を含む。
【０１０６】
デコーディングブロック１３１＿ａは行アドレスＲＡｉを受信する。デコーディングブロック１３１＿ａは、受信した行アドレスＲＡｉをデコーディングしてデコーディングされた行アドレスＤＲＡｉを発生する。デコーディングブロック１３１＿ａは、デコーディングされた行アドレスＤＲＡｉを各々第１乃至第７ドライビングブロック１３１＿ｂ１〜１３１＿ｂ７の中で対応するドライビングブロックに伝達する。
【０１０７】
第１乃至第７ドライビングブロック１３１＿ｂ１〜１３１＿ｂ７は、デコーディングブロック１３１＿ａからデコーディングされた行アドレスＤＲＡｉを各々受信する。第１乃至第７ドライビングブロック１３１＿ｂ１〜１３１＿ｂ７は、高電圧発生回路１２０（図１参照）から第１電圧信号ＶＳ＿１及び第２電圧信号ＶＳ＿２を各々受信する。第１乃至第７ドライビングブロック１３１＿ｂ１〜１３１＿ｂ７は、デコーディングされた行アドレスＤＲＡｉに応答して第１電圧信号ＶＳ＿１及び第２電圧信号ＶＳ＿２の中でいずれか１つを駆動信号ＤＳとして各々出力する。各ドライビングブロックは以下の図１２でより詳細に説明される。
【０１０８】
行デコーダー１３３は、信号ラインＳＬ１〜ＳＬ７を通じてワードラインドライバー１３１に連結される。行デコーダー１３３は、複数のメモリブロックＢＬＫ１〜ＢＬＫｚに連結され、各メモリブロックは、ワードラインＷＬ１〜ＷＬ７を通じて行デコーダー１３３に連結される。行デコーダー１３３は、行アドレスＲＡｊを受信し、行アドレスＲＡｊに応答してメモリブロックを選択する。行デコーダー１３３は、信号ラインＳＬ１〜ＳＬ７を通じて駆動信号ＤＳ＜１＞〜ＤＳ＜７＞を受信し、駆動信号ＤＳ＜１＞〜ＤＳ＜７＞を選択されたメモリブロックのワードラインＷＬ１〜ＷＬ７に提供する。
【０１０９】
図１２は、図１１のドライビングブロックをより詳細に説明するための図面である。図１２では例示的に第１ドライビングブロック１３１＿ｂ１が図示されている。図１２を参照すれば、第１ドライビングブロック１３１＿ｂ１は第１スイッチＳ／Ｗ１及び第２スイッチＳ／Ｗ２を含む。
【０１１０】
第１スイッチＳ／Ｗ１は、高電圧発生回路１２０（図１参照）及び制御ロジック１６０（図１参照）から第１電圧信号ＶＳ＿１及び第１活性化信号ＥＮ＿１を各々受信する。第２スイッチＳ／Ｗ２は、高電圧発生回路１２０及び制御ロジック１６０から第２電圧信号ＶＳ＿２及び第２活性化信号ＥＮ＿２を各々受信する。第１スイッチＳ／Ｗ１及び第２スイッチＳ／Ｗ２は、デコーディングブロック１３１＿ａから提供されたデコーディングされた行アドレスＤＲＡｉ１に応答して、第１電圧信号ＶＳ＿１及び第２電圧信号ＶＳ＿２の中でいずれか１つを第１駆動信号ＤＳ＜１＞として出力する。
【０１１１】
図１３及び図１４は、図１の高電圧発生回路１２０によって生成された電圧信号が駆動信号としてワードラインに提供される時、駆動信号の上昇傾斜を示す図面である。
【０１１２】
具体的に、図１３では、第１電圧信号ＶＳ＿１が駆動信号として選択された第７ワードラインＷＬ７に提供され、第２電圧信号ＶＳ＿２が駆動信号として非選択されたワードライン、即ち、第１乃至第６ワードラインＷＬ１〜ＷＬ６に提供される場合が図示されている。図１４では、第１電圧信号ＶＳ＿１が駆動信号として選択された第１ワードラインＷＬ１に提供され、第２電圧信号ＶＳ＿２が駆動信号として非選択されたワードライン（即ち、第２乃至第７ワードラインＷＬ２〜ＷＬ７）に提供される場合が図示されている。
【０１１３】
図１３に示したように、プログラム動作の時に第７ワードラインＷＬ７が選択された場合、第７駆動信号ＤＳ＜７＞は、パス電圧Ｖｐａｓｓ及びプログラム電圧Ｖｐｇｍまで上昇する間に各々‘α’及び‘β’の上昇傾斜を有する。この場合、非選択された第１乃至第６ワードラインＷＬ１〜ＷＬ６にはパス電圧Ｖｐａｓｓまで上昇する間に‘α’の上昇傾斜を有する駆動信号ＤＳ＜１＞〜ＤＳ＜６＞が各々提供される。
【０１１４】
また、図１４に図示されたように、プログラム動作第１ワードラインＷＬ１が選択された場合、第１駆動信号ＤＳ＜１＞は、第７駆動信号ＤＳ＜１＞と同じように、パス電圧Ｖｐａｓｓ及びプログラム電圧Ｖｐｇｍまで上昇する間に各々‘α’及び‘β’の上昇傾斜を有する。この場合、非選択された第２乃至第７ワードラインＷＬ２〜ＷＬ７にはパス電圧Ｖｐａｓｓまで上昇する間に‘α’の上昇傾斜を有する駆動信号ＤＳ＜２＞〜ＤＳ＜７＞が各々提供される。
【０１１５】
結局、複数のワードラインの間の抵抗の差に関わらず、本発明の実施形態による不揮発性メモリ装置１００（図１参照）は、同一な上昇傾斜を有する駆動信号をワードラインに提供できる。したがって、不揮発性メモリ装置１００は、プログラム速度の差による読出しマージンの減少を防止することができる。
【０１１６】
一方、図１乃至図１４で説明された実施形態は例示的なことあり、本発明の技術的思想はこれに限定されない。本発明の技術的思想は、多様な実施形態及び適用例にに応用され得る。以下では本発明の他の実施形態及び適用例がより詳細に説明される。
【０１１７】
図１５は、本発明の他の実施形態による不揮発性メモリ装置２００を示すブロック図である。図１５の不揮発性メモリ装置２００は、ランピング制御ユニット２７０が制御ロジック２６０の外部に具現されることを除外すれば、図１の不揮発性メモリ装置１００と類似である。即ち、図１の不揮発性メモリ装置１００が制御ロジック１６０（図１参照）の一部をランピングロジック１７０（図１参照）に割り当てることに比べて、図１５の不揮発性メモリ装置２００は、ランピング制御ユニット２７０が制御ロジック２６０と区別される別のモジュールで具現される。
【０１１８】
この場合、ランピング制御ユニット２７０は、制御ロジック２６０の制御に応答して動作し、高電圧発生ユニット２２０は、ランピング制御ユニット２７０の制御に応答して段階的に増加する第１及び第２電圧信号ＶＳ＿１、ＶＳ＿２を生成する。高電圧発生ユニット２２０の動作は、図１の高電圧発生回路１２０の動作と類似であるので、詳細な説明は省略される。
【０１１９】
図１乃至図１５で、本発明の実施形態による不揮発性メモリ装置１００、２００はプログラム動作の時に同一の上昇傾斜を有する駆動信号を各ワードラインに提供することで説明される。但し、これは例示的なことであり、本発明の実施形態による不揮発性メモリ装置１００、２００は読出し動作の時にも応用され得る。これは以下の図１６乃至図２０を参照して、より詳細に説明される。
【０１２０】
図１６乃至図１８は、互に異なる上昇傾斜を有する駆動信号による読出し攪乱（Ｒｅａｄ Ｄｉｓｔｕｒｂａｎｃｅ）を説明するための図面である。
【０１２１】
図１６では、メモリセルＭＣの閾値電圧の散布が図示されている。例示的に、メモリセルＭＣは４つの論理状態Ｅ、Ｐ１、Ｐ２、Ｐ３に対応する閾値電圧の散布を有することと仮定される。即ち、メモリセルＭＣは２ビットを格納することと仮定される。しかし、メモリセルＭＣは２ビットを格納することに限定されない。
【０１２２】
図１７では、互に異なる上昇傾斜を有する駆動信号による読出し動作が図示されている。説明の便宜上、第１乃至第７ワードラインＷＬ１〜ＷＬ７に提供される駆動信号の上昇傾斜は基板に近くなるほど、大きくなることと仮定される。また、第２ワードラインＷＬ２に対する読出し動作が遂行されることと仮定される。
【０１２３】
図１８では、図１７の選択されたストリングライン（Ｓｅｌｅｃｔｅｄ ＳＳＬ）に対応するＮＡＮＤストリングの中で１つのＮＡＮＤストリングのチャンネル電圧が図示されている。具体的に、図１８では、第６時間ｔ６（図１７参照）でのＮＡＮＤストリングのチャンネル電圧が図示されている。第１乃至第７メモリセルＭＣ１〜ＭＣ７は、各々図６の第１乃至第７ワードラインＷＬ１〜ＷＬ７のメモリセルの中で同一なＮＡＮＤストリングに属するメモリセルに対応する。説明の便宜上、第３メモリセルＭＣ３は、論理状態Ｐ３に対応する閾値電圧を有することと仮定される。第１、第２、第４乃至第７メモリセルＭＣ１、ＭＣ２、ＭＣ４〜ＭＣ７は消去状態Ｅに対応する閾値電圧を有することと仮定される。
【０１２４】
図１６乃至図１８を参照すれば、先ず、ビットラインＢＬがビットラインプリチャージ電圧ＶＢＬでプリチャージ（Ｐｒｅｃｈａｒｇｅ）される。以後、選択されたストリング選択ライン（Ｓｅｌｅｃｔｅｄ ＳＳＬ）と接地選択ラインＧＳＬとに各々ストリング選択電圧ＶＳＳＬと接地選択電圧ＶＧＳＬとが提供される。また、選択された第２ワードラインＷＬ２には、第１選択読出し電圧Ｖｒｄ１が提供され、非選択されたワードラインＷＬ１、ＷＬ３〜ＷＬ７には非選択読出し電圧Ｖｒｅａｄが提供される。
【０１２５】
基板１１１に近くなるほど、上昇傾斜が大きいので、第１乃至第７ワードラインＷＬ１〜ＷＬ７に提供される第１乃至第７駆動信号ＤＳ＜１＞〜ＤＳ＜７＞は各々順次的に第１選択読出し電圧Ｖｒｄ１レベルに到達する。この場合、第３メモリセルＭＣ３を除外したメモリセルＭＣ１、ＭＣ２、ＭＣ４〜ＭＣ７が消去状態Ｅの閾値電圧を有するので、メモリセルＭＣ１、ＭＣ２、ＭＣ４〜ＭＣ７は各々順次的にターンオンされる。例えば、第１メモリセルＭＣ１は他の消去状態のメモリセルに比べて最も速い第３時間ｔ３にターンオンされ、第７メモリセルＭＣ７は、他の消去状態のメモリセルに比べて最も遅い第５時間ｔ５にターンオンされる。
【０１２６】
一方、第３メモリセルＭＣ３は、論理状態Ｐ３に対応する閾値電圧を有するので、第３メモリセルＭＣ３は、第３ワードラインＷＬ３に提供される第３駆動信号ＤＳ＜３＞が、例えば、非選択読出し電圧Ｖｒｅａｄに到達すれば、ターンオンされる。したがって、第３メモリセルＭＣ３は、他のメモリセルＭＣ１、ＭＣ２、ＭＣ４〜ＭＣ７に比べて最も遅い第６時間ｔ６にターンオンされ得る。
【０１２７】
この場合、図１８に示したように、第１乃至第７メモリセルＭＣ１〜ＭＣ７を含むＮＡＮＤストリングのチャンネル電圧は第３メモリセルＭＣ３を中心に分離され得る。即ち、第６時間ｔ６で、第３メモリセルＭＣ３は、ターンオフされ、他のメモリセルＭＣ１、ＭＣ２、ＭＣ４〜ＭＣ７はターンオンされるので、ＮＡＮＤストリングのチャンネル電圧は、第３メモリセルＭＣ３を中心に各々接地電圧Ｖｓｓとビットラインプリチャージ電圧ＶＢＬとに区分される。このようなチャンネル電圧の差異は、熱電子注入（Ｈｏｔ ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔｉｏｎ）による読出し攪乱を発生し、このような読出し攪乱は読出しマージンの減少を発生させ得る。
【０１２８】
上述した読出し攪乱を防止するために本発明の実施形態による不揮発性メモリ装置１００、２００は、読出し動作の時に目標電圧まで段階的に増加する電圧信号を発生し、これを駆動信号としてワードラインに提供する。これは以下の図１９及び図２０でより詳細に説明される。
【０１２９】
図１９は、図１の高電圧発生回路１２０及びランピングロジック１７０の一実施形態を示すブロック図である。図１９を参照すれば、高電圧発生回路１２０は、第１及び第２電圧発生器１２１、１２２を含み、ランピングロジック１７０は、第１及び第２サブランピングロジック１７１、１７２を含む。
【０１３０】
図１９に示したように、第１電圧発生器１２１は、第１サブランピングロジック１７１の制御に応答して選択読出し電圧Ｖｒｄまで段階的に増加する第１電圧信号ＶＳ＿１を生成する。即ち、第１電圧発生器１２１は、プログラム動作の時にはプログラム電圧Ｖｐｇｍまで段階的に増加する第１電圧信号ＶＳ＿１を生成し、読出し動作の時に選択読出し電圧Ｖｒｄまで段階的に増加する第１電圧信号ＶＳ＿１を生成する。第１電圧発生器１２１によって生成された第１電圧信号ＶＳ＿１は以後に選択されたワードラインに駆動信号として提供される。
【０１３１】
同様に、第２電圧発生器１２２は、第２サブランピングロジック１７２の制御に応答してプログラム動作の時にはパス電圧Ｖｐａｓｓまで段階的に増加する第２電圧信号ＶＳ＿２を生成し、読出し動作の時に非選択読出し電圧Ｖｒｅａｄまで段階的に増加する第２電圧信号ＶＳ＿２を生成する。第２電圧発生器１２２によって生成された第２電圧信号ＶＳ＿２は以後に選択されたワードラインに駆動信号として提供される。
【０１３２】
上述したように、第１及び第２電圧発生器１２１、１２２は、読出し動作の時に段階的に増加する第１及び第２電圧信号ＶＳ＿１、ＶＳ＿２を各々発生することによって、読出し攪乱を防止することができる。
【０１３３】
一方、図１９で、第１及び第２電圧発生器１２１、１２２は、プログラム動作のみでなく読出し動作の時にも動作することと仮定される。但し、これは例示的なことであり、本発明の他の実施形態による高電圧発生回路１２０は、プログラム動作の時に動作する電圧発生器と読出し動作の時に動作する電圧発生器を各々具備することができる。これは以下の図２０でより詳細に説明される。
【０１３４】
図２０は、図１の高電圧発生回路１２０及びランピングロジック１７０の他の実施形態を示すブロック図である。図２０を参照すれば、高電圧発生回路１２０は第１乃至第４電圧発生器１２１〜１２４を含み、ランピングロジック１７０は第１乃至第４サブランピングロジック１７１〜１７４を含む。
【０１３５】
図２０に示したように、第１及び第２電圧発生器１２１、１２２は、プログラム動作が実行される場合に動作し、各々第１及び第２サブランピングロジック１７１、１７２の制御に応答してプログラム電圧Ｖｐｇｍまで段階的に増加する第１電圧信号ＶＳ＿１及びパス電圧Ｖｐａｓｓまで段階的に増加する第２電圧信号ＶＳ＿２を生成する。第３及び第４電圧発生器１２３、１２４は、読出し動作が実行される場合に動作し、各々第３及び第４サブランピングロジック１７３、１７４の制御に応答して選択読出し電圧Ｖｒｄまで段階的に増加する第３電圧信号ＶＳ＿３及び非選択読出し電圧Ｖｒｅａｄまで段階的に増加する第４電圧信号ＶＳ＿４を生成する。したがって、プログラム動作の時の読出しマージンの減少及び読出し動作の時の読出し攪乱が各々防止され得る。
【０１３６】
一方、説明の便宜上、図１９及び図２０の電圧発生回路は、図１の不揮発性メモリ装置１００に適用されることと仮定されたが、図１５の不揮発性メモリ装置２００にも適用され得ることは勿論である。
【０１３７】
一方、図１乃至図２０で、本発明の実施形態による不揮発性メモリ装置１００、２００は目標電圧まで段階的に増加する第１電圧信号ＶＳ＿１及び第２電圧信号ＶＳ＿２を発生することと仮定される。但し、これは例示的なことであり、本発明の技術的思想はこれに限定されない。例えば、本発明の実施形態による不揮発性メモリ装置は非選択されたワードラインに提供される第２電圧信号ＶＳ＿２のみを目標電圧まで段階的に増加させることによって、発生できる。
【０１３８】
一方、ランピングロジック１７０は、不揮発性メモリ装置１００の動作によって第１及び第２電圧信号ＶＳ＿１、ＶＳ＿２のランピングステップの大きさを柔軟に調整することができる。例えば、ランピングロジック１７０は、第１及び第２電圧信号ＶＳ＿１、ＶＳ＿２の目標電圧のレベルによって互に異なるランピングステップの大きさを有するように高電圧発生回路１２０を制御することができる。
【０１３９】
一方、図６では、図３乃至図５を参照して説明されたメモリブロックＢＬＫｉは第１実施形態による等価回路ＢＬＫ＿１に対応されると説明される。しかし、これは例示的なことであり、本発明の実施形態はこれに限定されない。以下では図３乃至図５を参照して説明されたメモリブロックＢＬＫｉの第２乃至第５実施形態による等価回路が説明される。
【０１４０】
図２１は、図３乃至図５を参照して説明されたメモリブロックＢＬＫｉの第２実施形態による等価回路ＢＬＫｉ＿２を示す回路図である。図６を参照して説明された等価回路と比較すれば、メモリブロックＢＬＫｉ＿３の各ＮＡＮＤストリングＮＳに側面トランジスターＬＴＲが追加的に提供される。
【０１４１】
各ＮＡＮＤストリングＮＳで、側面トランジスターＬＴＲは、接地選択トランジスターＧＳＴ及び共通ソースラインＣＳＬの間に連結される。側面トランジスターＬＴＲのゲート（又は制御ゲートは接地選択トランジスターＧＳＴのゲート（又は制御ゲート））と共に接地選択ラインＧＳＬに連結される。
【０１４２】
図３乃至図６を参照して説明されたように、第１の高さを有する第１導電ライン２１１、２１２、２１３は接地選択ラインＧＳＬに対応する。
【０１４３】
第１の高さを有する第１導電ライン２１１、２１２、２１３に特定電圧が印加されれば、第１導電ライン２１１、２１２、２１３に隣接する表面層１１４の領域にチャンネルが形成される。即ち、接地選択トランジスターＧＳＴにチャンネルが形成される。また、第１導電ライン２１１、２１２、２１３に特定電圧が印加されれば、第１導電ライン２１１、２１２、２１３に隣接する基板１１１の領域にチャンネルが形成される。
【０１４４】
第１ドーピング領域３１１は、第１導電ライン２１１の電圧によって基板１１１に生成されたチャンネルと連結される。第１導電ライン２１１の電圧によって基板１１１に生成されたチャンネルは、第１導電ライン２１１の電圧によって第２方向のボディーとして動作する表面層１１４に生成されたチャンネルと連結される。
【０１４５】
同様に、第１導電ライン２１１、２１２、２１３の電圧によって基板１１１にチャンネルが形成される。第１乃至第４ドーピング領域３１１〜３１４は第１導電ライン２１１、２１２、２１３の電圧によって基板１１１に生成されたチャンネルを通じて第２方向のボディーとして動作する表面層１１４に各々連結される。
【０１４６】
図３乃至図６を参照して説明されたように、第１乃至第４ドーピング領域３１１〜３１４は共通に連結されて共通ソースラインＣＳＬを形成する。共通ソースラインＣＳＬ及びメモリセルＭＣ１〜ＭＣ７のチャンネルは接地選択ラインＧＳＬの電圧によって形成される基板１１１に垂直になるチャンネル及び基板１１１に平行なチャンネルを通じて電気的に連結される。
【０１４７】
即ち、共通ソースラインＣＳＬ及びメモリセルＭＣ１〜ＭＣ３の間に、接地選択ラインＧＳＬによって駆動され、基板に垂直になるトランジスター及び基板と平行なトランジスターが提供されることで理解できる。基板に垂直になるトランジスターは接地選択トランジスターＧＳＴとして理解でき、基板に平行なトランジスターは側面トランジスターＬＴＲとして理解できる。
【０１４８】
図２２は、図３乃至図５を参照して説明されたメモリブロックＢＬＫｉの第３実施形態による等価回路ＢＬＫｉ＿４を示す回路図である。図６のメモリブロックＢＬＫｉ＿１と比較すれば、各ＮＡＮＤストリングＮＳで、メモリセルＭＣ１〜ＭＣ６及び共通ソースラインＣＳＬの間に２つの接地選択トランジスターＧＳＴ１、ＧＳＴ２が提供され得る。接地選択トランジスターＧＳＴ１、ＧＳＴ２は１つの接地選択ラインＧＳＬに連結される。
【０１４９】
図２３は、図３乃至図５を参照して説明されたメモリブロックＢＬＫｉの第４実施形態による等価回路ＢＬＫｉ＿５を示す回路図である。図２２のメモリブロックＢＬＫｉ＿３と比較すれば、各ＮＡＮＤストリングＮＳで、メモリセルＭＣ１〜ＭＣ５及びビットラインＢＬの間に２つのストリング選択トランジスターＳＳＴ１、ＳＳＴ２が提供され得る。
【０１５０】
同一の行のＮＡＮＤストリングで、同一の高さのストリング選択トランジスターＳＳＴは１つのストリング選択ラインＳＳＬを共有する。例えば、第１行のＮＡＮＤストリングＮＳ１１〜ＮＳ１３で、第１ストリング選択トランジスターＳＳＴ１は第１１ストリング選択ラインＳＳＬ１１を共有する。第２ストリング選択トランジスターＳＳＴ２は第２１ストリング選択ラインＳＳＬ２１を共有する。
【０１５１】
第２行のＮＡＮＤストリングＮＳ２１〜ＮＳ２３で、第１ストリング選択トランジスターＳＳＴ１は、第１２ストリング選択ラインＳＳＬ１２を共有する。第２ストリング選択トランジスターＳＳＴ２は、第２２ストリング選択ラインＳＳＬ２２を共有する。
【０１５２】
第３行のＮＡＮＤストリングＮＳ３１〜ＮＳ３３で、第１ストリング選択トランジスターＳＳＴ１は、第１３ストリング選択ラインＳＳＬ１３を共有する。第２ストリング選択トランジスターＳＳＴ２は第２３ストリング選択ラインＳＳＬ２３を共有する。
【０１５３】
図２４は図３乃至図５を参照して説明されたメモリブロックＢＬＫｉの第５実施形態による等価回路ＢＬＫｉ＿６を示す回路図である。図２３のメモリブロックＢＬＫｉ＿４と比較すれば、同一の行のＮＡＮＤストリングＮＳに対応するストリング選択ラインＳＳＬは共通に連結される。
【０１５４】
一方、図２のメモリブロックの中で図３乃至図５を参照して説明されたメモリブロックは多様な変形形態に具現され得る。以下では本発明の実施形態によるメモリブロックの変形形態が説明される。
【０１５５】
図２５は、図２のメモリブロックＢＬＫ１〜ＢＬＫｚの中で１つの第２実施形態ＢＬＫｊを示す斜視図である。メモリブロックＢＬＫｊのI−I’線に沿う断面図は、図４に図示された断面図と同一である。
【０１５６】
図３のメモリブロックＢＬＫｉと比較すれば、メモリブロックＢＬＫｊで、ピラー１１３’は方形柱の形態に提供される。また、第１方向に沿って特定距離程度離隔されて配置されたピラー１１３’の間に、絶縁物質１０１が提供される。例示的に、絶縁物質１０１は第２方向に沿って伸張されて基板１１１に接触される。
【０１５７】
図３を参照して説明された第１導電物質２１１〜２９１、２１２〜２９２、２１３〜２９３は、絶縁物質１０１によって第１部分２１１ａ〜２９１ａ、２１２ａ〜２９２ａ、２１３ａ〜２９３ａ及び第２部分２１１ｂ〜２９１ｂ、２１２ｂ〜２９２ｂ、２１３ｂ〜２９３ｂに分離される。
【０１５８】
第１及び第２ドーピング領域３１１、３１２の上の領域で、各ピラー１１３’は、第１導電物質の第１部分２１１ａ〜２９１ａ及び絶縁膜１１６と１つのＮＡＮＤストリングＮＳを形成し、第１導電物質の第２部分２１１ｂ〜２９１ｂ及び絶縁膜１１６と他の１つのＮＡＮＤストリングＮＳを形成する。
【０１５９】
第２及び第３ドーピング領域３１２、３１３の上の領域で、各ピラー１１３’は、第１導電物質の第１部分２１２ａ〜２９２ａ及び絶縁膜１１６と１つのＮＡＮＤストリングＮＳを形成し、第１導電物質の第２部分２１２ｂ〜２９２ｂ及び絶縁膜１１６と他の１つのＮＡＮＤストリングＮＳを形成する。
【０１６０】
第３及び第４ドーピング領域３１３、３１４の上の領域で、各ピラー１１３’は、第１導電物質の第１部分２１３ａ〜２９３ａ及び絶縁膜１１６と１つのＮＡＮＤストリングＮＳを形成し、第１導電物質の第２部分２１３ｂ〜２９３ｂ及び絶縁膜１１６と他の１つのＮＡＮＤストリングＮＳを形成する。
【０１６１】
即ち、絶縁物質１０１を利用して各ピラー１１３’の両側面に提供される第１導電物質の第１及び第２部分２１１ａ〜２９１ａ、２１１ｂ〜２９１ｂに分離することによって、各ピラー１１３’は２つのＮＡＮＤストリングＮＳを形成できる。
【０１６２】
メモリブロックＢＬＫｊは、図６又は図２１乃至２４を参照して説明された等価回路に具現され得る。プログラム動作の時にメモリブロックＢＬＫｊのワードラインに提供されるプログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓの上昇傾斜は一定に維持される。したがって、プログラム速度差異による読出しマージンの減少が防止され得る。読出し動作の時にメモリブロックＢＬＫｊのワードラインに提供される選択読出し電圧Ｖｒｄ及び非選択読出し電圧Ｖｒｅａｄの上昇傾斜は一定に維持され得る。したがって、読出し攪乱が防止され得る。
【０１６３】
図２６は図２５のメモリブロックＢＬＫｊの変形形態ＢＬＫｊ’を示す斜視図である。メモリブロックＢＬＫｊ’のI−I’線に沿う断面図は図１８に図示された断面図と同一である。メモリブロックＢＬＫｊ’の１つのピラーが第１サブピラー１１３ａ及び第２サブピラー１１３ｂを含むことを除外すれば、メモリブロックＢＬＫｊ’は、図２５を参照して説明されたメモリブロックＢＬＫｊと同一である。
【０１６４】
メモリブロックＢＬＫｊ’で１つのピラーは、第１サブピラー１１３ａ及び第２サブピラー１１３ｂを含む。第１サブピラー１１３ａ及び第２サブピラー１１３ｂは、図１７及び図１８を参照して説明されたことと同様に構成される。
【０１６５】
１つのピラー１１３’は２つのＮＡＮＤストリングＮＳを形成する。第１導電物質の第１部分２１１ａ〜２９１ａ及び第２部分２１１ｂ〜２９１ｂ、２１２ｂ〜２９２ｂ、２１３ｂ〜２９３ｂは、接地選択ラインＧＳＬ、ワードラインＷＬ、及びストリング選択ラインＳＳＬに対応する。同一の高さのワードラインＷＬは共通に連結される。
【０１６６】
メモリブロックＢＬＫｊ’は、図６又は図２１乃至２４を参照して説明された等価回路に具現され得る。プログラム動作の時にメモリブロックＢＬＫｊのワードラインに提供されるプログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓの上昇傾斜は一定に維持される。したがって、プログラム速度差異による読出しマージンの減少が防止され得る。読出し動作の時にメモリブロックＢＬＫｊ’のワードラインに提供される選択読出し電圧Ｖｒｄ及び非選択読出し電圧Ｖｒｅａｄの上昇傾斜は調整され得る。したがって、読出し攪乱が防止され得る。
【０１６７】
図２７は、図３のメモリブロックＢＬＫ１〜ＢＬＫｚの中で１つの第３実施形態ＢＬＫｍを示す斜視図である。図２８は、図２７のメモリブロックＢＬＫｍのＩＩＩ−ＩＩＩ’線に沿う断面図である。共通ソースラインＣＳＬを形成するｎタイプドーピング領域３１５がプレート（ｐｌａｔｅ）形態に提供されることを除外すれば、メモリブロックＢＬＫｍは図３乃至図５を参照して説明されたメモリブロックＢＬＫｉと同様に構成される。例示的に、ｎタイプドーピング領域３１５はｎタイプウェルとして提供され得る。
【０１６８】
メモリブロックＢＬＫｍは、図６又は図２１乃至２４を参照して説明された等価回路に具現され得る。プログラム動作の時にメモリブロックＢＬＫｍのワードラインに提供されるプログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓの上昇傾斜は一定に維持される。したがって、プログラム速度差異による読出しマージンの減少が防止され得る。読出し動作の時にメモリブロックＢＬＫｍのワードラインに提供される選択読出し電圧Ｖｒｄ及び非選択読出し電圧Ｖｒｅａｄの上昇傾斜は一定に維持され得る。したがって、読出し攪乱が防止され得る。
【０１６９】
図２９は、図２７のメモリブロックＢＬＫｍの変形形態ＢＬＫｍ’を示す斜視図である。図３０は、図２９のメモリブロックＢＬＫｍ’のＩＶ−ＩＶ’線に沿う断面図である。メモリブロックＢＬＫｍ’の１つのピラーが第１サブピラー１１３ａ及び第２サブピラー１１３ｂを含むことを除外すれば、メモリブロックＢＬＫｍ’は図２７及び図２８を参照して説明されたメモリブロックＢＬＫｍと同一である。
【０１７０】
メモリブロックＢＬＫｍ’で１つのピラーは第１サブピラー１１３ａ及び第２サブピラー１１３ｂを含む。第１サブピラー１１３ａ及び第２サブピラー１１３ｂは、図２１及び図２２を参照して説明されたことと同様に構成される。図２７及び図２８を参照して説明されたことと同様に、共通ソースラインＣＳＬを形成するｎタイプドーピング領域３１５がプレート形態に提供される。
【０１７１】
メモリブロックＢＬＫｍ’は、図６又は図２１乃至２４を参照して説明された等価回路に具現され得る。プログラム動作の時にメモリブロックＢＬＫｍ’のワードラインに提供されるプログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓの上昇傾斜は一定に調整される。したがって、プログラム速度差異による読出しマージンの減少が防止され得る。読出し動作の時にメモリブロックＢＬＫｍ’のワードラインに提供される選択読出し電圧Ｖｒｄ及び非選択読出し電圧Ｖｒｅａｄの上昇傾斜は一定に調整され得る。したがって、読出し攪乱が防止され得る。
【０１７２】
図３１は、図３のメモリブロックＢＬＫ１〜ＢＬＫｚの中で１つの第４実施形態ＢＬＫｎを示す斜視図である。図３２は、図３１のメモリブロックＢＬＫｎのＶ−Ｖ’線に沿う断面図である。図３１及び図３２を参照すれば、共通ソースラインＣＳＬを形成するｎタイプドーピング領域３１５は図２７及び図２８を参照して説明されたようにプレート形態に提供される。
【０１７３】
図３及び図４を参照して説明されたメモリブロックＢＬＫｉと比較すれば、ワードラインＷＬ１〜ＷＬ７を形成する第１導電ライン２２１’〜２８１’はプレート形態に提供される。
【０１７４】
各ピラー１１３’の表面層１１６’は絶縁膜を含む。ピラー１１３’の表面層１１６’は、図５を参照して説明された絶縁膜１１６と同様にデータを格納するように構成される。例えば、表面層１１６’はトンネルリング絶縁膜、電荷格納膜、及びブロッキング絶縁膜を包含する。ピラー１１３’の中間層１１４’はｐタイプシリコンを含む。ピラー１１３’の中間層１１４’は、第２方向のボディーとして動作する。ピラー１１３’の内部層１１５’は絶縁物質を含む。
【０１７５】
例示的に、第８の高さの第１導電ライン２８１’がストリング選択ラインＳＳＬとして使用される時、第８の高さの第１導電ライン２８１’は第９の高さの第１導電ライン２９１’と同様に分割される。
【０１７６】
メモリブロックＢＬＫｎは、図６又は図２１乃至２４を参照して説明された等価回路に具現され得る。プログラム動作の時にメモリブロックＢＬＫｎのワードラインに提供されるプログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓの上昇傾斜は一定に維持される。したがって、プログラム速度差異による読出しマージンの減少が防止され得る。読出し動作の時にメモリブロックＢＬＫｎのワードラインに提供される選択読出し電圧Ｖｒｄ及び非選択読出し電圧Ｖｒｅａｄの上昇傾斜は一定に維持され得る。したがって、読出し攪乱が防止され得る。
【０１７７】
図３３は、図３１のメモリブロックＢＬＫｎの変形形態ＢＬＫｎ’を示す斜視図である。図３４は、図３３のメモリブロックＢＬＫｎ’のＶＩ−ＶＩ’線に沿う断面図である。メモリブロックＢＬＫｎ’の１つのピラーが第１サブピラー１１３ａ及び第２サブピラー１１３ｂを含むことを除外すれば、メモリブロックＢＬＫｎ’は、図３１及び図３２を参照して説明されたメモリブロックＢＬＫｎと同一である。
【０１７８】
メモリブロックＢＬＫｎ’で１つのピラーは、第１サブピラー１１３ａ及び第２サブピラー１１３ｂを含む。第１サブピラー１１３ａ及び第２サブピラー１１３ｂは、図２１及び図２２を参照して説明されたことと同様に構成される。
【０１７９】
メモリブロックＢＬＫｎ’は、図６又は図２１乃至２４を参照して説明された等価回路に具現され得る。プログラム動作の時にメモリブロックＢＬＫｎ’のワードラインに提供されるプログラム電圧Ｖｐｇｍ及びパス電圧Ｖｐａｓｓの上昇傾斜は一定に維持される。したがって、プログラム速度差異による読出しマージンの減少が防止され得る。読出し動作の時にメモリブロックＢＬＫｎ’のワードラインに提供される選択読出し電圧Ｖｒｄ及び非選択読出し電圧Ｖｒｅａｄの上昇傾斜は一定に維持され得る。したがって、読出し攪乱が防止され得る。
【０１８０】
図３５は、図２のメモリブロックＢＬＫ１〜ＢＬＫｚの中で１つの第５実施形態ＢＬＫｏを示す斜視図である。図３６は図３５のメモリブロックＢＬＫｏのＶＩＩ−ＶＩＩ’線に沿う断面図である。
【０１８１】
図３５及び図３６を参照すれば、基板１１１の上に、第１方向に沿って伸張される第１乃至第４上部ワードラインＵＷ１〜ＵＷ４が第２方向に沿って順次的に提供される。第１乃至第４上部ワードラインＵＷ１〜ＵＷ４は第２方向に沿って特定距離程度離隔されて提供される。第１方向に沿って特定距離程度離隔されて配置され、第２方向に沿って第１乃至第４上部ワードラインＵＷ１〜ＵＷ４を貫通する第１上部ピラーＵＰ１が提供される。
【０１８２】
第１乃至第４上部ワードラインＵＷ１〜ＵＷ４から第３方向に離隔された基板１１１の上に、第１方向に沿って伸張される第１乃至第４下部ワードラインＤＷ１〜ＤＷ４が第２方向に沿って順次的に提供される。第１乃至第４下部ワードラインＤＷ１〜ＤＷ４は第２方向に沿って特定距離程度離隔されて提供される。
【０１８３】
第１方向に沿って特定距離程度離隔されて第１乃至第３下部ワードラインＤＷ１〜ＤＷ４を貫通する第１下部ピラーＤＰ１が提供される。そして、第１方向に沿って特定距離程度離隔されて配置され、第２方向に沿って第１乃至第４下部ワードラインＤＷ１〜ＤＷ４を貫通する第２下部ピラーＤＰ２が提供される。例示的に、第１下部ピラーＤＰ１及び第２下部ピラーＤＰ２は第２方向に沿って平行に配置され得る。
【０１８４】
下部ワードラインＤＷ１〜ＤＷ４から第３方向に離隔された基板１１１の上に、第１方向に沿って伸張される第５乃至第８上部ワードラインＵＷ５〜ＵＷ８が第２方向に沿って順次的に提供される。第５乃至第８上部ワードラインＵＷ５〜ＵＷ８は、第２方向に沿って特定距離程度離隔されて提供される。第１方向に沿って特定距離程度離隔されて配置され、第２方向に沿って第５乃至第８上部ワードラインＵＷ５〜ＵＷ８を貫通する第２上部ピラーＵＰ２が提供される。
【０１８５】
第１及び第２下部ピラーＤＰ１、ＤＰ２の上部に第１方向に伸張される共通ソースラインＣＳＬが提供される。例示的に、共通ソースラインＣＳＬはｎタイプを有するシリコン物質を包含する。例示的に、共通ソースラインＣＳＬが金属又はポリシリコン等とように極性を有しない導電物質で構成される時、共通ソースラインＣＳＬ及び第１及び第２下部ピラーＤＰ１、ＤＰ２の間にｎタイプを有するソースが追加的に提供され得る。例示的に、共通ソースラインＣＳＬと第１及び第２下部ピラーＤＰ１、ＤＰ２はコンタクトプラグを通じて各々連結され得る。
【０１８６】
第１及び第２上部ピラーＵＰ１、ＵＰ２の上部にドレーン３２０が各々提供される。例示的に、ドレーン３２０はｎタイプを有するシリコン物質を包含する。ドレーン３２０の上部に第３方向に沿って伸張される複数のビットラインＢＬ１〜ＢＬ３が第１方向に沿って順次的に提供される。例示的に、ビットラインＢＬ１〜ＢＬ３は金属で構成される。例示的に、ビットラインＢＬ１〜ＢＬ３及びドレーン３２０はコンタクトプラグを通じて連結され得る。
【０１８７】
第１及び第２上部ピラーＵＰ１、ＵＰ２の各々は表面層１１６”及び内部層１１４”を含む。第１及び第２下部ピラーＤＰ１、ＤＰ２各々は表面層１１６”及び内部層１１４”を含む。表面層１１６”は図５を参照して説明された絶縁膜１１６と同様にデータを格納するように構成される。例えば、第１及び第２上部ピラーＵＰ１、ＵＰ２、及び第１及び第２下部ピラーＤＰ１、ＤＰ２の表面層１１６”はブロッキング絶縁膜、電荷格納膜、及びトンネルリング絶縁膜を包含する。
【０１８８】
トンネル絶縁膜は熱酸化膜を包含する。電荷格納膜１１８は、窒化膜又は金属酸化膜（例えば、アルミニウム酸化膜、ハフニウム酸化膜）等を包含する。ブロッキング絶縁膜１１９は、単一層又は多層に形成され得る。ブロッキング絶縁膜１１９は、トンネル絶縁膜及び電荷格納膜より高い誘電常数を有する高誘電膜（例えば、アルミニウム酸化膜、ハフニウム酸化膜等）であり得る。例示的に、トンネル絶縁膜、電荷格納膜、及びブロッキング絶縁膜はＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）を構成することができる。
【０１８９】
第１及び第２上部ピラーＵＰ１、ＵＰ２、及び第１及び第２下部ピラーＤＰ１、ＤＰ２の内部層１１４”は、ｐタイプを有するシリコン物質を包含する。第１及び第２上部ピラーＵＰ１、ＵＰ２、及び第１及び第２下部ピラーＤＰ１、ＤＰ２の内部層１１４”は第２方向のボディーとして動作する。
【０１９０】
基板１１１で、第１上部ピラーＵＰ１及び第１下部ピラーＤＰ１は、第１パイプラインコンタクトＰＣ１を通じて連結される。例示的に、第１上部ピラーＵＰ１及び第１下部ピラーＤＰ１の表面層１１６”は第１パイプラインコンタクトＰＣ１の表面層を通じて各々連結される。第１パイプラインコンタクトＰＣ１の表面層は、第１上部ピラーＵＰ１及び第１下部ピラーＤＰ１の表面層１１６”と同一な物質で構成される。
【０１９１】
例示的に、第１上部ピラーＵＰ１及び第１下部ピラーＤＰ１の内部層１１４”は、第１パイプラインコンタクトＰＣ１の内部層を通じて各々連結される。第１パイプラインコンタクトＰＣ１の表面層は、第１上部ピラーＵＰ１及び第１下部ピラーＤＰ１の内部層１１４”と同一な物質で構成される。
【０１９２】
即ち、第１上部ピラーＵＰ１及び第１乃至第４上部ワードラインＵＷ１〜ＵＷ４は、第１上部ストリングを形成し、第１下部ピラーＤＰ１、第１乃至第４下部ワードラインＤＷ１〜ＤＷ４は第１下部ストリングを形成する。第１上部ストリング及び第１下部ストリングは各々第１パイプラインコンタクトＰＣ１を通じて連結される。第１上部ストリングの一端にドレーン３２０及びビットラインＢＬ１〜ＢＬ３が連結される。第１下部ストリングの一端に共通ソースラインＣＳＬが連結される。即ち、第１上部ストリング及び第１下部ストリングはビットラインＢＬ１〜ＢＬ３及び共通ソースラインＣＳＬの間に連結された複数のストリングを形成する。
【０１９３】
同様に、第２上部ピラーＵＰ２及び第５乃至第８上部ワードラインＵＷ５〜ＵＷ８は、第２上部ストリングを形成し、第２下部ピラーＤＰ２、第１乃至第４下部ワードラインＤＷ１〜ＤＷ４は第２下部ストリングを形成する。第２上部ストリング及び第２下部ストリングは第２パイプラインコンタクトＰＣ２を通じて連結される。第２上部ストリングの一端にドレーン３２０及びビットラインＢＬ１〜ＢＬ３が連結される。第２下部ストリングの一端に共通ソースラインＣＳＬが連結される。即ち、第２上部ストリング及び第２下部ストリングはビットラインＢＬ１〜ＢＬ３及び共通ソースラインＣＳＬの間に連結された複数のストリングを形成する。
【０１９４】
１つのストリングに８つのトランジスターが提供され、第１乃至第３ビットラインＢＬ１〜ＢＬ３の各々に２つのストリングが連結されることを除外すれば、メモリブロックＢＬＫｏの等価回路は図６と同様である。しかし、メモリブロックＢＬＫｏのワードライン、ビットライン、及びストリングの数は限定されない。
【０１９５】
例示的に、第１及び第２パイプラインコンタクトＰＣ１、ＰＣ２でボディーとして動作する内部層にチャンネルを形成するために、第１及び第２パイプラインコンタクトゲート（図示せず）が各々提供され得る。例示的に、第１及び第２パイプラインコンタクトゲート（図示せず）は第１及び第２パイプラインコンタクトＰＣ１、ＰＣ２の表面の上に提供される。
【０１９６】
例示的に、説明を簡単にするために、第１方向に伸張される導電ラインＵＷ１〜ＵＷ８、ＤＷ１〜ＤＷ４はワードラインであることと説明した。しかし、ビットラインＢＬ１〜ＢＬ３と隣接する上部ワードラインＵＷ１、ＵＷ８はストリング選択ラインＳＳＬとして使用される。
【０１９７】
図３７は、図１又は図１４の不揮発性メモリ装置１００、２００を含むメモリシステム１０００を示すブロック図である。図３７を参照すれば、メモリシステム１０００は、不揮発性メモリ装置１１００及びコントローラ１２００を含む。
【０１９８】
不揮発性メモリ装置１１００は、図１乃至図３６を参照して説明されたことと同様に構成され、動作する。即ち、不揮発性メモリ装置１１００は、目標電圧まで段階的に増加する電圧（例えば、Ｖｐｇｍ／Ｖｐａｓｓ又はＶｒｄ／Ｖｒｅａｄを発生することによって、ワードラインに提供される駆動信号の上昇傾斜を一定に維持する。したがって、読出しマージンの減少及び読出し攪乱が防止される。
【０１９９】
コントローラ１２００は、ホスト及び不揮発性メモリ装置１１００に連結される。ホストからの要請に応答して、コントローラ１２００は、不揮発性メモリ装置１１００をアクセスするように構成される。例えば、コントローラ１２００は、不揮発性メモリ装置１１００の読出し、書込み、消去、及び背景（ｂａｃｋｇｒｏｕｎｄ）動作を制御するように構成される。コントローラ１２００は、不揮発性メモリ装置１１００及びホストの間にインターフェイスを提供するように構成される。コントローラ１２００は、不揮発性メモリ装置１１００を制御するためのファームウェア（ｆｉｒｍｗａｒｅ）を駆動するように構成される。
【０２００】
例示的に、コントローラ１２００は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、プロセシングユニット（ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、ホストインターフェイス（ｈｏｓｔ ｉｎｔｅｒｆａｃｅ）、及びメモリインターフェイス（ｍｅｍｏｒｙ ｉｎｔｅｒｆａｃｅ）のような広く公知された構成要素をさらに含む。ＲＡＭはプロセシングユニットの動作メモリ、不揮発性メモリ装置１１００及びホストの間のキャッシュメモリ、及び不揮発性メモリ装置１１００及びホストの間のバッファメモリの中で少なくとも１つとして利用される。プロセシングユニットはコントローラ１２００の諸般動作を制御する。
【０２０１】
ホストインターフェイスは、ホスト及びコントローラ１２００の間のデータ交換を遂行するためのプロトコルを含む。例示的に、コントローラ１２００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）プロトコル、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）プロトコル、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）プロトコル、ＰＣＩ−Ｅ（ＰＣＩ−ｅｘｐｒｅｓｓ）プロトコル、ＡＴＡ（Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）プロトコル、Ｓｅｒｉａｌ−ＡＴＡプロトコル、Ｐａｒａｌｌｅｌ−ＡＴＡプロトコル、ＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ｓｍａｌｌ ｉｎｔｅｒｆａｃｅ）プロトコル、ＥＳＤＩ（ｅｎｈａｎｃｅｄ ｓｍａｌｌ ｄｉｓｋ ｉｎｔｅｒｆａｃｅ）プロトコル、及びＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）プロトコル等のような多様なインターフェイスプロトコルの中で少なくとも１つを通じて外部（ホスト）と通信するように構成される。メモリインターフェイスは不揮発性メモリ装置１１００とインターフェイシングする。例えば、メモリインターフェイスはＮＡＮＤインターフェイス又はＮＯＲインターフェイスを含む。
【０２０２】
メモリシステム１０００は、誤謬訂正ブロックを追加的に包含するように構成され得る。誤謬訂正ブロックは、誤謬訂正コード（ＥＣＣ）を利用して不揮発性メモリ装置１１００から読み出されたデータの誤謬を検出し、訂正するように構成される。例示的に、誤謬訂正ブロックはコントローラ１２００の構成要素として提供される。誤謬訂正ブロックは不揮発性メモリ装置１１００の構成要素として提供され得る。
【０２０３】
コントローラ１２００及び不揮発性メモリ装置１１００は、１つの半導体装置に集積され得る。例示的に、コントローラ１２００及び不揮発性メモリ装置１１００は、１つの半導体装置に集積されてメモリカードを構成することができる。例えば、コントローラ１２００及び不揮発性メモリ装置１１００は１つの半導体装置に集積されて、ＰＣカード（ＰＣＭＣＩＡ、ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ ｍｅｍｏｒｙ ｃａｒｄ ｉｎｔｅｒｎａｔｉｏｎａｌ ａｓｓｏｃｉａｔｉｏｎ）、コンパクトフラッシュ（登録商標）カード（ＣＦ）、スマートメディアカード（ＳＭ、ＳＭＣ）、メモリースティック、マルチメディアカード（ＭＭＣ、ＲＳ−ＭＭＣ、ＭＭＣ−ｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、ユニバーサルフラッシュ記憶装置（ＵＦＳ）等のようなメモリカードを構成する。
【０２０４】
コントローラ１２００及び不揮発性メモリ装置１１００は、１つの半導体装置に集積されて半導体ドライブ（ＳＳＤ、Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）を構成することができる。半導体ドライブ（ＳＳＤ）は半導体メモリにデータを格納するように構成される格納装置を含む。メモリシステム１０が半導体ドライブ（ＳＳＤ）として利用される場合、メモリシステム１０００に連結されたホストの動作速度は画期的に改善される。
【０２０５】
他の例として、メモリシステム１０００はコンピューター、ＵＭＰＣ（Ｕｌｔｒａ Ｍｏｂｉｌｅ ＰＣ）、ワークステーション、ネットブック（ｎｅｔ−ｂｏｏｋ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、ポータブル（ｐｏｒｔａｂｌｅ）コンピューター、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、ｅ−ブック（ｅ−ｂｏｏｋ）、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、携帯用ゲーム機、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）装置、ブラックボックス（ｂｌａｃｋ ｂｏｘ）、デジタルカメラ（ｄｉｇｉｔａｌ ｃａｍｅｒａ）、３次元受像機（３−ｄｉｍｅｎｓｉｏｎａｌ ｔｅｌｅｖｉｓｉｏｎ）、デジタル音声録音機（ｄｉｇｉｔａｌ ａｕｄｉｏ ｒｅｃｏｒｄｅｒ）、デジタル音声再生器（ｄｉｇｉｔａｌ ａｕｄｉｏ ｐｌａｙｅｒ）、デジタル映像録画器（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｒｅｃｏｒｄｅｒ）、デジタル映像再生器（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｐｌａｙｅｒ）、デジタル動画録画器（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｒｅｃｏｒｄｅｒ）、デジタル動画再生器（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｐｌａｙｅｒ）、情報を無線環境で送受信できる装置、溝ネットワークを構成する多様な電子装置の中で１つ、コンピューターネットワークを構成する多様な電子装置の中で１つ、テレマティクスネットワークを構成する多様な電子装置の中で１つ、ＲＦＩＤ装置、又はコンピューティングシステムを構成する多様な構成要素の中で１つ等のような電子装置の多様な構成要素の中で１つに提供される。
【０２０６】
例示的に、不揮発性メモリ装置１１００又はメモリシステム１０００は、多様な形態のパッケージに実装され得る。例えば、不揮発性メモリ装置１１００又はメモリシステム１０００はＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）等のような方式にパッケージング化されて実装され得る。
【０２０７】
図３８は、図３７のメモリシステム１０００の応用例を示すブロック図である。図３８を参照すれば、メモリシステム２０００は不揮発性メモリ装置２１００及びコントローラ２２００を含む。不揮発性メモリ装置２１００は複数の不揮発性メモリチップを含む。複数の不揮発性メモリチップは複数のグループに分割される。複数の不揮発性メモリチップの各グループは１つの共通チャンネルを通じてコントローラ２２００と通信するように構成される。図３８で、複数の不揮発性メモリチップは第１乃至第ｋチャンネルＣＨ１〜ＣＨｋを通じてコントローラ２２００と通信することであって図示されている。
【０２０８】
各不揮発性メモリチップは、図１乃至図３６を参照して説明された不揮発性メモリ装置１００と同様に構成される。即ち、不揮発性メモリチップは目標電圧まで段階的に増加する電圧（例えば、Ｖｐｇｍ／Ｖｐａｓｓ又はＶｒｄ／Ｖｒｅａｄ）を発生することによって、ワードラインに提供される駆動信号の上昇傾斜を一定に維持する。したがって、読出しマージンの減少及び読出し攪乱が防止される。
【０２０９】
図３８で、１つのチャンネルに複数の不揮発性メモリチップが連結されることと説明した。しかし、１つのチャンネルに１つの不揮発性メモリチップが連結されるようにメモリシステム２０００が変形され得ることが理解できる。
【０２１０】
図３９は、図３８を参照して説明されたメモリシステム２０００を含むコンピューティングシステム３０００を示すブロック図である。図３９を参照すれば、コンピューティングシステム３０００は中央処理装置３１００、ＲＡＭ３２００、使用者インターフェイス３３００、電源３４００、及びメモリシステム２０００を含む。
【０２１１】
メモリシステム２０００は、システムバス３５００を通じて、中央処理装置３１００、ＲＡＭ３２００、使用者インターフェイス３３００、及び電源３４００に電気的に連結される。使用者インターフェイス３３００を通じて提供されるか、或いは中央処理装置３１００によって処理されたデータはメモリシステム２０００に格納される。
【０２１２】
図３９で、不揮発性メモリ装置２１００はコントローラ２２００を通じてシステムバス３５００に連結されることで図示されている。しかし、不揮発性メモリ装置２１００はシステムバス３５００に直接連結されるように構成され得る。
【０２１３】
図３９で、図３８を参照して説明されたメモリシステム２０００が提供されることで図示されている。しかし、メモリシステム２０００は図３７を参照して説明されたメモリシステム１０００で代替され得る。
【０２１４】
例示的に、コンピューティングシステム３０００は図３７及び図３８を参照して説明されたメモリシステム１０００、２０００を全て包含するように構成され得る。
【０２１５】
本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲と技術的思想から逸脱しない限度内で様々な変形が可能である。したがって、本発明の範囲は上述した実施形態に限定されて定められてはならないし、後述する特許請求の範囲のみでなく、発明の特許請求の範囲と均等なものによって定められなければならない。
【符号の説明】
【０２１６】
１００、２００ ・・・不揮発性メモリ装置
１１０、２１０ ・・・メモリセルアレイ
１２０、２２０ ・・・高電圧発生回路
１２１ ・・・第１電圧発生器
１２２ ・・・第２電圧発生器
１２３ ・・・第３電圧発生器
１２４ ・・・第４電圧発生器
１３０、２３０ ・・・行選択回路
１３１ ・・・ワードラインドライバー
１３３ ・・・行デコーダー
１４０、２４０ ・・・読出し及び書込み回路
１５０、２５０ ・・・データ入出力回路
１６０、２６０ ・・・制御ロジック
１７０，２７０ ・・・ランピングロジック
１７１ ・・・第１サブランピングロジック
１７２ ・・・第２サブランピングロジック
１７３ ・・・第３サブランピングロジック
１７４ ・・・第４サブランピングロジック
ＢＬＫ１〜ＢＬＫｚ ・・・メモリブロック
ＮＳ ・・・ＮＡＮＤストリング
Ｖｐｇｍ ・・・プログラム電圧
Ｖｐａｓｓ・・・パス電圧
Ｖｒｄ ・・・選択読出し電圧
Ｖｒｅａｄ・・・非選択読出し電圧
ＶＳ＿１ ・・・第１電圧信号
ＶＳ＿２ ・・・第２電圧信号
【特許請求の範囲】
【請求項１】
基板と直交する方向に積層された複数のメモリセルを含むメモリセルアレイと、
ワードラインを通じて前記メモリセルアレイに連結された行選択回路と、
前記ワードラインに提供される電圧を発生する電圧発生回路と、を含み、
前記電圧発生回路は目標電圧レベルまで段階的に増加させる方式に前記電圧を発生する不揮発性メモリ装置。
【請求項２】
前記電圧発生回路は、プログラム動作の時にパス電圧レベルまで段階的に増加する電圧信号を生成する請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記電圧発生回路は、
プログラム電圧レベルまで段階的に増加する第１電圧信号を発生する第１電圧発生器と、
パス電圧レベルまで段階的に増加する第２電圧信号を発生する第２電圧発生器と、を含む請求項１に記載の不揮発性メモリ装置。
【請求項４】
前記行選択回路は、前記第２電圧信号を前記ワードラインの中で非選択されたワードラインに駆動信号として提供し、前記非選択されたワードラインに提供される前記駆動信号は同一な上昇傾斜を有する請求項３に記載の不揮発性メモリ装置。
【請求項５】
前記電圧発生回路は、読出し動作の時に非選択読出し電圧レベルまで段階的に増加する電圧信号を生成する請求項１に記載の不揮発性メモリ装置。
【請求項６】
前記電圧発生回路は、
選択読出し電圧レベルまで段階的に増加する第１電圧信号を発生する第１電圧発生器と、
非選択読出し電圧レベルまで段階的に増加する第２電圧信号を発生する第２電圧発生器と、を含む請求項１に記載の不揮発性メモリ装置。
【請求項７】
前記行選択回路は、前記第２電圧信号を前記ワードラインの中で非選択されたワードラインに駆動信号として提供し、前記非選択されたワードラインに提供される前記駆動信号は同一な上昇傾斜を有する請求項６に記載の不揮発性メモリ装置。
【請求項８】
前記電圧発生回路は、
プログラム電圧レベルまで段階的に増加する第１電圧信号を発生する第１電圧発生器と、
パス電圧レベルまで段階的に増加する第２電圧信号を発生する第２電圧発生器と、
選択読出し電圧レベルまで段階的に増加する第３電圧信号を発生する第３電圧発生器と、
非選択読出し電圧レベルまで段階的に増加する第４電圧信号を発生する第４電圧発生器と、を含む請求項１に記載の不揮発性メモリ装置。
【請求項９】
前記電圧の目標電圧レベルにしたがって互に異なるランピングステップの大きさを有するように前記電圧発生回路を制御するランピングロジックをさらに含む請求項１に記載の不揮発性メモリ装置。
【請求項１０】
前記基板と平行な平面上のメモリセルは、同一なワードラインを共有する請求項１に記載の不揮発性メモリ装置。
【請求項１】
基板と直交する方向に積層された複数のメモリセルを含むメモリセルアレイと、
ワードラインを通じて前記メモリセルアレイに連結された行選択回路と、
前記ワードラインに提供される電圧を発生する電圧発生回路と、を含み、
前記電圧発生回路は目標電圧レベルまで段階的に増加させる方式に前記電圧を発生する不揮発性メモリ装置。
【請求項２】
前記電圧発生回路は、プログラム動作の時にパス電圧レベルまで段階的に増加する電圧信号を生成する請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記電圧発生回路は、
プログラム電圧レベルまで段階的に増加する第１電圧信号を発生する第１電圧発生器と、
パス電圧レベルまで段階的に増加する第２電圧信号を発生する第２電圧発生器と、を含む請求項１に記載の不揮発性メモリ装置。
【請求項４】
前記行選択回路は、前記第２電圧信号を前記ワードラインの中で非選択されたワードラインに駆動信号として提供し、前記非選択されたワードラインに提供される前記駆動信号は同一な上昇傾斜を有する請求項３に記載の不揮発性メモリ装置。
【請求項５】
前記電圧発生回路は、読出し動作の時に非選択読出し電圧レベルまで段階的に増加する電圧信号を生成する請求項１に記載の不揮発性メモリ装置。
【請求項６】
前記電圧発生回路は、
選択読出し電圧レベルまで段階的に増加する第１電圧信号を発生する第１電圧発生器と、
非選択読出し電圧レベルまで段階的に増加する第２電圧信号を発生する第２電圧発生器と、を含む請求項１に記載の不揮発性メモリ装置。
【請求項７】
前記行選択回路は、前記第２電圧信号を前記ワードラインの中で非選択されたワードラインに駆動信号として提供し、前記非選択されたワードラインに提供される前記駆動信号は同一な上昇傾斜を有する請求項６に記載の不揮発性メモリ装置。
【請求項８】
前記電圧発生回路は、
プログラム電圧レベルまで段階的に増加する第１電圧信号を発生する第１電圧発生器と、
パス電圧レベルまで段階的に増加する第２電圧信号を発生する第２電圧発生器と、
選択読出し電圧レベルまで段階的に増加する第３電圧信号を発生する第３電圧発生器と、
非選択読出し電圧レベルまで段階的に増加する第４電圧信号を発生する第４電圧発生器と、を含む請求項１に記載の不揮発性メモリ装置。
【請求項９】
前記電圧の目標電圧レベルにしたがって互に異なるランピングステップの大きさを有するように前記電圧発生回路を制御するランピングロジックをさらに含む請求項１に記載の不揮発性メモリ装置。
【請求項１０】
前記基板と平行な平面上のメモリセルは、同一なワードラインを共有する請求項１に記載の不揮発性メモリ装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【公開番号】特開２０１２−１６９０２７（Ｐ２０１２−１６９０２７Ａ）
【公開日】平成２４年９月６日（２０１２．９．６）
【国際特許分類】
【出願番号】特願２０１１−２８１０４８（Ｐ２０１１−２８１０４８）
【出願日】平成２３年１２月２２日（２０１１．１２．２２）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２４年９月６日（２０１２．９．６）
【国際特許分類】
【出願日】平成２３年１２月２２日（２０１１．１２．２２）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ−ｒｏ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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