【課題】 拡散層、または半導体層の不純物濃度の低下による抵抗の上昇によるセル電流の低下を防止することが可能な半導体記憶装置を提供する。
【解決手段】 ｎ型シリコン基板１の主面上に複数のセルゲート２が離間形成され、このセルゲート２間のシリコン基板１の主面ｎ型拡散層７が形成されている。各セルゲート２間には、ゲート絶縁膜３及び埋め込み絶縁膜８からなるセル間絶縁膜９が設けられ、このセル間絶縁膜９中に炭素元素を含む炭素蓄積領域１０が設けられている。この炭素蓄積領域１０における炭素元素濃度の最大がｎ型拡散層７とセル間絶縁膜９との界面から２ｎｍの領域に設けられている。この炭素元素は、Ｓｉと結合して正の固定電荷となっており、この正電荷によりｎ型拡散層７のキャリア濃度を高め、トランジスタのしきい値を変動させること無く、セル電流を増大させる。 （もっと読む）

【課題】凹部の対向する側面上に、互いに分離して延伸するワードラインを容易に形成でき、メモリセルの微細化を図ること。
【解決手段】本発明は、半導体基板１０に第１方向に延伸するＳＴＩ領域１２を形成する工程と、半導体基板上に第１方向に交差する方向である第２方向に延伸するマスク層２２を形成する工程と、ＳＴＩ領域とマスク層とをマスクに、半導体基板に凹部１４を形成する工程と、第１方向で対向する凹部の側面上に電荷蓄積層３４を形成する工程と、凹部とマスク層の側面上とに導電層２６を形成する工程と、導電層を全面エッチングして、第１方向で対向する凹部の側面上に、導電層からなり、互いに分離して延伸するワードライン２０を形成する工程と、を有する半導体装置及びその製造方法である。 （もっと読む）

【課題】ゲート電極下で電荷蓄積層が分離した半導体装置と、容易に製造する方法を提供する。
【解決手段】半導体基板１０に設けられた２つの溝部１２と、２つの溝部１２のそれぞれの側面に設けられ、溝部１２の底面で分離された絶縁体からなる電荷蓄積層２４と、２つの溝部１２のそれぞれの底面の半導体基板１０に設けられたビットライン１４と、を具備し、半導体基板１０のうち、２つの溝部１２の一方の側面から２の溝部１２の間に設けられた凸部１３の上面を介し２つの溝部１２の他方の側面にかけてチャネル領域３０が形成される。 （もっと読む）

【課題】寄生抵抗の増大なく、ホットキャリアによる特性劣化を抑制できる不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】ガラス基板１上に形成した半導体層３と、半導体層３上に形成したＯＮＯ膜による電荷保持膜２１と、電荷保持膜２１上に設けたゲート電極２２とを備える。更に半導体層３にゲーート電極２２とオーバーラップするように設けられたニッケルシリサイド等の半導体と金属の化合物からなるソース・ドレイン領域２３を有する。 （もっと読む）

【課題】安価に高集積化された不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、電気的に書き換え可能な複数のメモリトランジスタが直列に接続された複数のメモリストリングスを有する。メモリストリングスは、半導体基板Ｂａに対して垂直方向に延び且つ上端から下方に延びる中空を有するメモリ柱状半導体層３７と、メモリ柱状半導体層３７の外壁に接して形成されたトンネル絶縁層３６ｃと、中空に面するメモリ柱状半導体層３７の内壁に形成されたメモリホール第１の絶縁層３８ａと、メモリ柱状半導体層３７と共にトンネル絶縁層３６ｃを挟むように形成された第１〜第４ワード線導電層３２ａ〜３２ｄとを備える。第１〜第４ワード線導電層３２ａ〜３２ｄは、メモリトランジスタの制御電極として機能する。 （もっと読む）

【課題】単結晶シリコン層でのキャリアの蓄積を防止することが可能な半導体装置を提供する。
【解決手段】単結晶シリコン基板１１と、単結晶シリコン基板上に部分的に形成された絶縁層１２と、単結晶シリコン基板上及び絶縁層上に形成され、過剰な４族元素に基づく欠陥層を含んだ単結晶シリコン層１４と、単結晶シリコン層上に形成された第１のゲート絶縁膜１６と、第１のゲート絶縁膜上に形成された電荷蓄積層１７と、電荷蓄積層上に形成された第２のゲート絶縁膜１９と、第２のゲート絶縁膜上に形成された制御ゲート電極２２とを含むメモリセル用の複数の第１のゲート構造３１とを備える。 （もっと読む）

【課題】不揮発性メモリ素子、その動作方法及びその製造方法を提供する。
【解決手段】少なくとも一つの半導体層１０５と、半導体層１０５の内部にリセスされて配された複数の制御ゲート電極１５０と、複数の制御ゲート電極１５０と半導体層１０５との間に介在された複数の電荷保存層１３０と、複数の制御ゲート電極１５０を介して相互反対側に配され、半導体層１０５にそれぞれ容量結合された少なくとも一つの第１補助電極１７０ａ，及び少なくとも一つの第２補助電極１７０ｂと、を備える。 （もっと読む）

【課題】ＲＣＳ（Ｒｅｃｅｓｓｅｄ Ｃｏｍｍｏｎ Ｓｏｕｒｃｅ）工程を進行するとき、フィールドオキサイドエッチングステップ（Ｆｉｅｌｄ ｏｘｉｄｅ ｅｔｃｈ ｓｔｅｐ）を進行せずに、同一のＲｓ（面抵抗）以下の共通ソース特性を確保することで、工程を単純化するとともに、工程進行中に発生しうる問題を防止できるフラッシュメモリ及びその製造方法を提供する。
【解決手段】基板に形成された素子分離膜及び活性領域と、前記活性領域上に形成された複数のスタックゲートと、前記各スタックゲートの間の素子分離膜の下側及び活性領域に形成された深いインプラント領域と、前記各スタックゲートの間の活性領域の表面に形成された浅いインプラント領域とを含んでフラッシュメモリを構成する。 （もっと読む）

【課題】下から順に、制御ゲート電極、ゲート間絶縁膜、浮遊ゲート電極、トンネル絶縁膜の各層を形成した構造において、トンネル絶縁膜の膜質を向上できるようにした不揮発性半導体装置の製造方法を提供する。
【解決手段】シリコン基板１上にシリコン酸化膜２を介して、制御ゲート電極ＣＧとして機能する導電膜３、高誘電体膜を含有した導電膜間絶縁膜４、リン、砒素またはボロンによる不純物を添加した多結晶シリコンから構成され、浮遊ゲート電極ＦＧとして機能する導電膜５を順に形成する。その後、４００℃以上６００℃以下の温度範囲内の低温条件下でプラズマ酸化処理によって導電膜５上にシリコン酸化膜７を形成する。シリコン酸化膜７および８上には、シリコン層９が形成されている。ソース／ドレイン領域が積層ゲート電極６のＹ方向両脇で且つシリコン酸化膜８の上側に形成されている。 （もっと読む）

【課題】所望の深さを有し幅の狭い凹部を半導体基板に安定して形成することが可能な製造方法を提供すること。
【解決手段】本発明は、半導体基板１０の一部に酸素イオン注入を行うことで第１酸素含有領域２４を形成する工程と、半導体基板１０に熱処理を行い、第１酸素含有領域２４に含まれる酸素を用いて第１酸素含有領域２４を酸化させることで、第１酸素含有領域２４を第１酸化領域２６とする工程と、第１酸化領域２６を除去することで半導体基板１０に凹部１６を形成する工程と、を有する半導体装置の製造方法である。 （もっと読む）

【課題】 ナノ粒子を電荷貯蔵層に使用して低いゲート動作電圧でも素子の動作が可能にしてトンネリング層及び絶縁物層の厚さを減らして素子の直接度を向上させたナノワイヤー-ナノ粒子メモリー電子素子及びその製造方法を提供する。
【解決手段】 本発明は非揮発性のメモリー電子素子及びその製造方法に関するものでトンネリング層が表面に蒸着されたナノワイヤーにナノ粒子がナノワイヤーの表面に蒸着されたトンネリング層に吸着させる。電荷移動チャンネルとして使用される半導体ナノワイヤーと電荷貯蔵層に利用される半導体ナノ粒子を構成することでナノワイヤーを通じて移動する電荷がゲートに加える電圧によってナノ粒子にトンネリングされ、再び加えられる電圧の変化によってナノ粒子からナノワイヤーに電荷がトンネリングさせる。 （もっと読む）

【課題】絶縁膜を形成する際の界面欠陥の生成を抑制するとともに、生成された欠陥を低減させることを可能にする。
【解決手段】半導体基板の表面を窒化する第１窒化ガスと、半導体基板と実質的に反応しない第１希釈ガスとを含み、第１希釈ガスの分圧と第１窒化ガスの分圧の和と、第１窒化ガスの分圧との比が５以上でかつ全圧が４０Ｔｏｒｒ以下である第１雰囲気中に半導体基板を置き、半導体基板の表面に窒化膜を形成する工程と、表面に窒化膜が形成された半導体基板を、酸素原子の結合エネルギーが１ｅＶ〜４ｅＶの範囲の酸化ガスと、半導体基板と実質的に反応しない第２希釈ガスとを含む第２雰囲気中に置き、半導体基板と窒化膜との間に第１酸窒化層を形成するとともに窒化膜の表面に第２酸窒化層を形成する工程と、を備えたことを特徴とする。 （もっと読む）

【課題】基板、チャネル、多層構造、ゲート、ソーおよびドレインを含む縦型チャネルメモリーと、その製造方法を提供する。
【解決手段】縦型チャネルメモリーは、チャネル１１２が基板１１０ａから突出しており、頂部表面１１２ａと垂直な二側面１１２ｂを有する。酸化物１６１―窒化物１６２―酸化物１６３（ＯＮＯ）層の多層構造１６０は、チャネル１１２の垂直な二側面１１２ｂの上に配置される。多層構造１６０をまたぐゲート１７０ａは、チャネルの垂直な二側面１１２ｂの上に位置している。ソースとドレインはそれぞれ、ゲート１７０ａに対してチャネル１１２の二側面１１２ｂに位置している。 （もっと読む）

【課題】低いビットラインコンタクト抵抗を有する不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】第１及び第２フィン１０５ａ，１０５ｂを備え、第１導電型を有する半導体基板と、第１及び第２フィンの一端を連結する共通ビットライン電極１６０ａ，１６０ｂと、第１及び第２フィン１０５ａ，１０５ｂの一側面を覆い、第１及び第２フィン上を横切って延びる複数の制御ゲート電極１５０と、共通ビットライン電極１６０ａ，１６０ｂと複数の制御ゲート電極１５０との間に配置され、第１及び第２フィン１０５ａ，１０５ｂの一側面を覆い、第１及び第２フィン上を横切って延びる第１ストリング選択ゲート電極１５５ａと、第１ストリング選択ゲート電極と複数の制御ゲート電極との間に配置され、第１及び第２フィンの一側面を覆い、第１及び第２フィン上を横切って延びる第２ストリング選択ゲート電極１５５ｂと、を備える不揮発性メモリ素子である。 （もっと読む）

【課題】半導体素子及びその製造方法を提供する。
【解決手段】半導体基板、半導体柱及びコンタクトプラグを備える半導体素子において、活性領域として機能する少なくとも一対のフィンを備える半導体基板と、一対のフィンの一部分の間に該フィンを連結するように介在される半導体柱と、一対のフィンの上面に電気的に連結されるように半導体柱上に形成されるコンタクトプラグとを備える半導体素子である。 （もっと読む）

【課題】データの書き込みと消去を低電圧で実行可能な半導体装置およびその製造方法を提供する。
【解決手段】Ｓｉ基板１上に絶縁膜３を介して形成されたＳｉ層５と、Ｓｉ層５上に絶縁膜７を介して形成されたＳｉ層９と、Ｓｉ層５の少なくとも一つの側面に形成されたＰＭＯＳ２０と、Ｓｉ層９の少なくとも一つの側面に形成されたＮＭＯＳ３０と、を備え、ＰＭＯＳ２０及びＮＭＯＳ３０は、共通のコントロール・ゲート１７及び共通のフローティング・ゲート１３を有する。共通のフローティング・ゲート１３は、Ｓｉ層５の側面からＳｉ層９の側面にかけて連続して設けられている。本発明によれば、共通のフローティング・ゲート１３に対する書き込みと消去とを、電子とホールのふたつのキャリア供給によって実現することができる。 （もっと読む）

【課題】特性ばらつきを抑制し、S-factorの低減を図れるポリシリコンＳＯＩを用いた不揮発性メモリを提供する。
【解決手段】基板１と、基板１上に形成した第１の絶縁膜３と、絶縁膜３上にポリシリコンで形成した半導体膜５、５´と、半導体膜５、５´上に形成したトンネル膜９と、トンネル膜９の上に形成した浮遊ゲート１１と、浮遊ゲート１１上に形成した第２の絶縁膜１３と、第２の絶縁膜膜１３上に形成した制御ゲート１５と、浮遊ゲート１１下の半導体膜５、５´を挟むように、半導体膜５、５´を貫通して第１の絶縁膜３上に対向して形成された金属若しくは金属シリサイドからなる導電体領域７とを具備する。 （もっと読む）

【課題】ドレイン側電荷蓄積層の記憶値がドレイン電流に与える影響が小さい不揮発性半導体メモリを提供する。
【解決手段】半導体基板１０１のチャネル形成領域上に絶縁膜１０２を介してゲート電極１０４を形成し、チャネル形成領域を挟んで高濃度不純物領域１０５，１０６を形成し、チャネル形成領域と高濃度不純物領域１０５，１０６との境界領域にそれぞれ低濃度不純物領域１０７，１０８を形成し、高濃度不純物領域１０６，１０５から供給された電荷を低濃度不純物領域１０７，１０８を介して蓄積する電荷蓄積層１０９，１１０を形成した不揮発性半導体メモリ１００において、電荷蓄積層１０９，１１０を、絶縁膜１０３を介してゲート電極１０４と接し且つ高濃度不純物領域１０５，１０６に達しないように形成する。 （もっと読む）

【課題】不揮発性メモリ素子の性能を最大化し、短チャネル効果又はトラップによる漏れ電流を克服する。
【解決手段】本発明の不揮発性メモリは、直列に連結された複数個のメモリトランジスタと、前記直列に連結された複数個のメモリトランジスタの両端にある二つの選択トランジスタを含み、前記メモリトランジスタの間のソース／ドレイン及びチャネル領域は第１型であり、前記二つの選択トランジスタのチャネル領域は第１型である。前記第１型はｎ−型又はｐ−型である。前記不揮発性メモリは、直列に連結された前記複数個のメモリトランジスタの一端と前記一つの選択トランジスタの間にある第１ダミー選択トランジスタと、直列に連結された前記複数個のメモリトランジスタの他端と前記他の選択トランジスタの間にある第２ダミー選択トランジスタをさらに含む。 （もっと読む）

【課題】不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】制御ゲート電極１４０は、半導体基板１０５の内部にリセスされて形成される。ゲート絶縁膜１２０は、半導体基板１０５と制御ゲート電極１４０との間に介在される。ストレージノード膜１２５は、ゲート絶縁膜１２０と制御ゲート電極１４０との間に介在される。ブロッキング絶縁膜１３０は、ストレージノード膜１２５と制御ゲート電極１４０との間に介在される。複数の第１不純物ドーピング領域は、制御ゲート電極１４０の第１側面に沿って配置され、半導体基板１０５に画定される。複数の第２不純物ドーピング領域は、制御ゲート電極１４０の第１側面の反対側の第２側面に沿って複数の第１不純物ドーピング領域と交互に配置され、半導体基板１０５に画定される。 （もっと読む）