【課題】 コンタクトホールの目外れによる不具合を防止する。
【解決手段】 半導体基板１上に形成された補助ゲート電極の幅広領域１５ａの周囲に幅広領域１５ａよりも高いダミー浮遊ゲート電極４２を形成し、ダミー浮遊ゲート電極４２の上面の端部が、幅広領域１５ａの端部の直上に一致する位置か、または直上を超えて幅広領域１５ａ側の位置にあるようにする。ダミー浮遊ゲート電極４２は、不揮発性メモリの電荷蓄積用の浮遊ゲート電極と同層の導電体層により形成されている。コンタクトホール６２ａに目外れが生じた場合は、コンタクトホール６２ａの側面でダミー浮遊ゲート電極４２を露出させてエッチングストッパとして機能させ、底部で幅広領域１５ａを露出させる。補助ゲート電極の幅広領域１５ａと接続するプラグ６３は、ダミー浮遊ゲート電極４２とも接続される。 （もっと読む）

【課題】 半導体基板上の導電膜間の絶縁膜をエッチングする際に、半導体基板の主表面に与えるダメージを軽減することができる不揮発性半導体装置の製造方法を提供する。
【解決手段】 半導体基板１の主表面上に第１絶縁膜２を形成する工程と、複数の導電膜５ａ〜５ｃを第１絶縁膜２上に形成する工程と、導電膜５ａ〜５ｄを覆う第２絶縁膜２５を形成する工程と、第２絶縁膜２５または、第１絶縁膜２および第２絶縁膜２５にドライエッチングを施し、導電膜５ａ〜５ｄ間に、第１絶縁膜２と第２絶縁膜２５との少なくとも一方を残留させる工程と、半導体基板１の主表面に残留した第１絶縁膜２または第２絶縁膜２５の少なくとも一方にウェットエッチングを施して、半導体基板の主表面を露出する工程と、を備える。 （もっと読む）

【課題】 ＮＡＮＤ型アレイ構成にて、ホットエレクトロン書き込みが可能で大容量化に適した不揮発性半導体記憶装置を提供する。
【解決手段】 列方向に直列するＮＡＮＤ構造のメモリセル列１０が行方向に複数並列し、行方向に隣接する１対のメモリセル列１０からなるメモリセル列群１１の一方端の拡散領域Ｄが電気的に接続し、他方端の拡散領域Ｓが電気的に分離しており、各メモリセル列１０が、チャネル領域上に形成されたメモリ機能体と制御ゲートからなるメモリトランジスタ部３と、チャネル領域上に形成されたゲート絶縁膜と補助ゲートからなる補助トランジスタ部６の夫々複数を、メモリトランジスタ部３の少なくとも一方側に補助トランジスタ部６が隣接する配列順序で、直列に接続することにより形成され、メモリトランジスタ部３のメモリ機能体への書き込みが、隣接する補助トランジスタ部６のチャネル領域からのホットエレクトロン注入により行われる。 （もっと読む）

【課題】不揮発性半導体記憶装置に求められる高速読み出しと、高書き換え耐性を有した集積半導体装置を提供する。
【解決手段】スプリットゲート構造の不揮発性半導体記憶装置において、読み出し電流と書き換え耐性はメモリゲートのゲート長によりトレードオフの関係にあるため、ゲート長の異なるメモリセルを集積する。これにより、高速読み出しと高書き換え耐性を両立した集積半導体装置を得ることができる。 （もっと読む）

【課題】 補助ゲート電極型のフラッシュメモリを有する半導体装置の信頼性を向上させる。
【解決手段】 フラッシュメモリの補助ゲート配線上に窒化シリコンを主体とする材料で形成されたキャップ絶縁膜３において、ワード線ＷＬの隣接間のキャップ絶縁膜３の厚さを、ワード線ＷＬと補助ゲート配線ＡＧＬとの間のキャップ絶縁膜３の厚さよりも薄くする。これにより、斜め方向に隣接するビット間に寄生する容量を低減できるので、メモリセルのしきい値電圧の変動を抑制または防止することができる。したがって、補助ゲート電極型のフラッシュメモリを有する半導体装置の信頼性を向上させることができる。 （もっと読む）

【課題】 トンネル酸化膜の信頼性を向上させた不揮発性メモリセルを有する半導体装置およびその製造方法を提供する。
【解決手段】 半導体装置１は、半導体基板４０と、半導体基板４０の主表面上に形成された電荷蓄積用のフローティングゲート電極１１（ＦＧ）と、半導体基板４０の主表面上におけるフローティングゲート電極１１の両側に形成された複数のアシストゲート電極１２（ＡＧ）と、フローティングゲート電極１１およびアシストゲート電極１２間に設けられたＯＮＯ膜９０と、フローティングゲート電極１１上から複数のアシストゲート電極１２上にＯＮＯ膜１１０を介して設けられ、複数のアシストゲート電極１２と交差する方向に延びるコントロールゲート電極１３（ＣＧ）とを備える。３種のゲート電極１１，１２，１３は、ＦＧ−ＡＧ−ＣＧの順に形成される。 （もっと読む）

本発明の一側面によれば、フローティングゲート型メモリアレイの製造方法は、第１のソース領域（１１６，２１６，３１６）と第２のソース領域（１１８，２１８）の間に設けられ、基板（２５８，３５８）のサイドウォール（１５０，２５０）を規定するトレンチ（１２８，２２８）を露出させるために、前記基板に設けられた分離領域（１１０）から誘電体を除去する工程（４０４）を含む。この製造方法はさらに、Ｎ＋型領域（２５２，３５２）を形成するＮ型ドーパントを前記第１のソース領域（１１６，２１６，３１６）と前記第２のソース領域（１１８，２１８，３１８）と前記サイドウォール（１５０，２５０）とに対して注入する工程（４０６）を含む。この製造方法はさらに、前記Ｎ＋型領域（２５２，３５２）の下部に設けられたＰ＋型領域（２５６，３５６）を形成するＰ型ドーパントを前記第１のソース領域（１１６，２１６，３１６）と前記第２のソース領域（１１８，２１８）と前記サイドウォール（１５０，２５０）とに対して注入する工程（４０８）とを有する。
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【課題】 インターポリ絶縁膜におけるトラップサイトの発生を防ぎつつ、膜質を改善する。
【解決手段】 シリコン基板１１２の表面近傍のチャネル形成領域上に、フローティングゲート１０１を設け、フローティングゲート１０１に接するインターポリ絶縁膜１３４を設け、インターポリ絶縁膜１３４に接するとともに、フローティングゲート１０１の少なくとも一部分と対向するコントロールゲート１０３を設ける。インターポリ絶縁膜１３４を設ける工程は、フローティングゲート１０１上に、フローティングゲート１０１に接するインターポリ絶縁膜１３４を形成する工程、およびインターポリ絶縁膜１３４を形成する工程の後、窒素含有ガスと酸素とを含む雰囲気にインターポリ絶縁膜１３４を曝し、インターポリ絶縁膜１３４の窒化と酸化とを同時に行う工程を含む。 （もっと読む）

【課題】
マクロサイズを小さく抑えながら、高速に動作させることが可能な不揮発性半導体記憶装置を提供する。
【解決手段】
第１メモリセル１０ａと、第２メモリセル１０ｂとを具備する不揮発性半導体記憶装置を用いる。第１メモリセル１０ａは半導体基板１上に設けられている。第２メモリセル１０ｂは、半導体基板１上に設けられ、第１メモリセル１０ａとワード線２方向で隣り合っている。第１メモリセル１０ａと第２メモリセル１０ｂとは、電荷蓄積領域が電荷をトラップするトラップ膜４である。第１メモリセル１０ａの第１拡散層７と第２メモリセル１０ｂの第２拡散層８とは、半導体基板１の厚み方向の高さが異なる。 （もっと読む）

【課題】不揮発性メモリにおいて、印加電圧が高いという問題があった。これは、絶縁膜を介して、フローティングゲートにキャリアをトンネル効果により注入する必要があるからである。またこのようなキャリアの注入を行うことにより、絶縁膜の劣化が懸念される。そこで印加電圧を低くし、絶縁膜の劣化を防止したメモリを提供することを課題とする。
【解決手段】メモリのフローティングゲートとして機能するものとして、電荷移動錯体を有する無機化合物、及び有機化合物が混在された層を用いることを特徴とする。具体的には、絶縁層間に挟まれた、電荷移動錯体を有する無機化合物、及び有機化合物が混在された層をフローティングゲートとして用いたトランジスタ構造を有する素子である。 （もっと読む）

【課題】Ｓｂ、ＧａまたはＢｉがドーピングされた半導体メモリ素子及びその製造方法を提供する。
【解決手段】半導体基板にＳｂ、ＧａまたはＢｉのうち何れか一つの物質をドーパントとして含んでそれぞれ形成された第１及び第２不純物領域と、半導体基板上に第１及び前記第２不純物領域とそれぞれ接して形成され、電荷保存層及び高誘電体層を含む絶縁膜と、絶縁膜上に形成されたゲート電極層と、を含む半導体メモリ素子。 （もっと読む）

【課題】ナノスケールチャージトラップインシュレータメモリ装置において維持特性を向上させ、多数のセル絶縁層を用いて多数のチャージトラップインシュレータセルアレイが垂直方向に積層してセル集積容量を高める技術を開示する。
【解決手段】下部ワードラインと、下部ワードラインの上部に形成されフローティング状態を維持するＰ型フロートチャンネルと、Ｐ型フロートチャンネルの上部に形成されデータが格納されるチャージトラップインシュレータと、チャージトラップインシュレータゲートの上部に下部ワードラインと平行に形成された上部ワードラインと、フロートチャンネルの両側に形成されたＮ型ドレイン領域及びＮ型ソース領域とを含むことを特徴とする。 （もっと読む）

【課題】ＮＡＮＤフラッシュメモリにおいて、ソースセレクトトランジスタ及び/又はドレインセレクトトランジスタに隣接したメモリセルの、プログラムディスターブ(disturb)現象によるプログラム動作速度の低下を防止する。
【解決手段】ナンドフラッシュメモリ素子に関し、ソースセレクトトランジスタＳＳＴとこれに隣接したメモリセルＭＣ０との間の間隔を増加させたり、ドレインセレクトトランジスタとこれに隣接したメモリセルとの間の間隔を増加させたり、ソースセレクトトランジスタＳＳＴとこれに隣接したメモリセルとの間の間隔及びドレインセレクトトランジスタとこれに隣接したメモリセルとの間の間隔を増加させるため、ソースセレクトトランジスタＳＳＴ及び/又はドレインセレクトトランジスタに隣接したメモリセルのプログラムディスターブ(disturb)現象を減らすことができる。 （もっと読む）

【課題】 フローティングゲート絶縁膜の膜厚のばらつきが抑制されるとともに、リーク電流の低減が図られる半導体装置と、その製造方法を提供する。
【解決手段】 半導体基板１の主表面上にアシストゲート絶縁膜２ａを介在させ互いに間隔を隔てて複数のアシストゲート電極３３が形成されている。隣り合うシストゲート電極３３によって挟まれた半導体基板１の領域の表面上を充填するようにシリコンエピタキシャル成長部１３が形成されている。シリコンエピタキシャル成長部１３の表面上にフローティングゲート絶縁膜８が形成されている。フローティングゲート絶縁膜８上にフローティングゲート電極９９が形成されている。フローティングゲート電極９９上にＯＮＯ膜１０を介在させて、ポリシリコン膜１１および金属シリサイド膜１２からなるコントロールゲート電極３４が形成されている。 （もっと読む）

【課題】 不揮発性半導体記憶装置の大容量化を推進する。
【解決手段】 フラッシュメモリのメモリセルＭＣは、ｐ型ウエル３の表面に形成されたゲート絶縁膜５と、ゲート絶縁膜５上に形成された選択ゲート７と、隣接選択ゲート７間の基板１上に形成されたＯＮＯ膜１２と、ＯＮＯ膜１２上に形成された制御ゲート１３とを有する電界効果型トランジスタによって構成されている。データの書き込みは、ＯＮＯ膜１２中の窒化シリコン膜１０に電子をトラップさせることによって行い、データの消去は、窒化シリコン膜１０に正孔をトラップさせることによって行う。 （もっと読む）

【課題】マルチビット不揮発性メモリ素子、その動作方法及び製造方法を提供する。
【解決手段】半導体基板に形成されたチャンネル領域、チャンネル領域とショットキーコンタクトをなしているソース及びドレイン、チャンネル領域の一部分上に形成された中央ゲート電極、中央ゲート電極の外側のチャンネル領域に形成された第１及び第２側壁ゲート電極、及びチャンネル領域と側壁ゲート電極との間に形成された第１及び第２ストレージノードを備えるマルチビット不揮発性メモリ素子。 （もっと読む）

【課題】２ビットより多くのマルチビット動作を具現できるメモリセル構造を有するマルチビットフラッシュメモリ素子を提供する。
【解決手段】基板上にメサ状に形成された第１活性層１１０と、第１活性層１００上に形成され、第１活性層１００と反対の性質の導電型の第２活性層１３０と、第１、第２活性層１１０、１３０とを電気的に隔離するための活性層間分離層２１０と、スタックの互いに対向する二側面にそれぞれ形成されたソース及びドレイン５５０と、この側面と異なる、互いに対向する二側面にそれぞれ形成された第１、第２ゲート４１０、４３０と、トンネル誘電層２３０と、トンネル誘電層２３０と第１、第２ゲート４１０、４３０との間に形成され、トンネル誘電層２３０をトンネリングした電荷を保存する電荷捕獲層３００と、を備える。 （もっと読む）

【課題】 信頼性を確保しつつ、書込み速度を確保することができる不揮発性半導体記憶装置を提供する。
【解決手段】 半導体基板４０と、半導体基板上４０に形成された絶縁膜３９と、半導体基板４０上に形成された複数のメモリセルと、絶縁膜４０上に形成され、メモリセルに向けて延在する複数の第１アシストゲートと、第１アシストゲートの端部を接続し、絶縁膜上に形成された接続部７と、接続部よりメモリセル側に配置され、メモリセルに向けて延在する第２アシストゲート１１と、第１アシストゲート下の領域に電圧を印加するか否かを制御する第１選択トランジスタと、第２アシストゲート１１下の領域に電圧を印加するか否かを制御する第２選択トランジスタ１０ｄと、第２アシストゲート１１と第２選択トランジスタ１０ｄとの間に形成された不純物領域とを備え、接続部７と不純物領域との交差領域下に形成された絶縁膜３９を、第１アシストゲート下および第２アシストゲート１１下に形成された絶縁膜３９より厚くした。 （もっと読む）

【課題】 フローティングゲートとコントロールゲート間の層間絶縁膜をエッチングする際に下地の絶縁膜がエッチングされることに起因するデバイス特性劣化を防止することができる不揮発性半導体記憶装置を提供する。
【解決手段】 半導体基板１と、ゲート絶縁膜２と、半導体基板１の主表面の法線と成す角度θが０度より大きく４５度以下となるように傾斜する側面を含み、上方に向かうに従って幅寸法が漸次狭くなるように形成された複数のフローティングゲート８ａ〜８ｃと、フローティングゲート８ａ〜８ｃ間に形成された絶縁膜３０と、層間絶縁膜９と、コントロールゲートとを備え、絶縁膜３０上でフローティングゲート８ａ〜８ｃが分断され、層間絶縁膜９の厚みをＴとした場合に絶縁膜３０の厚みが、Ｔ/ｓｉｎθ以上である。 （もっと読む）

【課題】 ゲート絶縁膜としてＯＮＯ膜積層構造を有した半導体装置において、メモリトランジスタの耐圧劣化を防止する。
【解決手段】 半導体基板１上に下方より順に形成された下部酸化シリコン膜、窒化シリコン膜、上部酸化シリコン膜（ＯＮＯ膜２）からなるゲート絶縁膜と、ゲート絶縁膜に隣接して半導体基板中に形成された不純物拡散層４と、不純物拡散層４上に形成され、ゲート絶縁膜に隣接する絶縁膜８とを備え、ゲート絶縁膜とこれに隣接する絶縁膜８との境界領域において、窒化シリコン膜の端部が上部酸化シリコン膜の端部よりも後退して形成されている。これにより、ＯＮＯ膜に部分的に絶縁膜の膜厚が薄い場所が生じないようにすることができ、その結果、メモリトランジスタの耐圧劣化が起こらないようにすることが可能となる。 （もっと読む）