【課題】素子分離溝を塗布系の材料で埋め込む素子分離構造において、熱処理時に素子分離溝に大きな応力が作用することを防止する。
【解決手段】メモリセル領域に形成され第１の開口幅を有する第１の素子分離溝と、周辺回路領域に形成され第１の開口幅より大きい第２の開口幅を有する第２の素子分離溝と、第１の素子分離溝の内面に形成された第１の酸化膜と、第１の酸化膜上に形成されて前記第１の素子分離溝内に埋め込まれた第１の塗布型酸化膜と、第２の素子分離溝の内面のうちの側部に形成された第２の酸化膜と、第２の素子分離溝内の内面のうちの底部上に形成された第３の酸化膜と、第３の酸化膜上に形成されて第２の素子分離溝内に埋め込まれた第２の塗布型酸化膜とを備えた。 （もっと読む）

【課題】リフレッシュ時間のマージンを十分に確保しつつ、微細化が可能な半導体記憶装置を提供することを目的とする。
【解決手段】メモリセルを、読み出しトランジスタ、書き込みトランジスタ、キャパシタにより構成する。かかる構成において、キャパシタは読み出しトランジスタのゲートにかかる電位を制御する。書き込みトランジスタは、データの書き込みおよび消去を制御するとともに、キャパシタに蓄積された電荷が、該書き込みトランジスタのリーク電流で消失しないように、オフ時の電流が小さいトランジスタで構成する。書き込みトランジスタを構成する半導体層は、読み出しトランジスタのゲート電極とソース領域の間を架橋するように設ける。キャパシタは、読み出しトランジスタのゲート電極と重畳するように設ける。 （もっと読む）

【課題】チャネル領域にソース領域及びドレイン領域を形成せずに、信頼性が高い動作が可能な半導体記憶装置を提供する。
【解決手段】実施形態によれば、半導体記憶装置は、第１の方向に延びる同一導電形のチャネル領域と、チャネル領域上に設けられた第１の絶縁膜と、第１の絶縁膜上に設けられた複数の浮遊ゲートと、浮遊ゲートの上に設けられた第２の絶縁膜と、第２の絶縁膜の上に設けられた制御ゲートとを備えている。複数の浮遊ゲートは第１の方向及びこれに交差する第２の方向に分断されている。制御ゲートは第１の方向に対して交差する第２の方向に延びている。浮遊ゲートのフリンジ電界によって、第１の方向で隣り合う浮遊ゲート間の下のチャネル領域の表面に反転層が形成される。 （もっと読む）

【課題】データの取り扱いが容易な半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体記憶装置は、基板と、前記基板上に設けられ、それぞれ複数の絶縁膜及び電極膜が交互に積層され、前記基板の上面に対して平行な第１の方向側の端部において、それぞれが各前記電極膜の上面によって構成された複数のテラスが前記第１の方向のみに沿って階段状に形成された積層体と、前記テラスに接続され、前記電極膜を、前記基板の上面に平行な方向であって前記第１の方向に対して直交する第２の方向に引き出し、前記基板に接続する導電部材と、前記積層体の中央部に設けられ、前記絶縁膜及び前記電極膜の積層方向に延びる半導体ピラーと、前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積層と、を備える。 （もっと読む）

【課題】隣接する浮遊ゲート電極間の間隔を増大させることなく、隣接する浮遊ゲート電極間の寄生容量を低減する。
【解決手段】空隙ＡＧ１の埋め込み絶縁膜４が除去される前に側壁保護膜３´にてトンネル絶縁膜５の側壁を覆うことにより、埋め込み絶縁膜４とトンネル絶縁膜５との間でウェット処理のエッチング選択比が確保できない場合においても、トンネル絶縁膜５を保護できるようにする。 （もっと読む）

【課題】選択ゲートトランジスタ間の距離を縮小でき、メモリセルアレイを微細化することができる不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】ＮＡＮＤセルユニットのソース側選択ゲートトランジスタＳＧＳ同士が隣接して配置されると共に、ドレイン側選択ゲートトランジスタＳＧＤ同士が隣接して配置されたメモリセルアレイと、ソース側選択トランジスタＳＧＳ間の領域に存在し、半導体基板１１の上面から最も低い位置に配置されたシリコン窒化膜１７と、ドレイン側選択トランジスタＳＧＤ間の領域に形成され、半導体基板１１の上面から最も低い位置に配置されたシリコン窒化膜１４とを有する。ソース側選択トランジスタＳＧＳ間の間隔は、ドレイン側選択トランジスタＳＧＤ間の間隔より狭く、半導体基板１１の上面からシリコン窒化膜１７の上面までの距離は、半導体基板１１の上面からシリコン窒化膜１４の上面までの距離より大きい。 （もっと読む）

【課題】隣接する浮遊ゲート電極間の間隔を増大させることなく、隣接する浮遊ゲート電極間の寄生容量を低減する。
【解決手段】電極間絶縁膜７下において、埋め込み絶縁膜９が上下に分離されることで、ワード線方向ＤＷに隣接する浮遊ゲート電極６間に空隙ＡＧ１が形成され、空隙ＡＧ１にて分離された上側の埋め込み絶縁膜９は電極間絶縁膜７下に積層し、下側の埋め込み絶縁膜９はトレンチ２内に配置する。 （もっと読む）

【課題】消費電力の少ない新規の半導体メモリ装置を提供する
【解決手段】書き込みトランジスタＷＴｒ＿ｎ＿ｍのソースと読み出しトランジスタＲＴｒ＿ｎ＿ｍのゲートとキャパシタＣＳ＿ｎ＿ｍの一方の電極を接続し、書き込みトランジスタＷＴｒ＿ｎ＿ｍのゲートとドレインを、それぞれ書き込みワード線ＷＷＬ＿ｎと書き込みビット線ＷＢＬ＿ｍに、キャパシタＣＳ＿ｎ＿ｍの他方の電極を読み出しワード線ＲＷＬ＿ｎに、読み出しトランジスタＲＴｒ＿ｎ＿ｍのドレインを読み出しビット線ＲＢＬ＿ｍに接続した構造とする。ここで、読み出しビット線ＲＢＬ＿ｍの電位はフリップフロップ回路ＦＦ＿ｍのような反転増幅回路に入力され、反転増幅回路によって反転された電位が書き込みビット線ＷＢＬ＿ｍに出力される構造とする。 （もっと読む）

【課題】微細化した場合でもメモリセルの絶縁耐圧を確保し精密なしきい値分布を制御可能なセル構造を実現する。
【解決手段】半導体基板Ｓの表面層に形成された複数の素子分離絶縁膜ＤＩと、素子分離絶縁膜ＤＩに画定された複数の素子領域ＡＡと、トンネル酸化膜１０を介して半導体基板Ｓ上に形成された電荷蓄積層ＦＧとゲート絶縁膜２０を介して電荷蓄積層ＦＧ上に形成された制御ゲートＣＧとをそれぞれ含む複数のゲート構造と、前記ゲート構造直下の半導体基板Ｓの表面層を間に挟むように素子領域ＡＡに形成された複数の不純物拡散層ＩＤＬと、前記ゲート構造の間を埋め込むように酸化シリコンで形成された絶縁膜６０と、前記ゲート構造の側壁に接するように窒化シリコンで形成された絶縁膜４０と、を備える不揮発性半導体記憶装置において、ゲート絶縁膜４０の底面を、電荷蓄積層ＦＧの高さの少なくとも半分以上半導体基板Ｓの表面から離隔させる。 （もっと読む）

【課題】浮遊ゲート電極膜と制御ゲート電極膜との間に設ける電極間絶縁膜の絶縁特性をより一層改善する。
【解決手段】本実施形態の半導体装置は、半導体基板と、前記半導体基板にゲート絶縁膜を介して形成された電荷蓄積層と、前記電荷蓄積層の上に形成され、シリコン窒化膜を２層のシリコン酸化膜で挟んだ積層構造を含む複数層構造で構成された電極間絶縁膜と、前記電極間絶縁膜上に形成された制御電極層とを備え、前記電極間絶縁膜の前記シリコン窒化膜について、前記電荷蓄積層の上面部分上の前記シリコン窒化膜の膜厚を、前記電荷蓄積層の側面部分上の前記シリコン窒化膜よりも薄くし、前記シリコン窒化膜上に形成された前記シリコン酸化膜について、前記電荷蓄積層の上面部分上の前記シリコン酸化膜の膜厚を、前記電荷蓄積層の側面部分上の前記シリコン酸化膜よりも厚くした。 （もっと読む）

【課題】特性を向上させる不揮発性メモリを有する半導体装置を提供する。
【解決手段】半導体装置を、制御ゲート電極ＣＧと、制御ゲート電極ＣＧと隣合うように配置されたメモリゲート電極ＭＧと、絶縁膜３と、その内部に電荷蓄積部を有する絶縁膜５と、を有するよう構成する。このうち、メモリゲート電極ＭＧは、絶縁膜５上に位置する第１シリコン領域６ａと、第１シリコン領域６ａの上方に位置する第２シリコン領域６ｂと、を有するシリコン膜よりなり、第２シリコン領域６ｂは、ｐ型不純物を含有し、第１シリコン領域６ａのｐ型不純物の濃度は、第２シリコン領域６ｂのｐ型不純物の濃度よりも低く構成する。 （もっと読む）

【課題】半導体デバイスの製造に関し、トンネル酸化物の厚さ制御を改良する工程を含む、フローティングゲートメモリデバイスの製造方法を提供する。
【解決手段】フローティングゲートメモリ構造を作製する方法に関し、フローティングゲートは単結晶半導体材料からなり、トンネル酸化物層２の上に横方向に成長する、選択エピタキシャル成長により、単結晶基板上にエピタキシャル成長される。基板の洗浄中に、トンネル酸化物層２が保護層３により保護される。これにより、トンネル酸化物層２の厚さの制御が確実になる。また、フローティングゲートメモリ構造９に作製方法に関し、横側の上に熱成長酸化物層を備えた柱状のフローティングゲート構造９が形成される。 （もっと読む）

【課題】隣接する浮遊ゲート電極間の間隔を増大させることなく、隣接する浮遊ゲート電極間の寄生容量を低減する。
【解決手段】トレンチ２内に埋め込まれた第２の埋め込み絶縁膜４の一部が除去されることで、ワード線方向ＤＷに隣接する浮遊ゲート電極６間に空隙ＡＧ１が形成され、浮遊ゲート電極６間が完全に埋め込まれないようにして制御ゲート電極８間にカバー絶縁膜１０が掛け渡されることで、ビット線方向にＤＢに隣接する浮遊ゲート電極６間に空隙ＡＧ２が形成されている。 （もっと読む）

【課題】隣接する浮遊ゲート電極間の間隔を増大させることなく、隣接する浮遊ゲート電極間の寄生容量を低減する。
【解決手段】レンチ２内に埋め込まれた埋め込み絶縁膜３の一部を除去することで、ワード線方向ＤＷに隣接する浮遊ゲート電極６間に空隙ＡＧ１を形成し、空隙ＡＧ１は、制御ゲート電極８下に潜るようにしてトレンチ２に沿って連続して形成する。 （もっと読む）

【課題】ＳＲＡＭは高速で省電力なメモリであるが、携帯機器等で使用するにはさらなる省電力化が求められる。
【解決手段】オフ抵抗が極めて高いトランジスタを書き込みトランジスタとし、書き込みトランジスタのドレインを書き込みビット線に、ソースをＣＭＯＳインバータの入力に接続し、読み出しトランジスタのドレインを読み出しビット線に、ソースをＣＭＯＳインバータの出力に接続したメモリセルを用いる。書き込みトランジスタのソースにはキャパシタを意図的に設けてもよいが、ＣＭＯＳインバータのゲート容量あるいはＣＭＯＳインバータの正極や負極との間の寄生容量等を用いることもできる。データの保持はこれらのキャパシタに蓄積された電荷によっておこなえるため、ＣＭＯＳインバータの電源間の電位差を０とできる。このため、ＣＭＯＳインバータの正負極間を流れるリーク電流がなくなり、消費電力を低減できる。 （もっと読む）

【課題】コンタクトプラグ同士のショートや、コンタクトプラグ間の耐圧の低下を抑制しつつ、チップ面積の増大を抑制する。
【解決手段】半導体記憶装置は、基板１０１と、前記基板内において、前記基板の主面に平行な第１方向に延びるように区画された複数の素子領域１１１とを備える。前記装置は、前記基板上に、前記第１方向に垂直な第２方向に延びるように形成された複数の選択ゲートＳＧ_Ｄ、ＳＧ_Ｄ’と、前記基板上において前記選択ゲート間に設けられており、個々の前記素子領域１１１上に形成された複数のコンタクトプラグＣＷを含むコンタクト領域Ｒ_Ｄとを備える。前記コンタクト領域Ｒ_Ｄは、Ｎ個（Ｎは２以上の整数）の前記コンタクトプラグＣＷが、連続するＮ本の前記素子領域１１１上に、前記第１及び第２方向に非平行な直線上に並ぶように形成された部分領域Ｒ１、Ｒ２を複数有する。前記Ｎの値は、前記部分領域ごとに異なる値に設定される。 （もっと読む）

【課題】下部電極、上部電極およびそれらの間の絶縁膜により構成される容量素子の下部電極および上部電極間の耐圧を向上させる。
【解決手段】上部電極ＴＥならびに上部電極ＴＥのそれぞれの側壁の側壁酸化膜９およびサイドウォール１０と下部電極ＢＥとの間にＯＮＯ膜ＩＦを連続的に形成し、また、上部電極ＴＥの側壁に、側壁酸化膜９を介して真性半導体膜からなるサイドウォール１０を形成することにより、下部電極ＢＥおよび上部電極ＴＥ間にリーク電流が発生することを防ぐ。 （もっと読む）

【課題】スタック構造のゲート電極を有する不揮発性メモリの低電圧動作化・低消費電力化を実現しうる半導体装置の製造方法を提供する。
【解決手段】素子分離絶縁膜上に第１の導電膜を形成し、素子領域上に第１の絶縁膜を形成し、第１の絶縁膜上及び第１の導電膜が形成された素子分離絶縁膜上に第２の導電膜を形成し、第２の導電膜及び第１の導電膜をパターニングし、第２の導電膜により形成された第１の部分が素子領域上に位置し、第１の導電膜と第２の導電膜の積層膜により形成された第２の部分が素子分離絶縁膜上に位置するフローティングゲートを形成し、フローティングゲート上に第２の絶縁膜を形成し、第２の絶縁膜上にコントロールゲートを形成する。 （もっと読む）

【課題】半導体メモリの構造の簡略化と製造プロセスの簡易化とを実現する。
【解決手段】半導体基板と、半導体基板内に形成され、かつ互いに直交する第１及び第２の方向にそれぞれ延在する第１及び第２のソース領域１０４、１０９とを有する半導体メモリ。第１及び第２のソース領域はそれぞれ拡散領域であって、交差する部分で電気的に接続されている。また半導体メモリは、第２のソース領域１０９と同一方向に延在するビットライン１０８と、第２のソース領域１０９上に形成されたソースラインとを有し、ソースラインと第２のソース領域１０９とのコンタクトと、ビットライン１０８と半導体基板内に形成されたドレイン領域とのコンタクトとは直線状に配置されている。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の性能を向上させる。
【解決手段】スプリットゲート型の不揮発性メモリは、半導体基板１上に絶縁膜３を介して形成された制御ゲート電極ＣＧと、半導体基板１上に電荷蓄積部を有する絶縁膜５を介して形成されたメモリゲート電極ＭＧとを有しており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側面２２上に絶縁膜５を介してサイドウォールスペーサ状に形成されている。制御ゲート電極ＣＧは、メモリゲート電極ＭＧに絶縁膜５を介して隣接する側とは反対側の側面２１の下部２１ａが突出し、また、メモリゲート電極ＭＧに絶縁膜５を介して隣接する側の側面２２の下部２２ａが後退している。メモリゲート電極ＭＧは、制御ゲート電極ＣＧに絶縁膜５を介して隣接する側の側面２３の下部２３ａが突出している。 （もっと読む）