半導体記憶装置
【課題】チャネル領域にソース領域及びドレイン領域を形成せずに、信頼性が高い動作が可能な半導体記憶装置を提供する。
【解決手段】実施形態によれば、半導体記憶装置は、第１の方向に延びる同一導電形のチャネル領域と、チャネル領域上に設けられた第１の絶縁膜と、第１の絶縁膜上に設けられた複数の浮遊ゲートと、浮遊ゲートの上に設けられた第２の絶縁膜と、第２の絶縁膜の上に設けられた制御ゲートとを備えている。複数の浮遊ゲートは第１の方向及びこれに交差する第２の方向に分断されている。制御ゲートは第１の方向に対して交差する第２の方向に延びている。浮遊ゲートのフリンジ電界によって、第１の方向で隣り合う浮遊ゲート間の下のチャネル領域の表面に反転層が形成される。
【解決手段】実施形態によれば、半導体記憶装置は、第１の方向に延びる同一導電形のチャネル領域と、チャネル領域上に設けられた第１の絶縁膜と、第１の絶縁膜上に設けられた複数の浮遊ゲートと、浮遊ゲートの上に設けられた第２の絶縁膜と、第２の絶縁膜の上に設けられた制御ゲートとを備えている。複数の浮遊ゲートは第１の方向及びこれに交差する第２の方向に分断されている。制御ゲートは第１の方向に対して交差する第２の方向に延びている。浮遊ゲートのフリンジ電界によって、第１の方向で隣り合う浮遊ゲート間の下のチャネル領域の表面に反転層が形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体基板表面に、その表面の導電形とは逆導電形のソース領域及びドレイン領域が形成された不揮発性半導体記憶装置において、微細化が進むと、不純物量のばらつきに対して閾値が敏感に変動しやすくなる。また、制御ゲート加工後に、イオン注入法により制御ゲート間ギャップに不純物を注入することでソース領域及びドレイン領域を形成する方法では、微細化が進むと、狭い制御ゲート間ギャップに不純物を注入することになる。これは、ソース領域及びドレイン領域における不純物プロファイルの制御性の悪化をまねき、閾値がばらつく原因となりうる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１７３８２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
チャネル領域にソース領域及びドレイン領域を形成せずに、信頼性が高い動作が可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体記憶装置は、第１の方向に延びる同一導電形のチャネル領域と、前記チャネル領域上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられた複数の浮遊ゲートと、前記浮遊ゲートの上に設けられた第２の絶縁膜と、前記第２の絶縁膜の上に設けられた制御ゲートと、を備えている。
前記複数の浮遊ゲートは、前記第１の方向及び前記第１の方向に対して交差する第２の方向に分断されている。
前記制御ゲートは、前記第１の方向に対して交差する第２の方向に延びている。
前記浮遊ゲートのフリンジ電界によって、前記第１の方向で隣り合う前記浮遊ゲート間の下の前記チャネル領域の表面に反転層が形成される。
【図面の簡単な説明】
【０００６】
【図１】実施形態の半導体記憶装置における主な要素の平面レイアウトを例示する模式平面図。
【図２】図１におけるＡ−Ａ’断面に対応する模式断面図。
【図３】図１におけるＢ−Ｂ’断面に対応する模式断面図。
【図４】図２の断面における要部の拡大図。
【図５】図４（ｂ）の断面構造部に対応する部分の他の具体例を示す模式断面図。
【図６】図４（ｂ）の断面構造部に対応する部分のさらに他の具体例を示す模式断面図。
【図７】図４（ａ）の断面構造部に対応する部分の他の具体例を示す模式断面図。
【図８】図３の断面構造部に対応する部分の他の具体例を示す模式断面図。
【図９】図２の断面に対応する部分の他の具体例を示す模式断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。また、以下の実施形態では、半導体としてシリコンを例示するが、他の半導体を用いてもよい。
【０００８】
図１は、実施形態の半導体記憶装置における主な要素の平面レイアウトを例示する模式平面図である。
図２は、図１におけるＡ−Ａ’断面に対応する模式断面図である。
図３は、図１におけるＢ−Ｂ’断面に対応する模式断面図である。
【０００９】
図２は、半導体基板１１の表面付近の断面を表す。半導体基板１１の表面、もしくは半導体基板１１の表面に形成されたｐ形ウェル層の表面には、ｐ形のチャネル領域１２が形成されている。チャネル領域１２は、第１の方向Ｘに延びている。また、図１に示すように、複数のチャネル領域１２が、第１の方向Ｘに対して交差（例えば直交）する第２の方向Ｙに並んで形成されている。なお、図３には２つのチャネル領域１２しか示されないが、第２の方向Ｙに複数のチャネル領域１２が並んでいる。
【００１０】
図３に示すように、第２の方向Ｙで隣り合うチャネル領域１２どうしは、例えばＳＴＩ（Shallow Trench Isolation）構造によって分離されている。すなわち、第２の方向Ｙで隣り合うチャネル領域１２間にはトレンチが形成され、そのトレンチ内に例えばシリコン酸化物等の絶縁体３５が埋め込まれている。
【００１１】
チャネル領域１２上には、第１の絶縁膜としてトンネル絶縁膜１３ａが設けられている。トンネル絶縁膜１３ａは、例えばシリコン酸化膜である。トンネル絶縁膜１３ａは、図２に示すように第１の方向Ｘに延びている。また、図３に示すように、トンネル絶縁膜１３ａは第２の方向Ｙに複数に分断されている。
【００１２】
トンネル絶縁膜１３ａ上には、複数の浮遊ゲートＦＧが設けられている。浮遊ゲートＦＧは、導電性を付与する不純物として例えばリンが添加された多結晶シリコン膜である。あるいは、浮遊ゲートＦＧとして、リンに加えさらにカーボンが添加されたシリコン、タングステン、窒化チタン、窒化タンタルなどを用いてもよい。
【００１３】
図２に示すように、複数の浮遊ゲートＦＧが第１の方向Ｘに分断されている。また、図３に示すように、複数の浮遊ゲートＦＧは、第２の方向Ｙにも分断されている。
【００１４】
浮遊ゲートＦＧの上には、第２の絶縁膜として層間絶縁膜２１が設けられている。層間絶縁膜２１は、トンネル絶縁膜１３ａよりも比誘電率の高い材料からなる。層間絶縁膜２１として、例えば、酸化シリコン、窒化シリコン、ランタンアルミネート、ランタンシリケート、ランタンアルミシリケート、酸化アルミニウム、ハフニウムアルミネート、ハフニウムシリケート、酸化亜鉛、酸化タンタル、酸化ストロンチウム、窒化シリコン、酸化マグネシウム、酸化イットリウム、酸化ハフニウム、酸化ジルコニウム、酸化ビスマスの少なくともいずれか１つを用いることができる。または、それら複数の混合物または複合膜、それらのうち酸化シリコン以外のものと酸化シリコンとの複合膜なども、層間絶縁膜２１として用いることができる。
【００１５】
層間絶縁膜２１は、図２に示すように、第１の方向Ｘに複数に分断されている。また、層間絶縁膜２１は、図３に示すように、第２の方向Ｙに延びている。
【００１６】
層間絶縁膜２１上には、制御ゲートＣＧが設けられている。制御ゲートＣＧは、浮遊ゲートＦＧと同じ材料を用いることができる。図２に示すように、制御ゲートＣＧは、第１の方向Ｘに複数に分断されている。また、図１及び図３に示すように、制御ゲートＣＧは、第２の方向Ｙに延びている。
【００１７】
図３に示すように、第２の方向Ｙで隣り合う浮遊ゲートＦＧ間およびトンネル絶縁膜１３ａ間には、絶縁体３５が設けられている。また、図２に示すように、第１の方向Ｘで隣り合う浮遊ゲートＦＧ間および層間絶縁膜２１間にも、誘電体５０が設けられている。
【００１８】
浮遊ゲートＦＧは、制御ゲートＣＧと活性領域１２との交差部に位置する。すなわち、半導体基板１１上に、複数のメモリセルＭＣ（以下、単にセルとも言う。）がマトリクス状にレイアウトされている。１つのセルＭＣは、そのまわりを絶縁体で囲まれた１つの浮遊ゲートＦＧを含む。
【００１９】
浮遊ゲートＦＧは、絶縁体で覆われ、電気的にどこにも接続されていない。そのため、電源を切っても、浮遊ゲートＦＧ内に蓄積された電子は浮遊ゲートＦＧから漏れ出さず、また新たに入ることもない。すなわち、本実施形態の半導体記憶装置は、電源を供給することなくデータを保持することができる不揮発性半導体記憶装置である。
【００２０】
複数のセルＭＣは、第１の方向Ｘに直列接続され、セル列を構成する。さらに、セル列の第１の方向Ｘの両端には、選択ゲートトランジスタが接続されている。セル列及び選択ゲートトランジスタは、図２に示すソース線ＳＬとビット線ＢＬとの間に直列接続され、メモリストリングを構成する。なお、図１においては、ソース線ＳＬ及びビット線ＢＬの図示は省略している。
【００２１】
図２に示すように、ソース線ＳＬは、ソース線コンタクトＣＳＬ及びｎ＋形半導体領域１４ａを介して、チャネル領域１２に接続されている。ｎ＋形半導体領域１４ａは、セル列の一方の端のチャネル領域１２の表面に形成されている。ソース線コンタクトＣＳＬは、ｎ＋形半導体領域１４ａ上に設けられ、ｎ＋形半導体領域１４ａと電気的に接続している。
【００２２】
セル列とｎ＋形半導体領域１４ａとの間に、ソース側選択トランジスタが設けられている。ソース側選択トランジスタは、ソース側選択ゲートＳＧＳを有する。ソース側選択ゲートＳＧＳは、セル列の第１の方向Ｘにおける外側で、ゲート絶縁膜１３ｂを介してチャネル領域１２上に設けられている。
【００２３】
ソース側選択ゲートＳＧＳはセル列の最も端の浮遊ゲートＦＧ及び制御ゲートＣＧに対して離間し、セル列とソース側選択ゲートＳＧＳとの間には誘電体６０が設けられている。誘電体６０の第１の方向Ｘの幅は、セルＭＣ間の誘電体５０の第１の方向Ｘの幅よりも大きい。あるいは、セル列とソース側選択ゲートＳＧＳ間の誘電体６０の第１の方向Ｘの幅と、セルＭＣ間の誘電体５０の第１の方向Ｘの幅とは同じであってもよい。
【００２４】
ソース側選択ゲートＳＧＳは、第１の部分３１と第２の部分３２とを有する。第１の部分３１は、セルＭＣの浮遊ゲートＦＧと同じ工程及び同じ材料で形成され、ゲート絶縁膜１３ｂ上に設けられている。第２の部分３２は、セルＭＣの制御ゲートＣＧと同じ工程及び同じ材料で形成される。第１の部分３１と第２の部分３２との間には、セルＭＣの層間絶縁膜２１と同じ工程及び同じ材料で形成された層間絶縁膜２１が設けられている。ただし、第１の部分３１と第２の部分３２とは、層間絶縁膜２１の一部を貫通するコンタクト部３３を介して接続されている。
【００２５】
ｎ＋形半導体領域１４ａを第１の方向Ｘに挟んで一対のソース側選択ゲートＳＧＳが設けられ、それぞれのソース側選択ゲートＳＧＳは、それぞれ異なるセル列をソース線ＳＬと接続可能にする。すなわち、複数のメモリストリング間でソース線ＳＬを共有している。
【００２６】
ビット線ＢＬは、ビット線コンタクトＣＢＬ及びｎ＋形半導体領域１４ｂを介して、チャネル領域１２に接続されている。ｎ＋形半導体領域１４ｂは、セル列の他方の端のチャネル領域１２の表面に形成されている。ビット線コンタクトＣＢＬは、ｎ＋形半導体領域１４ｂ上に設けられ、ｎ＋形半導体領域１４ｂと電気的に接続している。
【００２７】
セル列とｎ＋形半導体領域１４ｂとの間に、ドレイン側選択トランジスタが設けられている。ドレイン側選択トランジスタは、ドレイン側選択ゲートＳＧＤを有する。ドレイン側選択ゲートＳＧＤは、セル列の第１の方向Ｘにおける外側で、ゲート絶縁膜１３ｃを介してチャネル領域１２上に設けられている。
【００２８】
ドレイン側選択ゲートＳＧＤはセル列の最も端の浮遊ゲートＦＧ及び制御ゲートＣＧに対して離間し、セル列とドレイン側選択ゲートＳＧＤとの間には誘電体６０が設けられている。誘電体６０の第１の方向Ｘの幅は、セルＭＣ間の誘電体５０の第１の方向Ｘの幅よりも大きい。あるいは、セル列とドレイン側選択ゲートＳＧＤ間の誘電体６０の第１の方向Ｘの幅と、セルＭＣ間の誘電体５０の第１の方向Ｘの幅とは同じであってもよい。
【００２９】
ドレイン側選択ゲートＳＧＤは、第１の部分４１と第２の部分４２とを有する。第１の部分４１は、セルＭＣの浮遊ゲートＦＧと同じ工程及び同じ材料で形成され、ゲート絶縁膜１３ｃ上に設けられている。第２の部分４２は、セルＭＣの制御ゲートＣＧと同じ工程及び同じ材料で形成される。第１の部分４１と第２の部分４２との間には、セルＭＣの層間絶縁膜２１と同じ工程及び同じ材料で形成された層間絶縁膜２１が設けられている。ただし、第１の部分４１と第２の部分４２とは、層間絶縁膜２１の一部を貫通するコンタクト部４３を介して接続されている。
【００３０】
ｎ＋形半導体領域１４ｂを第１の方向Ｘに挟んで一対のドレイン側選択ゲートＳＧＤが設けられ、それぞれのドレイン側選択ゲートＳＧＤは、それぞれ異なるセル列をビット線ＢＬと接続可能にする。すなわち、複数のメモリストリング間でビット線ＢＬを共有している。
【００３１】
図１に示すように、ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、およびソース線コンタクトＣＳＬは、第２の方向Ｙに延びている。ソース線ＳＬは、第２の方向Ｙに並ぶ複数のチャネル領域１２を横切ってレイアウトされ、複数のチャネル領域１２が共通のソース線ＳＬに接続可能である。ビット線ＢＬは、図２に示すように、第１の方向Ｘに延びている。第２の方向Ｙに並ぶ複数のチャネル領域１２の本数に対応して、複数本のビット線ＢＬが設けられている。
【００３２】
制御ゲートＣＧ上、ソース側選択ゲートＳＧＳ上およびドレイン側選択ゲートＳＧＤ上には、層間絶縁膜７０が設けられ、その層間絶縁膜７０上にビット線ＢＬが設けられている。ソース線ＳＬは、層間絶縁膜７０に覆われ、ビット線ＢＬ及びソース側選択ゲートＳＧＳに対して絶縁されている。
【００３３】
セル列の下、ソース側選択ゲートＳＧＳの下、セル列とソース側選択ゲートＳＧＳとの間の部分の下、ドレイン側選択ゲートＳＧＤの下、およびセル列とドレイン側選択ゲートＳＧＤとの間の部分の下に、ｐ形のチャネル領域１２が連続して形成されている。すなわち、両端にｎ＋形半導体領域１４ａ、１４ｂを有する１つのメモリストリングにおいて、それらｎ＋形半導体領域１４ａ、１４ｂ間のチャネル領域１２は同一導電形（ｐ形）である。そのチャネル領域１２は、ソース線ＳＬとビット線ＢＬとの間に電流を流す経路として機能する。
【００３４】
制御ゲートＣＧに所望の電位（正電位）が与えられると、層間絶縁膜２１を介して制御ゲートＣＧと容量結合している浮遊ゲートＦＧにも電位が与えられる。この浮遊ゲートＦＧの電位により、チャネル領域１２において、トンネル絶縁膜１３ａを介して浮遊ゲートＦＧの下に存在する領域に反転層（ｎ形チャネル）が形成される。
【００３５】
また、本実施形態では、図４（ａ）に示すように、浮遊ゲートＦＧのフリンジ電界によって、第１の方向Ｘで隣り合う浮遊ゲートＦＧ間の下のチャネル領域１２ａの表面にも反転層（ｎ形チャネル）が形成される。浮遊ゲートＦＧのフリンジ電界による電気力線を、図４（ａ）において模式的に矢印で表す。
【００３６】
これにより、浮遊ゲートＦＧの直下に生じた反転層と、第１の方向Ｘで隣り合う浮遊ゲートＦＧ間の下の領域１２ａに生じた反転層とを、第１の方向Ｘにつなげることが可能となる。すなわち、本実施形態では、チャネル領域１２の延びる第１の方向Ｘで隣り合う浮遊ゲートＦＧ間の下の領域１２ａに、チャネル領域１２とは逆導電形（ｎ形）の不純物拡散領域（ソース領域及びドレイン領域）を形成しなくても、十分なオン電流を得て正常動作が可能である。
【００３７】
本実施形態では、浮遊ゲートＦＧ間の下のチャネル領域１２ａにソース領域及びドレイン領域が形成されないため、それら領域の不純物量のばらつきを原因とする閾値のばらつきを回避できる。
【００３８】
また、上記ソース領域及びドレイン領域は、一般に、制御ゲートＣＧの加工後、イオン注入法により形成される。特にセルＭＣの微細化が進むと、そのイオン注入時に、狭いセルＭＣ間ギャップに不純物が注入されることになり、ラインアンドスペースのばらつきと相まって不純物プロファイル制御が困難になる。しかし、本実施形態では、セルＭＣ間にイオン注入をしなくてよいので、不純物プロファイルのばらつきを原因とする閾値のばらつきを回避することができる。
【００３９】
図４（ｂ）は、セル列とソース側選択ゲートＳＧＳとの間の部分、もしくはセル列とドレイン側選択ゲートＳＧＤとの間の部分の断面を表す。なお、図４（ｂ）においては、ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとを区別せず、単に選択ゲートＳＧと表している。すなわち、選択ゲートＳＧは、ソース側選択ゲートＳＧＳまたはドレイン側選択ゲートＳＧＤに対応する。
【００４０】
チャネル領域１２において、セル列と選択ゲートＳＧとの間の下の領域１２ｂにもｎ形不純物の拡散領域が形成されていない。すなわち、セル列と選択ゲートＳＧとの間の下の領域１２ｂもｐ形である。
【００４１】
そして、セル列における最も選択ゲートＳＧ側の端にある浮遊ゲートＦＧのフリンジ電界、および選択ゲートＳＧのフリンジ電界によって、セル列と選択ゲートＳＧ間の下の領域１２ｂにも反転層（ｎ形チャネル）が形成される。それらフリンジ電界による電気力線を、図４（ｂ）において模式的に矢印で表す。
【００４２】
これにより、浮遊ゲートＦＧの下に生じた反転層、隣り合う浮遊ゲートＦＧ間の下の領域１２ａに生じた反転層、選択ゲートＳＧの下に生じた反転層、およびセル列と選択ゲートＳＧ間の下の領域１２ｂに生じた反転層とをつなげることが可能となる。
【００４３】
すなわち、セル列と選択ゲートＳＧ間の下の領域１２ｂに、チャネル領域１２とは逆導電形（ｎ形）の不純物拡散領域を形成しなくても、セル列のチャネルを、ソース線ＳＬ及びビット線ＢＬに電気的に接続することができる。
【００４４】
本実施形態では、前述したように、セル列のチャネル領域１２に不純物拡散領域を形成するためのイオン注入が不要になる。さらに、セル列と選択ゲートＳＧ間の下の領域１２ｂにもイオン注入が不要になる。この結果、工程数を削減でき、コストを低減できる。
【００４５】
なお、プロセス上、セルＭＣ間の第１の方向Ｘのピッチよりも、セルＭＣと選択ゲートＳＧとの間の距離が広くなる傾向がある。したがって、セルＭＣ間に比べて第１の方向Ｘの幅が広くなる上記領域１２ｂにおいては、フリンジ電界により誘起される電子密度が不十分になりやすく、これはオン電流低下の原因となり得る。
【００４６】
したがって、セル列の最も端の浮遊ゲートＦＧと選択ゲートＳＧとの間には、セルＭＣ間に設けられた誘電体５０よりも比誘電率が高い誘電体６０を設けることが望ましい。誘電体５０、６０として、１種類の膜に限らず、複数種の膜の複合膜を用いることがある。その場合、誘電体６０の平均の比誘電率が、誘電体５０の平均の比誘電率よりも高くなるようにする。
【００４７】
比誘電率が高い誘電体６０を用いることで、セル列の端の浮遊ゲートＦＧと領域１２ｂ間の容量、および選択ゲートＳＧと領域１２ｂ間の容量を増大させることができる。これにより、セルＭＣ間に比べて広い領域１２ｂにも、フリンジ電界によって十分な密度の電子を誘起することができる。
【００４８】
例えば、図５（ｂ）に示すように、セルＭＣ間には空隙８０が形成されている。空隙８０には、例えば窒素等の不活性気体が含まれる。セルＭＣと選択ゲートＳＧ間の誘電体５５ａ、５５ｂは、空隙８０に含まれる気体よりも比誘電率が高いシリコン酸化物を含む。
【００４９】
浮遊ゲートＦＧ、制御ゲートＣＧおよび選択ゲートＳＧの加工後、図５（ａ）に示すように、例えばＣＶＤ（chemical vapor deposition）法で、浮遊ゲートＦＧ、制御ゲートＣＧ及び選択ゲートＳＧの露出部にシリコン酸化膜５５ａを形成する。このときの成膜条件（時間、ガス種、ガス流量、チャンバー内圧力など）を制御することで、セルＭＣ間に空隙８０を生じさせることができる。
【００５０】
その後、再び、例えばＣＶＤ法によって、シリコン酸化膜５５ｂを堆積させる。これにより、図５（ｂ）に示すように、セルＭＣと選択ゲートＳＧ間は、シリコン酸化膜５５ａ、５５ｂで埋まる。
【００５１】
セル列における隣り合う浮遊ゲートＦＧ間には、シリコン酸化膜よりも比誘電率が低い空隙８０が存在する。このため、隣り合う浮遊ゲートＦＧ間の容量結合による閾値変動などのセル間干渉を抑制できる。
【００５２】
セルＭＣ間の誘電体の平均の誘電率よりも、セルＭＣと選択ゲートＳＧ間の誘電体の平均の誘電率が相対的に高ければよい。
【００５３】
例えば、図６（ｂ）に示すように、セルＭＣ間の誘電体５５はシリコン酸化物を含み、セルＭＣと選択ゲートＳＧ間の誘電体５６はシリコン酸化物よりも比誘電率が高いシリコン窒化物を含む構造であってもよい。
【００５４】
浮遊ゲートＦＧ、制御ゲートＣＧおよび選択ゲートＳＧの加工後、図６（ａ）に示すように、例えばＣＶＤ法で、浮遊ゲートＦＧ、制御ゲートＣＧ及び選択ゲートＳＧの露出部にシリコン酸化膜５５を形成する。このとき、セルＭＣ間はシリコン酸化膜５５で埋める。セルＭＣ間に比べて間隔が広い、セルＭＣと選ゲートＳＧ間はシリコン酸化膜５５で埋まらないようにする。
【００５５】
その後、例えばＣＶＤ法によって、シリコン窒化膜５６を堆積させる。これにより、図６（ｂ）に示すように、セルＭＣと選択ゲートＳＧ間におけるシリコン酸化膜５５の内側をシリコン窒化膜５６で埋める。
【００５６】
再び図１を参照すると、浮遊ゲートＦＧとチャネル領域１２との間のトンネル絶縁膜１３ａ、ソース側選択ゲートＳＧＳとチャネル領域１２との間のゲート絶縁膜１３ｂ、およびドレイン側選択ゲートＳＧＤとチャネル領域１２との間のゲート絶縁膜１３ｃは、同工程で同材料で形成され、厚さも同じである。
【００５７】
また、制御ゲートＣＧと浮遊ゲートＦＧとは層間絶縁膜２１によって容量結合している。これに対して、ソース側選択ゲートＳＧＳでは、セルＭＣの浮遊ゲートＦＧに対応する第１の部分３１と、制御ゲートＣＧに対応する第２の部分３２とが直接接続されている。同様に、ドレイン側選択ゲートＳＧＤにおいても第１の部分４１と第２の部分４２とが直接接続されている。
【００５８】
したがって、セルＭＣの閾値と、選択トランジスタの閾値とを適切に調整するため、浮遊ゲートＦＧの下のチャネル領域１２のｐ形不純物濃度と、選択ゲートの下のチャネル領域１２のｐ形不純物濃度とが異なる。
【００５９】
すなわち、ソース側選択ゲートＳＧＳの下のチャネル領域（図２において破線で表す）１２ｃのｐ形不純物濃度は、セルＭＣのチャネル領域１２のｐ形不純物濃度と異なる。同様に、ドレイン側選択ゲートＳＧＤの下のチャネル領域（図２において破線で表す）１２ｄのｐ形不純物濃度は、セルＭＣのチャネル領域１２のｐ形不純物濃度と異なる。
【００６０】
選択ゲートの下のチャネル領域１２ｃ、１２ｄのｐ形不純物濃度が相対的に高くなる場合、その高不純物濃度のチャネル領域１２ｃ、１２ｄは選択ゲートの直下に制限され、セル列と選択ゲートとの間のチャネル領域にまで延びていないことが望ましい。セル列と選択ゲートとの間のチャネル領域に高不純物濃度のｐ形領域が存在しないことで、前述したフリンジ電界によって、十分な密度の電子誘起が可能となる。
【００６１】
本実施形態のセルＭＣは、制御ゲートＣＧと浮遊ゲートＦＧとを層間絶縁膜２１を介して積層させたスタックゲート（二重ゲート）構造を有する。このように二重にゲートが積層された構造のセルにおいては、制御ゲートＣＧよりもチャネル領域１２に近い浮遊ゲートＦＧのフリンジ電界を利用することが有効である。
【００６２】
以下、図７（ａ）、（ｂ）を参照して、浮遊ゲートＦＧのフリンジ電界の利用効果をより高める構造の一例について説明する。
【００６３】
例えば、スタックゲート加工時の異方性エッチング（例えば、ＲＩＥ（Reactive Ion Etching））の条件制御、あるいはスタックゲート間のトレンチのアスペクト比（幅に対する深さの比）の設計を適切にすることで、図７（ａ）に示すように、上部から下部（底部）にかけて漸次幅が小さくなるトレンチが、第１の方向Ｘで隣り合うスタックゲート間に形成される。
【００６４】
この結果、そのトレンチに隣接する浮遊ゲートＦＧ及び制御ゲートＣＧを含むスタックゲートは、トレンチとは逆に、上部から下部（底部）にかけて漸次幅が大きくなる。すなわち、そのスタックゲートの断面は台形状になる。
【００６５】
したがって、浮遊ゲートＦＧの第１の方向Ｘの最大幅は、制御ゲートＣＧの第１の方向Ｘの最大幅よりも大きく、また、浮遊ゲートＦＧにおけるチャネル領域１２側の下部の第１の方向Ｘの幅は、制御ゲートＣＧ側の上部の第１の方向Ｘの幅よりも大きい。スタックゲートにおいて、チャネル領域１２により近い部分のゲート幅が大きくなることで、セルＭＣ間の下のチャネル領域１２に対する浮遊ゲートＦＧのフリンジ電界の影響を高めることができる。
【００６６】
また、図７（ｂ）に示すように、第１の方向Ｘで隣り合う浮遊ゲートＦＧ間の誘電体の平均の比誘電率を、第１の方向Ｘで隣り合う制御ゲートＣＧ間の誘電体の平均の比誘電率よりも高くすることによっても、セルＭＣ間の下のチャネル領域１２に対する浮遊ゲートＦＧのフリンジ電界の影響を高めることができる。
【００６７】
図７（ｂ）において、例えば、浮遊ゲートＦＧ間にはシリコン酸化膜５０が設けられ、制御ゲートＣＧ間には、シリコン酸化膜よりも比誘電率が低い例えば窒素等の不活性気体を含む空隙８１が設けられている。これにより、浮遊ゲートＦＧと、セルＭＣ間の下のチャネル領域１２との結合容量を増大させて、浮遊ゲートＦＧのフリンジ電界を効果的にセルＭＣ間の下のチャネル領域１２に作用させることができる。
さらに、選択ゲートＳＧにおける層間絶縁膜２１よりも上の部分と、セル列との間にも空隙８１を形成してもよい。この場合も、よりチャネル領域１２に近い、選択ゲートＳＧにおける層間絶縁膜２１よりも下の部分のフリンジ電界を効果的に利用することが可能になる。
【００６８】
また、浮遊ゲートＦＧとしてシリコン膜を用いた場合、例えばカーボンを添加させると、浮遊ゲートＦＧの空乏化を抑制できる可能性がある。これにより、浮遊ゲートＦＧとチャネル領域１２間の実効絶縁膜厚さの増大を抑制できる。この結果、浮遊ゲートＦＧの下端が実質的にチャネル領域１２に近づき、浮遊ゲートＦＧのフリンジ電界を効果的にセルＭＣ間の下のチャネル領域１２に作用させることができる。
チャネル領域１２に対する浮遊ゲートＦＧのフリンジ電界の影響を強くするためには、浮遊ゲートＦＧにおいてトンネル絶縁膜１３側の下部での空乏化を抑えることが有効である。したがって、カーボンは、浮遊ゲートＦＧにおけるトンネル絶縁膜１３側の下部に添加することが好ましい。例えば、シリコンを用いた浮遊ゲートＦＧの構造として、トンネル絶縁膜１３に接する部分に設けられたカーボンを含む第１の層と、その第１の層上に設けられたカーボンを含まない第２の層との積層構造を採用することができる。
【００６９】
あるいは、浮遊ゲートＦＧとして金属膜を用いた場合も、浮遊ゲートＦＧの空乏化を抑制することができ、浮遊ゲートＦＧのフリンジ電界を効果的にセルＭＣ間の下のチャネル領域１２に作用させることができる。
【００７０】
図８は、セルＭＣの構造の他の具体例を表す。図８は、図３の断面構造部に対応し、すなわち、図１におけるＢ−Ｂ’断面に対応する。
【００７１】
この構造においても、浮遊ゲートＦＧと制御ゲートＣＧとの間に設けられた層間絶縁膜９１は、第１の方向Ｘでは複数に分断され、第２の方向Ｙにはつながっている。さらに、浮遊ゲートＦＧにおいて、第２の方向Ｙで隣り合う他の浮遊ゲートＦＧに対向する側面の一部にも、層間絶縁膜９１が設けられている。
【００７２】
層間絶縁膜９１を、浮遊ゲートＦＧ上にだけでなく、側面にも設けることで、層間絶縁膜９１を介した浮遊ゲートＦＧと制御ゲートＣＧ間の容量を大きくできる。この結果、書き込み電圧の低電圧化を図れる。
【００７３】
また、浮遊ゲートＦＧと制御ゲートＣＧとの結合容量を増大させることで、制御ゲートＣＧに与える電位をそれほど高めなくても、浮遊ゲートＦＧのフリンジ電界によってセルＭＣ間の下のチャネル領域１２に十分な密度の電子を誘起することが可能になる。
また、本実施形態では、図３に示す構造に比べて、浮遊ゲートＦＧの高さ方向のサイズが増大する。その分、チャネル領域１２に対する浮遊ゲートＦＧのフリンジ電界の影響力が高まる。
【００７４】
また、第２の方向Ｙで隣り合う浮遊ゲートＦＧ間に、制御ゲートＣＧの一部が、層間絶縁膜９１を介在させて設けられている。その制御ゲートＣＧのシールド効果によって、隣り合う浮遊ゲートＦＧ間の容量結合によるセル間干渉を抑制できる。
【００７５】
図９に示すように、セル列とソース側選択ゲートＳＧＳとの間の下の領域に、ｎ形不純物の拡散領域２５が形成されていてもよい。同様に、セル列とドレイン側選択ゲートＳＧＤとの間の下の領域に、ｎ形不純物の拡散領域２６が形成されていてもよい。
前述した実施形態において、ｐ形として説明した領域がｎ形であり、且つｎ形として説明した領域がｐ形であってもよい。すなわち、第１の方向Ｘにｎ形のチャネル領域が延びている構造であってもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７６】
１１…半導体基板、１２…チャネル領域、１３ａ…トンネル絶縁膜、１３ｂ，１３ｃ…ゲート絶縁膜、２１，９１…層間絶縁膜、５５ａ，５５ｂ…シリコン酸化膜、５６…シリコン窒化膜、８０…空隙、ＣＧ…制御ゲート、ＦＧ…浮遊ゲート、ＳＧＳ…ソース側選択トランジスタ、ＳＧＤ…ドレイン側選択トランジスタ、ＳＬ…ソース線、ＢＬ…ビット線、ＭＣ…メモリセル
【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体基板表面に、その表面の導電形とは逆導電形のソース領域及びドレイン領域が形成された不揮発性半導体記憶装置において、微細化が進むと、不純物量のばらつきに対して閾値が敏感に変動しやすくなる。また、制御ゲート加工後に、イオン注入法により制御ゲート間ギャップに不純物を注入することでソース領域及びドレイン領域を形成する方法では、微細化が進むと、狭い制御ゲート間ギャップに不純物を注入することになる。これは、ソース領域及びドレイン領域における不純物プロファイルの制御性の悪化をまねき、閾値がばらつく原因となりうる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１７３８２２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
チャネル領域にソース領域及びドレイン領域を形成せずに、信頼性が高い動作が可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態によれば、半導体記憶装置は、第１の方向に延びる同一導電形のチャネル領域と、前記チャネル領域上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられた複数の浮遊ゲートと、前記浮遊ゲートの上に設けられた第２の絶縁膜と、前記第２の絶縁膜の上に設けられた制御ゲートと、を備えている。
前記複数の浮遊ゲートは、前記第１の方向及び前記第１の方向に対して交差する第２の方向に分断されている。
前記制御ゲートは、前記第１の方向に対して交差する第２の方向に延びている。
前記浮遊ゲートのフリンジ電界によって、前記第１の方向で隣り合う前記浮遊ゲート間の下の前記チャネル領域の表面に反転層が形成される。
【図面の簡単な説明】
【０００６】
【図１】実施形態の半導体記憶装置における主な要素の平面レイアウトを例示する模式平面図。
【図２】図１におけるＡ−Ａ’断面に対応する模式断面図。
【図３】図１におけるＢ−Ｂ’断面に対応する模式断面図。
【図４】図２の断面における要部の拡大図。
【図５】図４（ｂ）の断面構造部に対応する部分の他の具体例を示す模式断面図。
【図６】図４（ｂ）の断面構造部に対応する部分のさらに他の具体例を示す模式断面図。
【図７】図４（ａ）の断面構造部に対応する部分の他の具体例を示す模式断面図。
【図８】図３の断面構造部に対応する部分の他の具体例を示す模式断面図。
【図９】図２の断面に対応する部分の他の具体例を示す模式断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。また、以下の実施形態では、半導体としてシリコンを例示するが、他の半導体を用いてもよい。
【０００８】
図１は、実施形態の半導体記憶装置における主な要素の平面レイアウトを例示する模式平面図である。
図２は、図１におけるＡ−Ａ’断面に対応する模式断面図である。
図３は、図１におけるＢ−Ｂ’断面に対応する模式断面図である。
【０００９】
図２は、半導体基板１１の表面付近の断面を表す。半導体基板１１の表面、もしくは半導体基板１１の表面に形成されたｐ形ウェル層の表面には、ｐ形のチャネル領域１２が形成されている。チャネル領域１２は、第１の方向Ｘに延びている。また、図１に示すように、複数のチャネル領域１２が、第１の方向Ｘに対して交差（例えば直交）する第２の方向Ｙに並んで形成されている。なお、図３には２つのチャネル領域１２しか示されないが、第２の方向Ｙに複数のチャネル領域１２が並んでいる。
【００１０】
図３に示すように、第２の方向Ｙで隣り合うチャネル領域１２どうしは、例えばＳＴＩ（Shallow Trench Isolation）構造によって分離されている。すなわち、第２の方向Ｙで隣り合うチャネル領域１２間にはトレンチが形成され、そのトレンチ内に例えばシリコン酸化物等の絶縁体３５が埋め込まれている。
【００１１】
チャネル領域１２上には、第１の絶縁膜としてトンネル絶縁膜１３ａが設けられている。トンネル絶縁膜１３ａは、例えばシリコン酸化膜である。トンネル絶縁膜１３ａは、図２に示すように第１の方向Ｘに延びている。また、図３に示すように、トンネル絶縁膜１３ａは第２の方向Ｙに複数に分断されている。
【００１２】
トンネル絶縁膜１３ａ上には、複数の浮遊ゲートＦＧが設けられている。浮遊ゲートＦＧは、導電性を付与する不純物として例えばリンが添加された多結晶シリコン膜である。あるいは、浮遊ゲートＦＧとして、リンに加えさらにカーボンが添加されたシリコン、タングステン、窒化チタン、窒化タンタルなどを用いてもよい。
【００１３】
図２に示すように、複数の浮遊ゲートＦＧが第１の方向Ｘに分断されている。また、図３に示すように、複数の浮遊ゲートＦＧは、第２の方向Ｙにも分断されている。
【００１４】
浮遊ゲートＦＧの上には、第２の絶縁膜として層間絶縁膜２１が設けられている。層間絶縁膜２１は、トンネル絶縁膜１３ａよりも比誘電率の高い材料からなる。層間絶縁膜２１として、例えば、酸化シリコン、窒化シリコン、ランタンアルミネート、ランタンシリケート、ランタンアルミシリケート、酸化アルミニウム、ハフニウムアルミネート、ハフニウムシリケート、酸化亜鉛、酸化タンタル、酸化ストロンチウム、窒化シリコン、酸化マグネシウム、酸化イットリウム、酸化ハフニウム、酸化ジルコニウム、酸化ビスマスの少なくともいずれか１つを用いることができる。または、それら複数の混合物または複合膜、それらのうち酸化シリコン以外のものと酸化シリコンとの複合膜なども、層間絶縁膜２１として用いることができる。
【００１５】
層間絶縁膜２１は、図２に示すように、第１の方向Ｘに複数に分断されている。また、層間絶縁膜２１は、図３に示すように、第２の方向Ｙに延びている。
【００１６】
層間絶縁膜２１上には、制御ゲートＣＧが設けられている。制御ゲートＣＧは、浮遊ゲートＦＧと同じ材料を用いることができる。図２に示すように、制御ゲートＣＧは、第１の方向Ｘに複数に分断されている。また、図１及び図３に示すように、制御ゲートＣＧは、第２の方向Ｙに延びている。
【００１７】
図３に示すように、第２の方向Ｙで隣り合う浮遊ゲートＦＧ間およびトンネル絶縁膜１３ａ間には、絶縁体３５が設けられている。また、図２に示すように、第１の方向Ｘで隣り合う浮遊ゲートＦＧ間および層間絶縁膜２１間にも、誘電体５０が設けられている。
【００１８】
浮遊ゲートＦＧは、制御ゲートＣＧと活性領域１２との交差部に位置する。すなわち、半導体基板１１上に、複数のメモリセルＭＣ（以下、単にセルとも言う。）がマトリクス状にレイアウトされている。１つのセルＭＣは、そのまわりを絶縁体で囲まれた１つの浮遊ゲートＦＧを含む。
【００１９】
浮遊ゲートＦＧは、絶縁体で覆われ、電気的にどこにも接続されていない。そのため、電源を切っても、浮遊ゲートＦＧ内に蓄積された電子は浮遊ゲートＦＧから漏れ出さず、また新たに入ることもない。すなわち、本実施形態の半導体記憶装置は、電源を供給することなくデータを保持することができる不揮発性半導体記憶装置である。
【００２０】
複数のセルＭＣは、第１の方向Ｘに直列接続され、セル列を構成する。さらに、セル列の第１の方向Ｘの両端には、選択ゲートトランジスタが接続されている。セル列及び選択ゲートトランジスタは、図２に示すソース線ＳＬとビット線ＢＬとの間に直列接続され、メモリストリングを構成する。なお、図１においては、ソース線ＳＬ及びビット線ＢＬの図示は省略している。
【００２１】
図２に示すように、ソース線ＳＬは、ソース線コンタクトＣＳＬ及びｎ＋形半導体領域１４ａを介して、チャネル領域１２に接続されている。ｎ＋形半導体領域１４ａは、セル列の一方の端のチャネル領域１２の表面に形成されている。ソース線コンタクトＣＳＬは、ｎ＋形半導体領域１４ａ上に設けられ、ｎ＋形半導体領域１４ａと電気的に接続している。
【００２２】
セル列とｎ＋形半導体領域１４ａとの間に、ソース側選択トランジスタが設けられている。ソース側選択トランジスタは、ソース側選択ゲートＳＧＳを有する。ソース側選択ゲートＳＧＳは、セル列の第１の方向Ｘにおける外側で、ゲート絶縁膜１３ｂを介してチャネル領域１２上に設けられている。
【００２３】
ソース側選択ゲートＳＧＳはセル列の最も端の浮遊ゲートＦＧ及び制御ゲートＣＧに対して離間し、セル列とソース側選択ゲートＳＧＳとの間には誘電体６０が設けられている。誘電体６０の第１の方向Ｘの幅は、セルＭＣ間の誘電体５０の第１の方向Ｘの幅よりも大きい。あるいは、セル列とソース側選択ゲートＳＧＳ間の誘電体６０の第１の方向Ｘの幅と、セルＭＣ間の誘電体５０の第１の方向Ｘの幅とは同じであってもよい。
【００２４】
ソース側選択ゲートＳＧＳは、第１の部分３１と第２の部分３２とを有する。第１の部分３１は、セルＭＣの浮遊ゲートＦＧと同じ工程及び同じ材料で形成され、ゲート絶縁膜１３ｂ上に設けられている。第２の部分３２は、セルＭＣの制御ゲートＣＧと同じ工程及び同じ材料で形成される。第１の部分３１と第２の部分３２との間には、セルＭＣの層間絶縁膜２１と同じ工程及び同じ材料で形成された層間絶縁膜２１が設けられている。ただし、第１の部分３１と第２の部分３２とは、層間絶縁膜２１の一部を貫通するコンタクト部３３を介して接続されている。
【００２５】
ｎ＋形半導体領域１４ａを第１の方向Ｘに挟んで一対のソース側選択ゲートＳＧＳが設けられ、それぞれのソース側選択ゲートＳＧＳは、それぞれ異なるセル列をソース線ＳＬと接続可能にする。すなわち、複数のメモリストリング間でソース線ＳＬを共有している。
【００２６】
ビット線ＢＬは、ビット線コンタクトＣＢＬ及びｎ＋形半導体領域１４ｂを介して、チャネル領域１２に接続されている。ｎ＋形半導体領域１４ｂは、セル列の他方の端のチャネル領域１２の表面に形成されている。ビット線コンタクトＣＢＬは、ｎ＋形半導体領域１４ｂ上に設けられ、ｎ＋形半導体領域１４ｂと電気的に接続している。
【００２７】
セル列とｎ＋形半導体領域１４ｂとの間に、ドレイン側選択トランジスタが設けられている。ドレイン側選択トランジスタは、ドレイン側選択ゲートＳＧＤを有する。ドレイン側選択ゲートＳＧＤは、セル列の第１の方向Ｘにおける外側で、ゲート絶縁膜１３ｃを介してチャネル領域１２上に設けられている。
【００２８】
ドレイン側選択ゲートＳＧＤはセル列の最も端の浮遊ゲートＦＧ及び制御ゲートＣＧに対して離間し、セル列とドレイン側選択ゲートＳＧＤとの間には誘電体６０が設けられている。誘電体６０の第１の方向Ｘの幅は、セルＭＣ間の誘電体５０の第１の方向Ｘの幅よりも大きい。あるいは、セル列とドレイン側選択ゲートＳＧＤ間の誘電体６０の第１の方向Ｘの幅と、セルＭＣ間の誘電体５０の第１の方向Ｘの幅とは同じであってもよい。
【００２９】
ドレイン側選択ゲートＳＧＤは、第１の部分４１と第２の部分４２とを有する。第１の部分４１は、セルＭＣの浮遊ゲートＦＧと同じ工程及び同じ材料で形成され、ゲート絶縁膜１３ｃ上に設けられている。第２の部分４２は、セルＭＣの制御ゲートＣＧと同じ工程及び同じ材料で形成される。第１の部分４１と第２の部分４２との間には、セルＭＣの層間絶縁膜２１と同じ工程及び同じ材料で形成された層間絶縁膜２１が設けられている。ただし、第１の部分４１と第２の部分４２とは、層間絶縁膜２１の一部を貫通するコンタクト部４３を介して接続されている。
【００３０】
ｎ＋形半導体領域１４ｂを第１の方向Ｘに挟んで一対のドレイン側選択ゲートＳＧＤが設けられ、それぞれのドレイン側選択ゲートＳＧＤは、それぞれ異なるセル列をビット線ＢＬと接続可能にする。すなわち、複数のメモリストリング間でビット線ＢＬを共有している。
【００３１】
図１に示すように、ソース側選択ゲートＳＧＳ、ドレイン側選択ゲートＳＧＤ、およびソース線コンタクトＣＳＬは、第２の方向Ｙに延びている。ソース線ＳＬは、第２の方向Ｙに並ぶ複数のチャネル領域１２を横切ってレイアウトされ、複数のチャネル領域１２が共通のソース線ＳＬに接続可能である。ビット線ＢＬは、図２に示すように、第１の方向Ｘに延びている。第２の方向Ｙに並ぶ複数のチャネル領域１２の本数に対応して、複数本のビット線ＢＬが設けられている。
【００３２】
制御ゲートＣＧ上、ソース側選択ゲートＳＧＳ上およびドレイン側選択ゲートＳＧＤ上には、層間絶縁膜７０が設けられ、その層間絶縁膜７０上にビット線ＢＬが設けられている。ソース線ＳＬは、層間絶縁膜７０に覆われ、ビット線ＢＬ及びソース側選択ゲートＳＧＳに対して絶縁されている。
【００３３】
セル列の下、ソース側選択ゲートＳＧＳの下、セル列とソース側選択ゲートＳＧＳとの間の部分の下、ドレイン側選択ゲートＳＧＤの下、およびセル列とドレイン側選択ゲートＳＧＤとの間の部分の下に、ｐ形のチャネル領域１２が連続して形成されている。すなわち、両端にｎ＋形半導体領域１４ａ、１４ｂを有する１つのメモリストリングにおいて、それらｎ＋形半導体領域１４ａ、１４ｂ間のチャネル領域１２は同一導電形（ｐ形）である。そのチャネル領域１２は、ソース線ＳＬとビット線ＢＬとの間に電流を流す経路として機能する。
【００３４】
制御ゲートＣＧに所望の電位（正電位）が与えられると、層間絶縁膜２１を介して制御ゲートＣＧと容量結合している浮遊ゲートＦＧにも電位が与えられる。この浮遊ゲートＦＧの電位により、チャネル領域１２において、トンネル絶縁膜１３ａを介して浮遊ゲートＦＧの下に存在する領域に反転層（ｎ形チャネル）が形成される。
【００３５】
また、本実施形態では、図４（ａ）に示すように、浮遊ゲートＦＧのフリンジ電界によって、第１の方向Ｘで隣り合う浮遊ゲートＦＧ間の下のチャネル領域１２ａの表面にも反転層（ｎ形チャネル）が形成される。浮遊ゲートＦＧのフリンジ電界による電気力線を、図４（ａ）において模式的に矢印で表す。
【００３６】
これにより、浮遊ゲートＦＧの直下に生じた反転層と、第１の方向Ｘで隣り合う浮遊ゲートＦＧ間の下の領域１２ａに生じた反転層とを、第１の方向Ｘにつなげることが可能となる。すなわち、本実施形態では、チャネル領域１２の延びる第１の方向Ｘで隣り合う浮遊ゲートＦＧ間の下の領域１２ａに、チャネル領域１２とは逆導電形（ｎ形）の不純物拡散領域（ソース領域及びドレイン領域）を形成しなくても、十分なオン電流を得て正常動作が可能である。
【００３７】
本実施形態では、浮遊ゲートＦＧ間の下のチャネル領域１２ａにソース領域及びドレイン領域が形成されないため、それら領域の不純物量のばらつきを原因とする閾値のばらつきを回避できる。
【００３８】
また、上記ソース領域及びドレイン領域は、一般に、制御ゲートＣＧの加工後、イオン注入法により形成される。特にセルＭＣの微細化が進むと、そのイオン注入時に、狭いセルＭＣ間ギャップに不純物が注入されることになり、ラインアンドスペースのばらつきと相まって不純物プロファイル制御が困難になる。しかし、本実施形態では、セルＭＣ間にイオン注入をしなくてよいので、不純物プロファイルのばらつきを原因とする閾値のばらつきを回避することができる。
【００３９】
図４（ｂ）は、セル列とソース側選択ゲートＳＧＳとの間の部分、もしくはセル列とドレイン側選択ゲートＳＧＤとの間の部分の断面を表す。なお、図４（ｂ）においては、ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとを区別せず、単に選択ゲートＳＧと表している。すなわち、選択ゲートＳＧは、ソース側選択ゲートＳＧＳまたはドレイン側選択ゲートＳＧＤに対応する。
【００４０】
チャネル領域１２において、セル列と選択ゲートＳＧとの間の下の領域１２ｂにもｎ形不純物の拡散領域が形成されていない。すなわち、セル列と選択ゲートＳＧとの間の下の領域１２ｂもｐ形である。
【００４１】
そして、セル列における最も選択ゲートＳＧ側の端にある浮遊ゲートＦＧのフリンジ電界、および選択ゲートＳＧのフリンジ電界によって、セル列と選択ゲートＳＧ間の下の領域１２ｂにも反転層（ｎ形チャネル）が形成される。それらフリンジ電界による電気力線を、図４（ｂ）において模式的に矢印で表す。
【００４２】
これにより、浮遊ゲートＦＧの下に生じた反転層、隣り合う浮遊ゲートＦＧ間の下の領域１２ａに生じた反転層、選択ゲートＳＧの下に生じた反転層、およびセル列と選択ゲートＳＧ間の下の領域１２ｂに生じた反転層とをつなげることが可能となる。
【００４３】
すなわち、セル列と選択ゲートＳＧ間の下の領域１２ｂに、チャネル領域１２とは逆導電形（ｎ形）の不純物拡散領域を形成しなくても、セル列のチャネルを、ソース線ＳＬ及びビット線ＢＬに電気的に接続することができる。
【００４４】
本実施形態では、前述したように、セル列のチャネル領域１２に不純物拡散領域を形成するためのイオン注入が不要になる。さらに、セル列と選択ゲートＳＧ間の下の領域１２ｂにもイオン注入が不要になる。この結果、工程数を削減でき、コストを低減できる。
【００４５】
なお、プロセス上、セルＭＣ間の第１の方向Ｘのピッチよりも、セルＭＣと選択ゲートＳＧとの間の距離が広くなる傾向がある。したがって、セルＭＣ間に比べて第１の方向Ｘの幅が広くなる上記領域１２ｂにおいては、フリンジ電界により誘起される電子密度が不十分になりやすく、これはオン電流低下の原因となり得る。
【００４６】
したがって、セル列の最も端の浮遊ゲートＦＧと選択ゲートＳＧとの間には、セルＭＣ間に設けられた誘電体５０よりも比誘電率が高い誘電体６０を設けることが望ましい。誘電体５０、６０として、１種類の膜に限らず、複数種の膜の複合膜を用いることがある。その場合、誘電体６０の平均の比誘電率が、誘電体５０の平均の比誘電率よりも高くなるようにする。
【００４７】
比誘電率が高い誘電体６０を用いることで、セル列の端の浮遊ゲートＦＧと領域１２ｂ間の容量、および選択ゲートＳＧと領域１２ｂ間の容量を増大させることができる。これにより、セルＭＣ間に比べて広い領域１２ｂにも、フリンジ電界によって十分な密度の電子を誘起することができる。
【００４８】
例えば、図５（ｂ）に示すように、セルＭＣ間には空隙８０が形成されている。空隙８０には、例えば窒素等の不活性気体が含まれる。セルＭＣと選択ゲートＳＧ間の誘電体５５ａ、５５ｂは、空隙８０に含まれる気体よりも比誘電率が高いシリコン酸化物を含む。
【００４９】
浮遊ゲートＦＧ、制御ゲートＣＧおよび選択ゲートＳＧの加工後、図５（ａ）に示すように、例えばＣＶＤ（chemical vapor deposition）法で、浮遊ゲートＦＧ、制御ゲートＣＧ及び選択ゲートＳＧの露出部にシリコン酸化膜５５ａを形成する。このときの成膜条件（時間、ガス種、ガス流量、チャンバー内圧力など）を制御することで、セルＭＣ間に空隙８０を生じさせることができる。
【００５０】
その後、再び、例えばＣＶＤ法によって、シリコン酸化膜５５ｂを堆積させる。これにより、図５（ｂ）に示すように、セルＭＣと選択ゲートＳＧ間は、シリコン酸化膜５５ａ、５５ｂで埋まる。
【００５１】
セル列における隣り合う浮遊ゲートＦＧ間には、シリコン酸化膜よりも比誘電率が低い空隙８０が存在する。このため、隣り合う浮遊ゲートＦＧ間の容量結合による閾値変動などのセル間干渉を抑制できる。
【００５２】
セルＭＣ間の誘電体の平均の誘電率よりも、セルＭＣと選択ゲートＳＧ間の誘電体の平均の誘電率が相対的に高ければよい。
【００５３】
例えば、図６（ｂ）に示すように、セルＭＣ間の誘電体５５はシリコン酸化物を含み、セルＭＣと選択ゲートＳＧ間の誘電体５６はシリコン酸化物よりも比誘電率が高いシリコン窒化物を含む構造であってもよい。
【００５４】
浮遊ゲートＦＧ、制御ゲートＣＧおよび選択ゲートＳＧの加工後、図６（ａ）に示すように、例えばＣＶＤ法で、浮遊ゲートＦＧ、制御ゲートＣＧ及び選択ゲートＳＧの露出部にシリコン酸化膜５５を形成する。このとき、セルＭＣ間はシリコン酸化膜５５で埋める。セルＭＣ間に比べて間隔が広い、セルＭＣと選ゲートＳＧ間はシリコン酸化膜５５で埋まらないようにする。
【００５５】
その後、例えばＣＶＤ法によって、シリコン窒化膜５６を堆積させる。これにより、図６（ｂ）に示すように、セルＭＣと選択ゲートＳＧ間におけるシリコン酸化膜５５の内側をシリコン窒化膜５６で埋める。
【００５６】
再び図１を参照すると、浮遊ゲートＦＧとチャネル領域１２との間のトンネル絶縁膜１３ａ、ソース側選択ゲートＳＧＳとチャネル領域１２との間のゲート絶縁膜１３ｂ、およびドレイン側選択ゲートＳＧＤとチャネル領域１２との間のゲート絶縁膜１３ｃは、同工程で同材料で形成され、厚さも同じである。
【００５７】
また、制御ゲートＣＧと浮遊ゲートＦＧとは層間絶縁膜２１によって容量結合している。これに対して、ソース側選択ゲートＳＧＳでは、セルＭＣの浮遊ゲートＦＧに対応する第１の部分３１と、制御ゲートＣＧに対応する第２の部分３２とが直接接続されている。同様に、ドレイン側選択ゲートＳＧＤにおいても第１の部分４１と第２の部分４２とが直接接続されている。
【００５８】
したがって、セルＭＣの閾値と、選択トランジスタの閾値とを適切に調整するため、浮遊ゲートＦＧの下のチャネル領域１２のｐ形不純物濃度と、選択ゲートの下のチャネル領域１２のｐ形不純物濃度とが異なる。
【００５９】
すなわち、ソース側選択ゲートＳＧＳの下のチャネル領域（図２において破線で表す）１２ｃのｐ形不純物濃度は、セルＭＣのチャネル領域１２のｐ形不純物濃度と異なる。同様に、ドレイン側選択ゲートＳＧＤの下のチャネル領域（図２において破線で表す）１２ｄのｐ形不純物濃度は、セルＭＣのチャネル領域１２のｐ形不純物濃度と異なる。
【００６０】
選択ゲートの下のチャネル領域１２ｃ、１２ｄのｐ形不純物濃度が相対的に高くなる場合、その高不純物濃度のチャネル領域１２ｃ、１２ｄは選択ゲートの直下に制限され、セル列と選択ゲートとの間のチャネル領域にまで延びていないことが望ましい。セル列と選択ゲートとの間のチャネル領域に高不純物濃度のｐ形領域が存在しないことで、前述したフリンジ電界によって、十分な密度の電子誘起が可能となる。
【００６１】
本実施形態のセルＭＣは、制御ゲートＣＧと浮遊ゲートＦＧとを層間絶縁膜２１を介して積層させたスタックゲート（二重ゲート）構造を有する。このように二重にゲートが積層された構造のセルにおいては、制御ゲートＣＧよりもチャネル領域１２に近い浮遊ゲートＦＧのフリンジ電界を利用することが有効である。
【００６２】
以下、図７（ａ）、（ｂ）を参照して、浮遊ゲートＦＧのフリンジ電界の利用効果をより高める構造の一例について説明する。
【００６３】
例えば、スタックゲート加工時の異方性エッチング（例えば、ＲＩＥ（Reactive Ion Etching））の条件制御、あるいはスタックゲート間のトレンチのアスペクト比（幅に対する深さの比）の設計を適切にすることで、図７（ａ）に示すように、上部から下部（底部）にかけて漸次幅が小さくなるトレンチが、第１の方向Ｘで隣り合うスタックゲート間に形成される。
【００６４】
この結果、そのトレンチに隣接する浮遊ゲートＦＧ及び制御ゲートＣＧを含むスタックゲートは、トレンチとは逆に、上部から下部（底部）にかけて漸次幅が大きくなる。すなわち、そのスタックゲートの断面は台形状になる。
【００６５】
したがって、浮遊ゲートＦＧの第１の方向Ｘの最大幅は、制御ゲートＣＧの第１の方向Ｘの最大幅よりも大きく、また、浮遊ゲートＦＧにおけるチャネル領域１２側の下部の第１の方向Ｘの幅は、制御ゲートＣＧ側の上部の第１の方向Ｘの幅よりも大きい。スタックゲートにおいて、チャネル領域１２により近い部分のゲート幅が大きくなることで、セルＭＣ間の下のチャネル領域１２に対する浮遊ゲートＦＧのフリンジ電界の影響を高めることができる。
【００６６】
また、図７（ｂ）に示すように、第１の方向Ｘで隣り合う浮遊ゲートＦＧ間の誘電体の平均の比誘電率を、第１の方向Ｘで隣り合う制御ゲートＣＧ間の誘電体の平均の比誘電率よりも高くすることによっても、セルＭＣ間の下のチャネル領域１２に対する浮遊ゲートＦＧのフリンジ電界の影響を高めることができる。
【００６７】
図７（ｂ）において、例えば、浮遊ゲートＦＧ間にはシリコン酸化膜５０が設けられ、制御ゲートＣＧ間には、シリコン酸化膜よりも比誘電率が低い例えば窒素等の不活性気体を含む空隙８１が設けられている。これにより、浮遊ゲートＦＧと、セルＭＣ間の下のチャネル領域１２との結合容量を増大させて、浮遊ゲートＦＧのフリンジ電界を効果的にセルＭＣ間の下のチャネル領域１２に作用させることができる。
さらに、選択ゲートＳＧにおける層間絶縁膜２１よりも上の部分と、セル列との間にも空隙８１を形成してもよい。この場合も、よりチャネル領域１２に近い、選択ゲートＳＧにおける層間絶縁膜２１よりも下の部分のフリンジ電界を効果的に利用することが可能になる。
【００６８】
また、浮遊ゲートＦＧとしてシリコン膜を用いた場合、例えばカーボンを添加させると、浮遊ゲートＦＧの空乏化を抑制できる可能性がある。これにより、浮遊ゲートＦＧとチャネル領域１２間の実効絶縁膜厚さの増大を抑制できる。この結果、浮遊ゲートＦＧの下端が実質的にチャネル領域１２に近づき、浮遊ゲートＦＧのフリンジ電界を効果的にセルＭＣ間の下のチャネル領域１２に作用させることができる。
チャネル領域１２に対する浮遊ゲートＦＧのフリンジ電界の影響を強くするためには、浮遊ゲートＦＧにおいてトンネル絶縁膜１３側の下部での空乏化を抑えることが有効である。したがって、カーボンは、浮遊ゲートＦＧにおけるトンネル絶縁膜１３側の下部に添加することが好ましい。例えば、シリコンを用いた浮遊ゲートＦＧの構造として、トンネル絶縁膜１３に接する部分に設けられたカーボンを含む第１の層と、その第１の層上に設けられたカーボンを含まない第２の層との積層構造を採用することができる。
【００６９】
あるいは、浮遊ゲートＦＧとして金属膜を用いた場合も、浮遊ゲートＦＧの空乏化を抑制することができ、浮遊ゲートＦＧのフリンジ電界を効果的にセルＭＣ間の下のチャネル領域１２に作用させることができる。
【００７０】
図８は、セルＭＣの構造の他の具体例を表す。図８は、図３の断面構造部に対応し、すなわち、図１におけるＢ−Ｂ’断面に対応する。
【００７１】
この構造においても、浮遊ゲートＦＧと制御ゲートＣＧとの間に設けられた層間絶縁膜９１は、第１の方向Ｘでは複数に分断され、第２の方向Ｙにはつながっている。さらに、浮遊ゲートＦＧにおいて、第２の方向Ｙで隣り合う他の浮遊ゲートＦＧに対向する側面の一部にも、層間絶縁膜９１が設けられている。
【００７２】
層間絶縁膜９１を、浮遊ゲートＦＧ上にだけでなく、側面にも設けることで、層間絶縁膜９１を介した浮遊ゲートＦＧと制御ゲートＣＧ間の容量を大きくできる。この結果、書き込み電圧の低電圧化を図れる。
【００７３】
また、浮遊ゲートＦＧと制御ゲートＣＧとの結合容量を増大させることで、制御ゲートＣＧに与える電位をそれほど高めなくても、浮遊ゲートＦＧのフリンジ電界によってセルＭＣ間の下のチャネル領域１２に十分な密度の電子を誘起することが可能になる。
また、本実施形態では、図３に示す構造に比べて、浮遊ゲートＦＧの高さ方向のサイズが増大する。その分、チャネル領域１２に対する浮遊ゲートＦＧのフリンジ電界の影響力が高まる。
【００７４】
また、第２の方向Ｙで隣り合う浮遊ゲートＦＧ間に、制御ゲートＣＧの一部が、層間絶縁膜９１を介在させて設けられている。その制御ゲートＣＧのシールド効果によって、隣り合う浮遊ゲートＦＧ間の容量結合によるセル間干渉を抑制できる。
【００７５】
図９に示すように、セル列とソース側選択ゲートＳＧＳとの間の下の領域に、ｎ形不純物の拡散領域２５が形成されていてもよい。同様に、セル列とドレイン側選択ゲートＳＧＤとの間の下の領域に、ｎ形不純物の拡散領域２６が形成されていてもよい。
前述した実施形態において、ｐ形として説明した領域がｎ形であり、且つｎ形として説明した領域がｐ形であってもよい。すなわち、第１の方向Ｘにｎ形のチャネル領域が延びている構造であってもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７６】
１１…半導体基板、１２…チャネル領域、１３ａ…トンネル絶縁膜、１３ｂ，１３ｃ…ゲート絶縁膜、２１，９１…層間絶縁膜、５５ａ，５５ｂ…シリコン酸化膜、５６…シリコン窒化膜、８０…空隙、ＣＧ…制御ゲート、ＦＧ…浮遊ゲート、ＳＧＳ…ソース側選択トランジスタ、ＳＧＤ…ドレイン側選択トランジスタ、ＳＬ…ソース線、ＢＬ…ビット線、ＭＣ…メモリセル
【特許請求の範囲】
【請求項１】
第１の方向に延びる同一導電形のチャネル領域と、
前記チャネル領域上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられ、前記第１の方向及び前記第１の方向に対して交差する第２の方向に分断された複数の浮遊ゲートと、
前記浮遊ゲートの上に設けられた第２の絶縁膜と、
前記第２の絶縁膜の上に設けられ、前記第２の方向に延びる制御ゲートと、
を備え、
前記浮遊ゲートのフリンジ電界によって、前記第１の方向で隣り合う前記浮遊ゲート間の下の前記チャネル領域の表面に反転層が形成されることを特徴とする半導体記憶装置。
【請求項２】
第１の方向に延びる同一導電形のチャネル領域と、
前記チャネル領域上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられ、前記第１の方向及び前記第１の方向に対して交差する第２の方向に分断された複数の浮遊ゲートと、
前記浮遊ゲートの上面及び前記第２の方向の側面に設けられた第２の絶縁膜と、
前記第２の絶縁膜の上及び前記第２の方向で隣り合う前記浮遊ゲート間に設けられ、前記第２の方向に延びる制御ゲートと、
を備えたことを特徴とする半導体記憶装置。
【請求項３】
前記浮遊ゲートのフリンジ電界によって、前記第１の方向で隣り合う前記浮遊ゲート間の下の前記チャネル領域の表面に反転層が形成されることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記浮遊ゲートの前記第１の方向の最大幅は、前記制御ゲートの前記第１の方向の最大幅よりも大きいことを特徴とする請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
前記浮遊ゲートにおける前記チャネル領域側の下部の前記第１の方向の幅は、前記制御ゲート側の上部の前記第１の方向の幅よりも大きいことを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記第１の方向で隣り合う前記浮遊ゲート間に設けられた第１の誘電体と、前記第１の方向で隣り合う前記制御ゲート間に設けられた第２の誘電体と、をさらに備え、
前記第１の誘電体の平均の比誘電率は、前記第２の誘電体の平均の比誘電率よりも高いことを特徴とする請求項１〜５のいずれか１つに記載の半導体記憶装置。
【請求項７】
前記第１の方向に配列された前記複数の浮遊ゲートを含むセル列の端で、前記チャネル領域上に設けられた第３の絶縁膜と、
前記浮遊ゲート及び前記制御ゲートに対して離間して前記第３の絶縁膜上に設けられ、前記第２の方向に延びる選択ゲートと、をさらに備え、
前記セル列の下、前記選択ゲートの下、および前記セル列と前記選択ゲートとの間の部分の下に、同一導電形の前記チャネル領域が連続して形成されていることを特徴とする請求項１〜６のいずれか１つに記載の半導体記憶装置。
【請求項８】
前記選択ゲートの下の前記チャネル領域の不純物濃度は、前記セル列の下の前記チャネル領域の不純物濃度と異なることを特徴とする請求項７記載の半導体記憶装置。
【請求項９】
前記セル列における前記第１の方向で隣り合う前記浮遊ゲート間に設けられた第３の誘電体と、
前記セル列の最も端の浮遊ゲートと、前記選択ゲートとの間に設けられた第４の誘電体と、をさらに備え、
前記第４の誘電体の平均の比誘電率は、前記第３の誘電体の平均の比誘電率よりも高いことを特徴とする請求項７または８に記載の半導体記憶装置。
【請求項１０】
前記第１の方向で隣り合う前記浮遊ゲート間に空隙が設けられ、前記第４の誘電体はシリコン酸化物を含むことを特徴とする請求項９記載の半導体記憶装置。
【請求項１１】
前記第３の誘電体はシリコン酸化物を含み、前記第４の誘電体はシリコン窒化物を含むことを特徴とする請求項９記載の半導体記憶装置。
【請求項１２】
前記浮遊ゲートにおける少なくとも前記第１の絶縁膜側にカーボンが添加されていることを特徴とする請求項１〜１１のいずれか１つに記載の半導体記憶装置。
【請求項１３】
前記浮遊ゲートは、金属膜であることを特徴とする請求項１〜１１のいずれか１つに記載の半導体記憶装置。
【請求項１】
第１の方向に延びる同一導電形のチャネル領域と、
前記チャネル領域上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられ、前記第１の方向及び前記第１の方向に対して交差する第２の方向に分断された複数の浮遊ゲートと、
前記浮遊ゲートの上に設けられた第２の絶縁膜と、
前記第２の絶縁膜の上に設けられ、前記第２の方向に延びる制御ゲートと、
を備え、
前記浮遊ゲートのフリンジ電界によって、前記第１の方向で隣り合う前記浮遊ゲート間の下の前記チャネル領域の表面に反転層が形成されることを特徴とする半導体記憶装置。
【請求項２】
第１の方向に延びる同一導電形のチャネル領域と、
前記チャネル領域上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられ、前記第１の方向及び前記第１の方向に対して交差する第２の方向に分断された複数の浮遊ゲートと、
前記浮遊ゲートの上面及び前記第２の方向の側面に設けられた第２の絶縁膜と、
前記第２の絶縁膜の上及び前記第２の方向で隣り合う前記浮遊ゲート間に設けられ、前記第２の方向に延びる制御ゲートと、
を備えたことを特徴とする半導体記憶装置。
【請求項３】
前記浮遊ゲートのフリンジ電界によって、前記第１の方向で隣り合う前記浮遊ゲート間の下の前記チャネル領域の表面に反転層が形成されることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記浮遊ゲートの前記第１の方向の最大幅は、前記制御ゲートの前記第１の方向の最大幅よりも大きいことを特徴とする請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
前記浮遊ゲートにおける前記チャネル領域側の下部の前記第１の方向の幅は、前記制御ゲート側の上部の前記第１の方向の幅よりも大きいことを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記第１の方向で隣り合う前記浮遊ゲート間に設けられた第１の誘電体と、前記第１の方向で隣り合う前記制御ゲート間に設けられた第２の誘電体と、をさらに備え、
前記第１の誘電体の平均の比誘電率は、前記第２の誘電体の平均の比誘電率よりも高いことを特徴とする請求項１〜５のいずれか１つに記載の半導体記憶装置。
【請求項７】
前記第１の方向に配列された前記複数の浮遊ゲートを含むセル列の端で、前記チャネル領域上に設けられた第３の絶縁膜と、
前記浮遊ゲート及び前記制御ゲートに対して離間して前記第３の絶縁膜上に設けられ、前記第２の方向に延びる選択ゲートと、をさらに備え、
前記セル列の下、前記選択ゲートの下、および前記セル列と前記選択ゲートとの間の部分の下に、同一導電形の前記チャネル領域が連続して形成されていることを特徴とする請求項１〜６のいずれか１つに記載の半導体記憶装置。
【請求項８】
前記選択ゲートの下の前記チャネル領域の不純物濃度は、前記セル列の下の前記チャネル領域の不純物濃度と異なることを特徴とする請求項７記載の半導体記憶装置。
【請求項９】
前記セル列における前記第１の方向で隣り合う前記浮遊ゲート間に設けられた第３の誘電体と、
前記セル列の最も端の浮遊ゲートと、前記選択ゲートとの間に設けられた第４の誘電体と、をさらに備え、
前記第４の誘電体の平均の比誘電率は、前記第３の誘電体の平均の比誘電率よりも高いことを特徴とする請求項７または８に記載の半導体記憶装置。
【請求項１０】
前記第１の方向で隣り合う前記浮遊ゲート間に空隙が設けられ、前記第４の誘電体はシリコン酸化物を含むことを特徴とする請求項９記載の半導体記憶装置。
【請求項１１】
前記第３の誘電体はシリコン酸化物を含み、前記第４の誘電体はシリコン窒化物を含むことを特徴とする請求項９記載の半導体記憶装置。
【請求項１２】
前記浮遊ゲートにおける少なくとも前記第１の絶縁膜側にカーボンが添加されていることを特徴とする請求項１〜１１のいずれか１つに記載の半導体記憶装置。
【請求項１３】
前記浮遊ゲートは、金属膜であることを特徴とする請求項１〜１１のいずれか１つに記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−１１９５９８（Ｐ２０１２−１１９５９８Ａ）
【公開日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【出願番号】特願２０１０−２７０００４（Ｐ２０１０−２７０００４）
【出願日】平成２２年１２月３日（２０１０．１２．３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【出願日】平成２２年１２月３日（２０１０．１２．３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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