【課題】損傷を伴わずに、配電網の擾乱を吸収できる可変速駆動装置を提供することを可能にする。
【解決手段】本発明の可変速駆動装置は、入力側において、電源網Ａから得られる交流電圧から、直流電圧を電力バス１０、１１で発生させるための整流モジュール１２と、前記電力バスのプラス線とマイナス線間に接続されたバスコンデンサＣｂと、前記電力バスから電力が供給され、電気負荷２に交流電圧を供給するように制御されるインバータモジュール１３と、ＪＦＥＴトランジスタタイプの第一電子スイッチＴ１および電力バス上にＪＦＥＴトランジスタＴ１と並列に設けられた第二電子スイッチＴ２から構成された可変速駆動装置の保護装置１４と、を備えている。 （もっと読む）

【課題】信頼性を向上できる炭化珪素半導体装置の製造方法および炭化珪素半導体装置を提供する。
【解決手段】炭化珪素半導体装置の製造方法は、以下の工程を備えている。まず、主面１１０ａを含む炭化珪素半導体層１１０が準備される。そして、炭化珪素半導体層１１０の主面１１０ａにシリコンをドーピングして、炭化珪素半導体層に１１０おいてシリコンがドーピングされていない領域よりもシリコン濃度の高い高濃度領域１１５が形成される。そして、高濃度領域１１５と接する位置に、シリコンと化合物を生成する材料を含む金属層１４３、１４４が形成される。そして、金属層１４３、１４４を熱処理して、化合物を含む電極が形成される。 （もっと読む）

【課題】解決しようとする課題は、差動増幅器の入力段の対構成の差動トランジスタに最適な特性の揃ったディュアル静電誘導トランジスタを提供して、トランジスタ製造上の選別を容易にし、対形成不良を少なくし、回路製作上の調整作業を容易にすることである。
【解決手段】本発明では、半導体の１ウェーハ内の隣同士に隣接して、対構成の同一導電型、同一サイズの静電誘導トランジスタを構成して、差動増幅器の入力段用には、１チップとして組立し提供したものである。 （もっと読む）

【課題】イオン注入領域の位置あわせ誤差を抑制することにより、特性の安定した半導体装置を製造することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置であるＪＦＥＴの製造方法は、半導体基板を準備する工程と、半導体基板上に、第１注入阻止層を形成する工程と、第１注入阻止層に複数の貫通孔を形成する工程と、当該複数の貫通孔を閉じる第２注入阻止層を形成する工程と、貫通孔のうち少なくとも１つの貫通孔を閉じる第２注入阻止層を除去する工程と、当該貫通孔を通して、第１のイオン注入を実施する工程と、当該貫通孔を閉じる第３注入阻止層を形成する工程と、上記複数の貫通孔のうち、上記少なくとも１つの貫通孔とは異なる他の少なくとも１つの貫通孔を閉じる第２注入阻止層を除去する工程と、当該貫通孔を通して、第２のイオン注入を実施する工程とを備えている。 （もっと読む）

二重ゲート半導体装置は、電力応用に有効な、出力電圧の大きな可動域を達成する高降伏電圧を生じる。二重ゲート半導体装置は、ＭＯＳゲートと接合ゲートとを有し、接合ゲートのバイアスをＭＯＳゲートのゲート電圧の関数としうる二重ゲート装置とみなすことができる。二重ゲート半導体装置の降伏電圧は、ＭＯＳゲートと接合ゲートとの降伏電圧の合計である。個々の接合ゲートは固有的に高い降伏電圧を有する為、二重ゲート半導体装置の降伏電圧は、個々のＭＯＳゲートの降伏電圧よりも高い。この二重ゲート半導体装置は、高電力レベルでの動作性に加えて、従来のトランジスタ装置に比べて改善したＲＦ性能を提供する。
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【課題】配線を形成したときに電極と配線との密着性を向上できる炭化珪素半導体装置の製造方法を提供する。
【解決手段】炭化珪素半導体装置１００ａの製造方法は、以下の工程を備えている。まず、炭化珪素半導体層１１０が準備される。そして、炭化珪素半導体層１１０の表面に、金属層が形成される。そして、金属層を熱処理することにより電極１５０が形成される。そして、電極１５０の表面の炭素を除去するためのエッチングが行なわれる。金属層を形成する工程では、金属層を熱処理する温度において炭素よりもシリコンとの反応性が高い金属層を形成する。 （もっと読む）

実施の形態に係る自己修復型電界効果トランジスタ（ＦＥＴ）装置は、各々がヒューズリンクを有する複数のＦＥＴセルを含む。ヒューズリンクは、対応するセルにおける高電流イベント時に飛ぶように調節される。 （もっと読む）

【課題】 従来の接合型ＦＥＴにおいては、分離領域で囲まれたチャネル領域は１つの連続した領域であった。このため、ゲート領域の周囲において所望の相互コンダクタンスｇｍが得られ、且つオフ時のピンチオフが十分な不純物濃度を選択すると、チャネル領域とｐ−型半導体層とのｐｎ接合耐圧が、静電エネルギーを逃がすには高すぎて、ｐｎ接合がブレークダウンする以前に素子領域が破壊する問題があった。
【解決手段】 本発明では、ゲート領域を第１ｎ型不純物領域に設け、ソース領域およびドレイン領域をそれぞれ第２ｎ型不純物領域に設ける。第１ｎ型不純物領域と第２ｎ型不純物領域は独立して不純物濃度を選択できる。これにより、互いに影響を与えることなく、所望の相互コンダクタンスｇｍと、所望の静電耐圧が得られるように、これらを独立して制御することができる。 （もっと読む）

【課題】双方向ＭＯＳとしてのモデルを実現可能とし、高耐圧ＭＯＳのシミュレーション精度を向上する。
【解決手段】高耐圧ＭＯＳＦＥＴのシミュレーションを行うためのマクロモデルとして、ＮＭＯＳＦＥＴのドレイン側とソース側に第１、第２のＪＦＥＴ（ＪＮ１、ＪＮ２）をそれぞれ付加し、第１のＪＦＥＴ（Ｊ１）のゲートに第１のダイオード（Ｄ１）の一端を接続し、第１のダイオード（Ｄ１）の他端を、前記ＮＭＯＳＦＥＴのソースに接続し、第２のＪＦＥＴ（Ｊ２）のゲートに第２ダイオード（Ｄ２）の一端を接続し、第２のダイオード（Ｄ２）の他端を前記ＮＭＯＳＦＥＴのドレインに接続してなるマクロモデルを用いてシミュレーションを行う。 （もっと読む）

【課題】オン抵抗が低減された窒化物半導体素子およびその製造方法を提供すること。
【解決手段】この窒化物半導体素子は、ｎ型層３、ｐ型層４およびｎ型層５を有する窒化物半導体積層構造部２を備えている。窒化物半導体積層構造部２には、トレンチ６が形成されている。トレンチ６の壁面７の全域を覆うように、ｎ型チャネル層８が形成されている。トレンチ６において、ｎ型チャネル層８の内側には、ｐ型不純物を含むＧａＮからなるｐ型ゲート層９が埋設されており、ｐ型ゲート層９の最表面１５には、ゲート電極１０が形成されている。また、ｎ型層５の最表面１６には、ソース電極１１が形成され、基板１の他方面には、ドレイン電極１２が接触形成されている。 （もっと読む）

【課題】ＴａＣをＳｉＣのエッチングを行なうためのマスクの素材として採用可能とすることにより、製造工程を簡略化することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置であるＭＯＳＦＥＴの製造方法は、ＳｉＣ部材であるｎ型ＳｉＣ層を準備する基板準備工程およびｎ型ＳｉＣ層形成工程と、ｎ型ＳｉＣ層上にＴａＣ膜を形成するＴａＣ膜形成工程と、ＴａＣ膜をマスク形状に成形するＴａＣマスク形成工程と、マスク形状に成形されたＴａＣ膜をマスクとして用いて、ｎ型ＳｉＣ層をエッチングするｎ型ＳｉＣ層エッチング工程とを備えている。そして、ｎ型ＳｉＣｚ層エッチング工程では、Ｆを含有するガスとＯを含有するガスとを含む混合ガスを用いたドライエッチングによりｎ型ＳｉＣ層がエッチングされる。 （もっと読む）

【課題】
【解決手段】積層ヘテロ構造電界効果トランジスタ（ＨＦＥＴ）は、基板と、基板上に成長する第１の酸化物半導体層と、第１の半導体層上に成長し、第１の半導体層とエネルギー・バンドギャップが異なる第２の酸化物半導体層と、を備え、また、前記第２の層は、ゲート領域と、ドレイン領域と、ソース領域と、を有し、ゲート領域、ドレイン領域、及びソース領域に対しては、ＨＦＥＴを形成するのに十分な電気的接触がもたらされる。基板は、単結晶材料を含む材料とすることができ、また、第１の半導体層がその上に成長するバッファ層材料を含有することができる。第１及び第２の半導体層の導電型ならびに各酸化物半導体層の組成は、ＨＦＥＴの所望の動作性能特性が改善されるように選択することができる。この積層構造は、半導体ＨＦＥＴデバイスの機能ならびに高周波及び高電力性能の改善に応用することができる。 （もっと読む）

【課題】効率良く放熱すること、周囲の回路の誤動作の防止およびコンパクトな装置を提供する。
【解決手段】空洞部を内部に有し、空洞部の上方に形成された第１半導体領域と、空洞部を取り囲む領域の上方に形成された第２半導体領域と、を有する半導体基板と、第１半導体領域に形成された電力増幅器と、第２半導体領域に形成されたデジタル回路またはアナログ回路と、第１半導体領域を覆う第１絶縁膜と、第２半導体領域を覆う第２絶縁膜と、第２絶縁膜に設けられ、空洞部に接続する第１開口部と、電力増幅器に対して第１開口部と反対側の第２絶縁膜に設けられ、空洞部に接続し、第１開口部よりも開口面積が小さい第２開口部と、第１開口部から第２開口部に向かって外気が流れるように第１および第２絶縁膜上に形成され、第１開口部の第２開口部側の端部から第２開口部に向かうに連れて断面積が小さくなる流路とを備えている。 （もっと読む）

【課題】面積の増加を抑制可能なＥＳＤ保護回路を有する半導体装置を提供する。
【解決手段】入力端子１１及び出力端子２１を有する高周波信号の処理部と、スパイラルをなして連続したｐ側領域であるスパイラル状ｐ側領域１７、スパイラル状ｐ側領域１７と同様形状をなして連続したｎ側領域であるスパイラル状ｎ側領域１９、及びスパイラル状ｐ側領域１７とスパイラル状ｎ側領域１９とが接合した同様形状のスパイラルをなして連続したｐｎ接合を有し、スパイラルの一端部となるスパイラル状ｎ側領域１９の端部が入力端子１１に接続され、スパイラルの他端部となるスパイラル状ｐ側領域１７の端部が接地端子に接続されたＥＳＤ保護素子とを備えている。 （もっと読む）

【課題】空乏層を用いて電流の流れを制御する半導体装置において、当該半導体装置の抵抗値の温度依存性を小さくすること。
【解決手段】ＪＦＥＴ１０は、空乏層を用いて電流の流れが制御される領域であるチャネル領域の厚みであるチャネル厚ｔ_ｃｈが、チャネル領域を構成する材料であるＳｉＣの誘電率ε_ｓ、素電荷ｑ、チャネル領域の不純物濃度であるｎ型ＳｉＣ層１７の不純物濃度Ｎ_ｃｈ、ｐ^＋イオン注入領域２１ｂの不純物濃度Ｎ_ｇ、ＪＦＥＴ１０の動作時におけるチャネル領域の温度Ｔ、ｐｎ接合のビルトインポテンシャルφ_ｂｉ（Ｔ）、基準温度Ｔ_ｒｅｆ、チャネル領域のキャリアの移動度に関する温度係数α_ｃｈ、チャネル領域の抵抗に関する温度係数α、ドレイン電極３１に印加される電圧をＶ_ｄ、０．８未満の任意の数値をｋ、としたときにＴ_ｒｅｆ＜Ｔかつｔ_{ｃｈ−ｍｉｎ}≦ｔ_ｃｈ≦ｔ_{ｃｈ−ｍａｘ}を満足する。 （もっと読む）

【課題】高いゲート・ソース間耐圧を有する静電誘導トランジスタを提供する。
【解決手段】第１導電型の半導体基板の第１主面に、第１導電型の不純物領域であるソース領域と、前記ソース領域を取り囲むように第２導電型の不純物領域であるドレイン領域と、前記ソース領域と前記ドレイン領域との間にはメサ溝部を有し、前記半導体基板の第２主面の周縁部および前記メサ溝方向に交差する方向に、前記半導体基板の第１導電型の不純物と交互に配列するようにストライプ状の第２導電型不純物領域部であるゲート領域と、前記第１主面から前記ゲート領域まで達する深さの前記メサ溝部と、前記第１主面の前記ソース領域にはソース金属電極、前記ドレイン領域にはドレイン金属電極を有し、前記第２主面の前記ゲート領域の第２導電型不純物領域にゲート金属電極を有することを特徴とする静電誘導トランジスタ。 （もっと読む）

【課題】素子抵抗の低抵抗化とMR比の向上とを同時に実現する。
【解決手段】本発明の例に係るスピンＦＥＴは、ソース・ドレイン部に、少なくとも半導体基板１１／トンネルバリア１２／低仕事関数材料１３／強磁性体１４からなる積層構造を有し、低仕事関数材料１３は、未酸化のＭｇ，Ｋ，Ｃａ，Ｓｃのうちの１つ、又は、その１つを原子数比で５０％以上含む合金から構成される。 （もっと読む）

【課題】電力用変換器の過電流においてオン抵抗損失の著しい増大を抑制して、電力用変換器の小型・軽量化および低価格化をはかる。
【解決手段】定格電流容量の５倍ないし２０倍のサージ電流が流れる電力用変換器に炭化ケイ素を素材とした静電誘導トランジスタを適用するにあたり、該静電誘導トランジスタのオン時のゲート電圧を定格電流以下の正常動作時にはゲート接合のビルトイン電圧以下として高速、低損失、高効率の電力変換を行い、定格を超える過電流が流れた場合にかぎりゲート電圧をビルトイン電圧以上に昇圧することにより過電流による素子破壊を防止する制御方法によって変換器に使用される炭化ケイ素静電誘導トランジスタの電流容量を変換のそれを大幅に超えない小容量とする。 （もっと読む）

【課題】III 族窒化物半導体の選択成長方法において、選択成長層のキャリア濃度を精度よく制御すること。
【解決手段】まず、ｎ−ＧａＮ基板１０上にｎ^- −ＧａＮ層１１、ｐ−ＧａＮ層１２を積層し、ｐ−ＧａＮ層１２表面をＮｉを堆積した基板とともに塩素系プラズマに曝し、プラズマ損傷層１３を形成する（図１ａ）。次に、エッチングマスク１４を形成し、ｐ−ＧａＮ層１２の一部をドライエッチングし（図１ｂ）、ＳＣ１、ＳＣ２洗浄を行った後エッチングマスク１４を除去する（図１ｃ）。次に、プラズマ損傷層１３を選択成長マスクとしてｎ^- −ＧａＮ層１７を選択成長させる（図１ｄ）。プラズマ損傷層１３を選択成長マスクとして用いるため、ｎ^- −ＧａＮ層１７の成長中にＳｉがドープされることがなく、ｎ^- −ＧａＮ層１７のキャリア濃度の制御を正確に行うことができる。 （もっと読む）

【課題】ＳｉＣ内に縦型ダイオードおよびトランジスタを作る方法が提供される。
【解決手段】この発明に従った方法は、マスク（たとえば機構を素子にエッチングするために以前使用されたマスク）を選択的エピタキシャル成長または選択的イオン注入用に使用する。このように、静電誘導トランジスタおよびバイポーラ接合トランジスタのゲート領域およびベース領域が、セルフアラインプロセスで形成可能である。プレーナダイオードおよびプレーナエッジ終端構造（たとえばガードリング）を作る方法も提供される。 （もっと読む）