低いゲートリークを有する例えばＧａＮトランジスタなどのＭＩＳＦＥＴが提供される。一実施形態において、ゲートコンタクトの下且つバリア層の上に、補償型のＧａＮ層を有することで、ゲートリークが低減される。他の一実施形態において、ゲートコンタクトの下且つバリア層の上に半絶縁性の層を用いることによって、ゲートリークが低減される。
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エンハンスメントモードＧａＮトランジスタが提供される。当該トランジスタは、基板と、遷移層と、ＩＩＩ族窒化物材料を有するバッファ層と、ＩＩＩ族窒化物材料を有するバリア層と、ドレイン及びソースのコンタクトと、アクセプタ型ドーパント元素を含有するゲートと、前記ゲートと前記バッファ層との間の、ＩＩＩ族窒化物材料を有する拡散バリアとを有する。
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【課題】接合型電界効果トランジスタ等の半導体装置において、オン抵抗を低減できるようにする。
【解決手段】半導体装置の製造方法は、まず、基板１０１の上に第１の窒化物半導体層１０３、第２の窒化物半導体層１０４及びｐ型の第３の半導体層１０５を順次エピタキシャル成長する。これよりも後に、第３の半導体層１０５を選択的に除去する。これよりも後に、第２の窒化物半導体層１０４の上に、第４の窒化物半導体層１０６をエピタキシャル成長する。これよりも後に、第３の半導体層１０５の上にゲート電極を形成する。 （もっと読む）

【課題】Ｊ−ＦＥＴでは、ゲート領域およびバックゲート領域からのｐ型不純物拡散により、ゲート領域直下のチャネル領域のｎ型不純物濃度が低下し、ＩＤＳＳばらつきや、順伝達アドミタンスｇｍ、電圧利得Ｇｖの劣化やノイズ電圧Ｖｎｏが増加する問題があった。
【解決手段】バックゲート領域となるｐ型半導体基板表面にソース領域５、ドレイン領域６を設け、これらの間のｐ型半導体基板表面にチャネル領域４を設ける。チャネル領域４下方のｐ型半導体基板に、ゲート領域７を設け、ゲート領域７の上面は、チャネル領域４下面と接触する。これにより、チャネル領域４の不純物拡散ばらつきを防止し、チャネル深さばらつきを抑制できる。従って電流経路の抵抗値を略均一にでき、ＤＳＳを安定化させ、順伝達アドミタンスｇｍ、電圧利得Ｇｖを向上させ、ノイズ電圧Ｖｎｏを低減できる。更に同一ウエハ内でのＩＤＳＳばらつきも抑制できる。 （もっと読む）

【課題】還流ダイオードの導通時の損失並びに過渡動作時の損失は抑えつつ、逆回復動作時に生じる電流・電圧の振動現象を抑制することが容易に可能で、かつ、高密度化が容易な電力用半導体装置を提供する。
【解決手段】ユニポーラ動作と同等の動作をする還流ダイオードと、還流ダイオードに並列接続されたキャパシタ２１０及び抵抗２２０を有する半導体回路２００とを備え、半導体回路２００は、抵抗２２０の少なくとも一部として機能する半導体基体１１と、半導体基体１１をキャパシタ２１０の一方の電極とし、半導体基体１１の一主面上の所定エリアに、所定エリアの面積よりも大きい表面積を有して設けられた誘電体領域１２とを備える。 （もっと読む）

【課題】静電容量と抵抗の値が異なる複数のスナバ回路を用意する必要がなく、且つ逆バイアス時に還流ダイオードに発生する振動現象の収束時間を短縮できる半導体装置及び電力変換装置を提供する。
【解決手段】アノード端子３００とカソード端子４００からなる一対の接続端子と、一対の接続端子間に接続されたユニポーラ動作する還流ダイオード１００と、一対の接続端子間に還流ダイオード１００と並列接続され、少なくともキャパシタ２１０と抵抗２２０を含む半導体スナバ回路２００と備え、半導体スナバ回路２００のキャパシタ２１０と抵抗２２０の値が可変である。 （もっと読む）

【課題】、環流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮可能な半導体装置を提供する。
【解決手段】半導体装置１０は、ユニポーラ型の還流ダイオード１００と、還流ダイオード１００に並列接続され、かつ、キャパシタ２１０および抵抗２２０を有する半導体スナバ２００とを備えている。半導体スナバ２００は、キャパシタ２１０または抵抗２２０と接続される第１電極１３と、第１電極１３と絶縁されつつ、第１電極１３と同一主面上に形成されて、キャパシタ２１０または抵抗２２０と接続される第２電極１４とを有する。 （もっと読む）

【課題】還流ダイオードの逆回復動作時に生じる振動現象の収束時間を低減することが可能な半導体装置を提供する。
【解決手段】 ユニポーラ動作をする還流ダイオード１００と、還流ダイオード１００に並列接続され、キャパシタ部２１０及び半導体層からなる抵抗部２２０を含む半導体スナバ２００とを備える。抵抗部２２０が、キャパシタ部２１０に接続された第１抵抗領域９０、第１抵抗領域９０に並列に配置された周辺抵抗領域９１、第１抵抗領域９０及び周辺抵抗領域９１の間に第１抵抗領域９０の抵抗値以上の抵抗値を有する抵抗分離領域９２を有する。 （もっと読む）

【課題】還流ダイオードの逆回復動作時に生じる振動現象の収束時間を低減することが可能な半導体装置を提供する。
【解決手段】 ユニポーラ動作をする還流ダイオード１００と、還流ダイオード１００に並列接続され、半導体基板領域を含む半導体スナバ２００とを備える。半導体スナバ２００は、還流ダイオード１００の逆バイアス時に少なくとも前記基板領域の一端側に形成されるキャパシタ２１０と、基板領域の一部を含む抵抗２２０と、還流ダイオード１００の順バイアスに対して逆阻止状態となるように、基板領域の少なくとも一部に形成された逆阻止型ダイオード２２２とを含む。 （もっと読む）

【課題】接合ＦＥＴを備えた半導体装置の特性を向上させる。
【解決手段】主たるトランジスタとして接合ＦＥＴ１０を備え、制御用トランジスタとしてＭＩＳＦＥＴ２０を備えた半導体装置であって、接合ＦＥＴ１０は第１ゲート電極Ｇ１、第１ソース電極Ｓ１、および、第１ドレイン電極Ｄ１を有し、ＭＩＳＦＥＴ２０は第２ゲート電極Ｇ２、第２ソース電極Ｓ２、および、第２ドレイン電極Ｄ２を有する。また、ＭＩＳＦＥＴ２０はｎチャネル型であり、エンハンスメント型の電気特性を有する。また、ＭＩＳＦＥＴ２０の第２ゲート電極Ｇ２と第２ドレイン電極Ｄ２とは短絡接続され、接合ＦＥＴ１０の第１ゲート電極Ｇ１とＭＩＳＦＥＴ２０の第２ソース電極Ｓ２とは短絡接続されている。 （もっと読む）

【課題】環流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮可能な半導体装置を提供する。
【解決手段】半導体装置１０は、ユニポーラ型の還流ダイオード１００と、還流ダイオード１００に接続されたユニポーラ型の還流ダイオード１５０と、還流ダイオード１００に並列接続され、少なくともキャパシタ２１０と抵抗２２０とを有する半導体スナバ２００、及び、還流ダイオード１５０に並列接続され、少なくともキャパシタ２６０と抵抗２７０とを有する半導体スナバ２５０が形成された基板領域１１を有する半導体チップ１０００とを備えている。 （もっと読む）

【課題】並列接続された還流ダイオードと半導体スナバ回路が隣接して配置されるので、小型化され且つ逆バイアス時に還流ダイオードに発生する振動現象の収束時間を短縮できる半導体装置を提供する。
【解決手段】ユニポーラ動作する還流ダイオード１００と、少なくともキャパシタ２１０及び抵抗２２０を有し、還流ダイオード１００と並列接続されて還流ダイオード１００に隣接して配置された半導体スナバ回路２００とを備える。 （もっと読む）

【課題】還流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮する。
【解決手段】半導体装置は、還流ダイオードＤと、還流ダイオードＤに対し並列に接続され、且つ、キャパシタと抵抗を有する半導体スナバ回路２００と、から構成され、半導体スナバ回路中２００のキャパシタが、還流ダイオードＤの遮断状態において、還流ダイオードＤにより空乏層が形成される前記半導体基体中の領域とは異なる位置に形成されるので、還流ダイオードＤの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮することができる。 （もっと読む）

【課題】環流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮可能な半導体装置を提供する。
【解決手段】半導体装置１０は、ユニポーラ型の還流ダイオード１００と、還流ダイオード１００に並列接続され、かつ、キャパシタ２１０および抵抗２２０を有する半導体スナバ２００とを備えている。半導体スナバ２００と還流ダイオード１００とが積層されている。 （もっと読む）

【課題】ＲＣスナバ回路の抵抗Ｒの値を任意に設計可能な半導体スナバ回路を用いた半導体装置、電力変換装置、半導体装置の製造方法を提供する。
【解決手段】ユニポーラ動作をする還流ダイオード１００と、還流ダイオード１００に並列接続され、キャパシタ２１０及び抵抗２２０をモノリシックに集積化した半導体スナバ回路２００とを備える半導体装置において、抵抗２２０が、半導体スナバ回路２００の基材となる半導体基体の一部に形成され、半導体基体の比抵抗よりも高い比抵抗を有する高抵抗層を含む。 （もっと読む）

【課題】環流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮可能な半導体装置を提供する。
【解決手段】半導体装置１０は、ユニポーラ型の還流ダイオード１００と、還流ダイオード１００に対し並列接続され、基板領域２１とキャパシタ２１０と抵抗２２０とを含む半導体スナバ２００とを備えている。抵抗２２０の少なくとも一部が、半導体スナバ２００の基板領域２１の一主面上に直接的にもしくは間接的に形成された、導電性材料からなる膜状の導電層１７を含み、かつ、抵抗２２０に電流が流れる際に、導電層１７に流れる電流の経路の少なくとも一部が、膜厚方向以外の方向へ流れる。 （もっと読む）

【課題】環流ダイオードの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮する。
【解決手段】半導体装置１は、還流ダイオードＤと、還流ダイオードＤに対し並列に接続され、且つ、キャパシタＣと抵抗Ｒを有する半導体スナバ２を備え、環流ダイオードＤの遮断状態における静電容量に対するキャパシタＣの静電容量の比が０．１以上になっている。このような構成によれば、振動現象の収束効果が高くなるように半導体スナバ２を構成するキャパシタＣの静電容量が設定されているので、環流ダイオードＤの逆回復動作時に発生する電流及び電圧の振動現象の収束時間を短縮することができる。 （もっと読む）

【課題】 パワーデバイスに必要な特性を確保しながら、コストを低減することができる窒化物半導体素子およびその製造方法を提供すること。
【解決手段】 ＣＡＶＥＴ１において、シリコン基板２上に、ＡｌＮ構造８を有するバッファ層４、電子走行層６、および電子供給層７を積層した構造を有し、電子走行層６および電子供給層７に跨る壁面１６を有する積層構造部３を形成する。バッファ層４と電子走行層６との間には、開口部１３を有するマスク層１２を形成する。ソース電極１８は、電子供給層７上に形成し、ゲート電極２０は、電子供給層７上におけるソース電極１８よりも壁面１６寄りの位置に設ける。ドレイン電極３０は、シリコン基板２の裏面２２側からシリコン基板２およびバッファ層４を貫通するように設ける。そして、壁面１６に沿って埋込電極１７を設け、開口部１３を介してドレイン電極３０に電気的に接続する。 （もっと読む）

【課題】ＪＦＥＴの電気的特性を改善すること。
【解決手段】Ｎ型基板２０１上のＰウェル２０２内部にＮ型チャネル領域２０３がある。Ｎ型チャネル領域２０３上にＰ型ゲート領域１０３がある。ゲート領域１０３の中にＮ型ソース領域１０７及びドレイン領域１０６が互いに平行に配置され、それらはＮ型チャネル２０３に接続されている。ゲート領域１０３を配線に接続するためにＰ型ゲートコンタクト領域１０４がソース領域１０７及びドレイン領域１０６から離れた位置に設けられている。Ｎ型チャネル２０３とＰウェル２０２との境界の上に平坦な分離用のシリコン熱酸化膜２０４があり、その上に分離用の多結晶シリコン１０１がある。多結晶シリコン１０１より外側のＰウェル２０２の上に配線を接続するためにＰウェルコンタクト領域１０２がある。 （もっと読む）

【課題】ＳｉＣを素材として採用することで本来得られる特性をより確実に得ることが可能な半導体装置およびその製造方法を提供する。
【解決手段】ＪＦＥＴ１は、少なくとも上部表面１４Ａが炭化珪素からなるウェハ１０と、上部表面１４Ａ上に形成されたゲートコンタクト電極２１とを備える。ウェハ１０は、上部表面１４Ａを含むように形成されたイオン注入領域である第１のｐ型領域１６を含む。第１のｐ型領域１６は、上部表面１４Ａを含むように配置されるベース領域１６Ａと、突出領域１６Ｂとを含む。ベース領域１６Ａは、上部表面１４Ａに沿った方向における幅ｗ_１が、突出領域１６Ｂの幅ｗ_２よりも広い。ゲートコンタクト電極２１は、平面的に見てその全体が第１のｐ型領域１６に重なるように、第１のｐ型領域１６に接触して配置されている。 （もっと読む）