【課題】Ａｌ原子を有するコンタクト電極が用いられる場合に、絶縁膜の絶縁信頼性を向上させることができる炭化珪素半導体装置の製造方法を提供する。
【解決手段】基板面１２Ｂを有する炭化珪素基板１０が準備される。基板面１２Ｂの一部を覆うように絶縁膜１５が形成される。絶縁膜１５に接触するように基板面上にコンタクト電極１６が形成される。コンタクト電極１６はＡｌ、ＴｉおよびＳｉ原子を含有する。コンタクト電極１６は、Ｓｉ原子およびＴｉ原子の少なくともいずれかと、Ａｌ原子とを含有する合金から作られた合金膜５０を含む。炭化珪素基板１０とコンタクト電極１６とがオーミックに接続されるようにコンタクト電極１６がアニールされる。 （もっと読む）

【課題】ソフトリカバリ特性を維持する逆回復電荷を低減した高速リカバリダイオードを提供する。
【解決手段】整流装置１００は、第１の極性の基板と、基板に結合された第１の極性の低濃度ドープ層１８０と、低濃度ドープ層と共に配置された金属層１４０とを備える。超高速リカバリダイオードは、互いに離間され、低濃度ドープ層内に形成され、第２の極性のドーピングを備える複数のウェル１５０を含む。複数のウェルは金属層１３０に接続する。超高速リカバリダイオードは、複数のウェルのウェル間に位置し、低濃度ドープ層より高濃度に第１の極性がドープされた複数の領域１６０をさらに含む。 （もっと読む）

【課題】起動回路を構成するＪＦＥＴのピンチオフ維持のために生じる電力損失を低減できる起動回路、スイッチング電源用ＩＣ及びスイッチング電源装置を提供する。
【解決手段】起動電源（電源コンデンサ）と平滑コンデンサによる補助電源との間に接続され、起動電源による起動電流を平滑コンデンサに流すＭＯＳＦＥＴと、ドレイン端子がＭＯＳＦＥＴのドレイン端子に接続され、ソース端子が抵抗を介してＭＯＳＦＥＴのゲート端子に接続されたＪＦＥＴと、起動時にＪＦＥＴのピンチオフ電圧が第１基準電圧値となるように制御し、起動後にＪＦＥＴのピンチオフ電圧が第１基準電圧値未満の値である第２基準電圧値となるように制御するピンチオフ電圧制御部（可変電圧源）とを備える。 （もっと読む）

【課題】炭化ケイ素の好ましい電気特性にもかかわらず、その中においてより厚い電圧サポート領域を有する炭化ケイ素パワーデバイスの必要性が引き続き存在している。
【解決手段】高電圧炭化ケイ素パワーデバイスを形成する方法は、法外に高いコストのエピタキシャル成長された炭化ケイ素層の代わりに、高純度炭化ケイ素ウエハ材料から得られる高純度炭化ケイ素ドリフト層を利用している。本方法は、約１００μｍより厚い厚みを有するドリフト層を使用して１０ｋＶを超えるブロッキング電圧をサポートすることができる少数キャリアパワーデバイスと多数キャリアパワーデバイスの両方を形成することを含んでいる。これらのドリフト層は、その中に約２×１０^１５ｃｍ^−３未満である正味ｎ型ドーパント濃度を有するブール成長炭化ケイ素ドリフト層として形成される。このｎ型ドーパント濃度は、中性子変換ドーピング（ＮＴＤ）技法を使用して実現することができる。 （もっと読む）

【課題】高い電荷の移動度が得られる高分子化合物を提供すること。
【解決手段】式（１）で表される繰り返し単位を有する高分子化合物。


［Ａｒ^１及びＡｒ^２は、芳香族炭化水素環、複素環、又は芳香族炭化水素環と複素環との縮合環である。Ｒ^１、Ｒ^２、Ｒ^３及びＲ^４は、水素原子、アルキル基、アルコキシ基、アルキルチオ基、アリール基、アリールオキシ基、アリールチオ基、アリールアルキル基、アリールアルコキシ基、アリールアルキルチオ基、置換シリル基、非置換若しくは置換のカルボキシル基、１価の複素環基、シアノ基又はフッ素原子を示す。］ （もっと読む）

【課題】電流コラプスの発生を抑制できるIII族窒化物半導体トランジスタおよびその製造方法を提供する。
【解決手段】ＦＥＴ１では、第１窒化物半導体層１０３の上に第２窒化物半導体層１０４が設けられ、少なくとも一部が第２窒化物半導体層１０４に接するようにソース電極１０６およびドレイン電極１０７が設けられている。第２窒化物半導体層１０４の上面においてソース電極１０６とドレイン電極１０７との間に位置するように凹部１１０ａが形成されており、ゲート電極１０８が凹部１１０ａの開口を覆うように凹部１１０ａの上方に設けられている。 （もっと読む）

【課題】優れた電子輸送性を有する有機ｎ型半導体として利用可能な新規化合物及び新規重合体の提供。
【解決手段】式（１−１）及び式（１−２）で表される構造単位からなる群より選択される、含窒素縮合環化合物。


［式中、Ａｒ^１は、芳香環を示し、Ｙ^１及びＹ^２のうちいずれか一方は、−Ｃ（＝Ｘ^１）−で表される基を示し、他方は、単結合を示し、Ｙ^３及びＹ^４のうちいずれか一方は、−Ｃ（＝Ｘ^２）−で表される基を示し、他方は、単結合を示し、Ｘ^１及びＸ^２は、酸素原子等を示し、Ｚ^１及びＺ^２は、酸素原子等を示す。］ （もっと読む）

【課題】ｐ型III族窒化物半導体８をドライエッチングして形成した平坦表面に電極を形成してもオーミック接触させることができない。
【解決手段】ｐ型III族窒化物半導体８の電極形成範囲をドライエッチングして溝８ｄを形成し、その溝８ｄに金属２０を充填して電極を形成する。ｐ型III族窒化物半導体８のドライエッチング面は、エッチングによって生じた欠陥によってｎ型化しているために、平坦平面にドライエッチングしておいて電極を形成するとオーミック接触しない。溝８ｄを設けておくと、欠陥が少ない溝８ｄの側面においてｐ型III族窒化物半導体８と電極がオーミック接触し、半導体と電極の接触抵抗が低減する。 （もっと読む）

【課題】異種基板上に高品質半導体結晶からなる島状のＧａＮ系半導体層を基板の湾曲を抑えて成長させることができ、しかもＧａＮ系半導体層が極めて厚くてもクラックなどの発生を抑えることができ、大面積の半導体素子を容易に実現することができる半導体素子およびその製造方法を提供する。
【解決手段】半導体素子は、ＧａＮ系半導体と異なる物質からなる基板１１と、基板１１上に直接または間接的に設けられ、一つまたは複数のストライプ状の開口１２ａを有する成長マスク１２と、成長マスク１２を用いて基板１１上に（０００１）面方位に成長された一つまたは複数の島状のＧａＮ系半導体層１３とを有する。成長マスク１２のストライプ状の開口１２ａはＧａＮ系半導体層１３の〈１−１００〉方向に平行な方向に延在している。 （もっと読む）

【課題】Ｊ−ＦＥＴのピンチオフ電圧のばらつき低減を図ること、及び低いピンチオフ電圧の実現を図ることが課題となる。
【解決手段】Ｐ型半導体基板５上にＮ型エピタキシャル層６を堆積する。前記Ｎ型エピタキシャル層６の表面にＮ＋型ソース層３を形成する。前記Ｎ型エピタキシャル層６の表面に前記Ｎ＋型ソース層３を取り囲んで１対のＰ＋型ゲート層２ａ、２ｂを形成する。前記Ｐ＋型ゲート層２ｂから離間した領域の前記Ｎ型エピタキシャル層６の表面にＮ＋型ドレイン層１を形成する。 （もっと読む）

【課題】従来よりオン抵抗が低くかつ高い耐圧を有する炭化珪素半導体装置を提供する。
【解決手段】この発明に従ったＪＦＥＴ１０は、ｎ型基板１１と、ｐ型層２、１２と、ｎ型層１３と、ソース領域１５と、ドレイン領域１７と、ゲート領域１６とを備える。ｎ型基板１１は、{０００１}面に対するオフ角が３２°以上である主表面１１Ａを有し、炭化珪素（ＳｉＣ）からなる。ｐ型層２、１２は、ｎ型基板１１の主表面１１Ａ上に形成され、導電型がｐ型である。ｎ型層１３は、ｐ型層２、１２上に形成され、導電型がｎ型である。ソース領域１５およびドレイン領域１７は、ｎ型層１３において、互いに間隔を隔てて形成され、導電型がｎ型である。ゲート領域１６は、ｎ型層１３において、ソース領域１５とドレイン領域１７との間の領域に形成され、導電型がｐ型である。 （もっと読む）

【課題】被保護素子に接続されることにより、被保護素子の破壊を未然に防止できる保護素子を提供すること。
【解決手段】アノード電極１５とカソード電極１６との間に主たる電流を流す被保護素子に対して、電気的に並列に接続される保護素子１であって、ＧａＮ層１３よりもバンドギャップの大きなＡｌＧａＮ層１４が形成され、ＡｌＧａＮ層１４の表面に離間してアノード電極１５とカソード電極１６とが形成され、アノード電極１５とカソード電極と１６の間の２次元電子ガス層１３Ａを流れる電流のオンオフを制御する制御電極１９を備えたオンオフ可能領域２１を備え、制御電極１９が所定の抵抗体２０を介してアノード電極１５に接続されてなり、アノード電極１５が被保護素子のアノード電極１５と接続され、カソード電極１６が被保護素子のカソード電極１６と接続され、被保護素子より耐圧が低く設定されている。 （もっと読む）

【課題】電流特性と信頼性に優れ、閾値電圧が高いＧａＮベースの薄膜トランジスタを得ることができる製造方法を提供する。
【解決手段】ＧａＮベースの薄膜トランジスタの製造方法は、ｎ型ＧａＮベースの半導体材を有する半導体エピタキシャル層を、基板上に形成する工程と、半導体エピタキシャル層上に絶縁体層を形成する工程と、絶縁体層上に、絶縁体層を部分的に露出するための開口部を有しているイオン注入マスクを形成する工程と、ｐ型不純物を、開口部および絶縁体層を通してイオン注入して、ｎ型ＧａＮベースの半導体材の中にｐ型不純物がドーピングされた領域を形成し、その後、絶縁体層およびイオン注入マスクを除去する工程と、半導体エピタキシャル層上に誘電体層を形成する工程と、誘電体層を部分的に除去する工程と、ソース電極およびドレイン電極を形成する工程と、ゲート電極を形成する工程を含む。 （もっと読む）

【課題】化合物半導体上のｐ型チャネルＦＥＴにおいてオン抵抗を低くすることの可能な半導体装置を提供する。
【解決手段】化合物半導体からなる基板１０上に、ｎ型チャネルＦＥＴ領域２とｐ型チャネルＦＥＴ領域３とが併設されている。ｐ型チャネルＦＥＴ領域３において、チャネル層１６の下面に接するバッファ層１５が、チャネル層１６よりも広いバンドギャップを有する第２バッファ層１５Ｂだけで構成された単層構造となっている。さらに、第２バッファ層１５Ｂは、チャネル層１６と電子走行層１３との間に設けられている。 （もっと読む）

【課題】埋込ゲート層とゲート配線とのコンタクト構造をより微細化できる構造としたＪＦＥＴを有する半導体装置を提供する。
【解決手段】埋込ゲート層１０とゲート配線１２との電気的な接続をトレンチ１３内に形成したｐ⁺型コンタクト埋込層１４によって行うようにする。これにより、ｐ⁺型コンタクト埋込層１４のみしか配置されないトレンチ１３の幅を、従来の半導体装置のように層間絶縁膜やゲート配線などが配置されるトレンチと比較して、狭くすることが可能となる。したがって、埋込ゲート層１０とゲート配線１２とのコンタクト構造をより微細化できる構造としたＪＦＥＴを有する半導体装置とすることが可能となる。 （もっと読む）

【課題】低オン抵抗の電界効果トランジスタを低コストで実現する。
【解決手段】電界効果トランジスタは、第一導電型の半導体基体であるＮ⁺型ＳｉＣ基板２及びＮ^-型ドレイン領域１と、Ｎ⁺型ＳｉＣ基板２の第一主面側に、Ｐ型ウエル領域３とＮ⁺型ソース領域５とゲート電極７とを有する。Ｎ^-型ドレイン領域１中に、Ｎ^-型ドレイン領域１とはバンドギャップの異なるＰ⁺型ポリシリコンで形成され、第一主面から第二主面へ向かって伸びる柱状のヘテロ半導体領域４が、間隔を置いて並んで複数形成されている。ゲート電極７直下にチャネル領域が形成されないときに、Ｎ^-型ドレイン領域１がヘテロ半導体領域４と接することによりＮ^-型ドレイン領域１の全域が空乏化される。 （もっと読む）

【課題】 本発明は、低消費電力で動作する論理回路に応用できる電界効果トランジスタを提供することを目的とするものである。
【解決手段】 ソース電極とソース電極が接する半導体の伝導帯又は価電子帯との間に障壁を有しており、ソース電極から障壁を通して流れ込む電子又はホールをゲート電圧により調整できる構成を有することを特徴とするｎチャンネル又はｐチャンネルの電界効果トランジスタ。 （もっと読む）

【課題】オフ時のリーク電流を低減し、パワースイッチング素子に適用可能なノーマリーオフ型の半導体装置を提供する。
【解決手段】基板１０１と、基板１０１の上に形成されたアンドープＧａＮ層１０３と、アンドープＧａＮ層１０３の上に形成されたアンドープＡｌＧａＮ層１０４と、アンドープＧａＮ層１０３又はアンドープＡｌＧａＮ層１０４の上に形成されたソース電極１０７及びドレイン電極１０８と、アンドープＡｌＧａＮ層１０４の上に形成され、ソース電極１０７とドレイン電極１０８との間に配置されたｐ型ＧａＮ層１０５と、ｐ型ＧａＮ層１０５の上に形成されたゲート電極１０６とを備え、アンドープＧａＮ層１０３は、チャネルを含む活性領域１１３と、チャネルを含まない不活性領域１１２とを有し、ｐ型ＧａＮ層１０５は、ソース電極１０７を囲むように配置されている。 （もっと読む）

【課題】導通抵抗が低く、かつ高い電圧を維持すると共に、ゲート絶縁膜の破壊を抑制したゲート信頼性の高い窒化物系半導体装置を提供することを目的とする。
【解決手段】ＡｌＧａＮ層２０上に形成されたショットキー電極２２が、正孔をソース電極３０に流す（輸送する）ため、ゲート絶縁膜２４、特にトレンチ部２３のコーナー部に集中して電圧が印加されることがなくなる。 （もっと読む）

【課題】意図しない低周波信号の入力を防止することにより、規格値を超過するドレイン電流を発生することを回避できる接合形電界効果トランジスタを用いた増幅回路装置を提供する。
【解決手段】Ｊ−ＦＥＴ１の封止部材内で、ゲートと直列に容量を付加し、当該容量とＪ−ＦＥＴ１のゲート−ソース間に接続される抵抗２とによってハイパスフィルタ５を構成する。ハイパスフィルタ５の遮断周波数を２０Ｈｚ未満に設定することで、音声信号を低下させることなく、可聴周波数帯の下限より低い周波数を遮断できる。チップを構成する基板の裏面にイオン注入によりｎ型不純物層を設け、ｐ＋型半導体基板とｐｎ接合を形成して接合容量をハイパスフィルタ５の容量４とする。 （もっと読む）